TW202403747A - 記憶體陣列結構及用於對記憶體結構進行操作的方法 - Google Patents

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Abstract

在本揭露的一些態樣中，揭露了一種記憶體陣列結構。在一些實施例中，所述記憶體陣列結構包括字元陣列。在一些實施例中，字元陣列儲存N位元字元。在一些實施例中，字元陣列包括多個第一記憶體結構以及多個第二記憶體結構。在一些實施例中，每一第一記憶體結構包括第一電晶體及第一記憶體元件。在一些實施例中，每一第二記憶體結構包括第二電晶體及多個第二記憶體元件，每一第二記憶體元件包括第一端及第二端，每一第二記憶體元件的第一端耦合至對應的位元線，且每一第二記憶體元件的第二端耦合至第二電晶體的第一端。

Description

記憶體陣列結構
人工智慧（artificial intelligence）及機器學習（machine learning）應用正在推動對於更佳的記憶體效能、記憶體容量及記憶體效率的需求，正同時在多個領域對記憶體系統的設計者提出挑戰。儘管已藉由因摩爾定律（Moore’s Law）引起的矽改良（silicon improvement）而推動了在效能及模型大小方面的部分改良，然而挑戰在於摩爾定律正在放緩。此使得繼續達成上述類型的效能提升變得更加困難。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，位元被整體地儲存於對應的1電晶體-1電阻器（one-transistor-one-resistor，1T1R）結構中。由於電晶體佔據1T1R結構中的大部分面積，因此此種設計在空間上可能效率不高。換言之，記憶體陣列的實施方式中的太多的電晶體會降低記憶體陣列的空間效率及密度。
本文中揭露包括用於對位元進行儲存的兩種類型結構的記憶體結構及其操作方法的實施例。在一些實施例中，所述結構包括一或多個單記憶體元件結構（single-memory-element structure）及一或多個多記憶體元件結構（multiple-memory-element structure）。在一些實施例中，使用所述一或多個多記憶體元件結構來儲存一些位元（例如，最低有效位元（least significant bit，LSB）），而使用所述一或多個單記憶體元件結構來儲存其他位元（例如，最高有效位元（most significant bit，MSB））。此種安排可利用LSB的準確度要求不如MSB的準確度要求嚴格此一事實。另外，藉由增加記憶體結構的記憶體元件對電晶體的比率，此種安排能夠以節省空間且增加密度的方式對位元進行儲存。多記憶體元件結構的一些實施例包括n個選擇器，所述n個選擇器會防止洩漏路徑無意中寫入至多記憶體元件結構中的記憶體元件。
儘管其他記憶體元件及記憶體結構亦處於本揭露的範圍內，然而本文中所揭露的記憶體結構及方法的實施例可適用於各種記憶體元件（例如，電阻器、憶阻器（memristor）及電容器）、以及各種記憶體結構（例如，電阻式隨機存取記憶體（resistive random-access memory，RRAM）、磁性隨機存取記憶體（random-access memory，RAM）（magnetic RAM，MRAM）及相變RAM（phase change RAM，PCRAM））。儘管其他應用亦處於本揭露的範圍內，然而本文中所揭露的記憶體結構及方法的實施例可適用於各種應用，例如記憶體內計算（in memory computing，IMC）相關的應用（例如，人工智慧、機器學習、神經網路訓練（neural network training）），乃因該些應用更能容忍較不準確的LSB。
圖1示出根據本揭露一些實施例的記憶體陣列系統100的方塊圖。記憶體陣列系統100包括記憶體陣列結構105及耦合至記憶體陣列結構105的類比-數位轉換器（analog-to-digital converter，ADC）135。記憶體陣列結構105包括數個字元陣列結構110。每一字元陣列結構110可儲存N位元字元，其中N為整數。字元陣列結構110可被排列為由列與行形成的陣列。如圖1中所示，存在兩個四列兩行的字元陣列結構110，但具有更多數目或更少數目的列或行的字元陣列結構110亦處於本揭露的範圍內。
每一字元陣列結構110包括記憶體結構115及記憶體結構120。記憶體結構115可儲存N1個位元，而記憶體結構120可儲存N2個位元，其中N1是整數，N2是整數，且N1與N2之和等於N。在一些實施例中，記憶體結構115儲存最高有效位元（MSB），而記憶體結構120可儲存最低有效位元（LSB）。在一些實施例中，記憶體結構115儲存N1個MSB，而記憶體結構120可儲存N2個LSB。在一些實施例中，記憶體結構115及記憶體結構120中的每一者皆為隨機存取記憶體（RAM）、靜態RAM（static RAM，SRAM）、動態RAM（dynamic RAM，DRAM）、電阻式RAM（RRAM）、磁性RAM（MRAM）、相變RAM（PCRAM）、導電橋式RAM（conductive bridge RAM，CBRAM）或適用於對位元進行儲存的任何其他記憶體結構。
每一記憶體結構115包括數個記憶體結構125。每一記憶體結構125可被稱為記憶胞或單層單元（single-level cell，SLC）。在一些實施例中，每一記憶體結構125可被稱為1電晶體-1電阻器（1T1R）記憶體結構。如圖1中所示，記憶體結構125的數目為N1。每一記憶體結構125可儲存一個位元。
每一記憶體結構125包括記憶體元件R0。記憶體元件可被稱為儲存元件。記憶體元件R0可儲存一個位元。記憶體元件R0可因應於流經電阻器R1的電流的第一量值而自第一狀態改變至第二狀態。記憶體元件R0可包括電阻器、可變電阻器、可程式化電阻器、憶阻器、可變憶阻器、可程式化憶阻器、電容器、可變電容器、可程式化電容器或適用於對一或多個位元進行儲存的任何其他記憶體元件。
記憶體元件R0包括第一端R0a及第二端R0b。端（end）可被稱為埠（port）或端子（terminal）。記憶體元件R0的第一端R0a可耦合至位元線BL0。記憶體元件R0的第二端R0b可耦合至電晶體M0。
每一記憶體結構125包括電晶體M0。電晶體可被稱為裝置或電晶體裝置。電晶體M0可被導通以使得電流能夠流經R0。所述電晶體可為金屬氧化物半導體場效電晶體（metal-oxide semiconductor field-effect transistor，MOSFET）、n型MOSFET（n型金屬氧化物半導體（n-type metal-oxide semiconductor，NMOS）電晶體）、p型MOSFET（p型金屬氧化物半導體（p-type metal-oxide semiconductor，PMOS）電晶體）、絕緣體上矽（silicon-on-insulate，SOI）MOSFET、雙極接面電晶體（bipolar junction transistor，BJT）或適合在記憶體結構中使用的任何其他電晶體。對於其中在電晶體M0與地之間存在更多訊號損耗（例如，由於內連線佈線）的應用而言，可選擇NMOS電晶體作為電晶體M0。NMOS電晶體對於此種應用而言可為有利的，乃因在將節點耦合至地時，NMOS電晶體較PMOS電晶體而言會帶來更小的損耗。對於其中在電晶體M0與電源軌之間存在更多訊號損耗（例如，由於內連線佈線）的應用而言，可選擇PMOS電晶體作為電晶體M0。PMOS電晶體對於此種應用而言可為有利的，乃因在耦合至電源軌時，PMOS電晶體較NMOS電晶體而言會帶來更小的損耗。對於關注速度的應用而言，可選擇NMOS電晶體作為電晶體M0，乃因在一些實施例中，使用NMOS電晶體的讀取操作及寫入操作相較於使用PMOS電晶體而言更快。具體而言，在一些實施例中，在NMOS電晶體的情形中作為載子的電子的遷移率較作為PMOS電晶體的載子即電洞的遷移率大約兩倍。對於關注變化、成本或雜訊的應用而言，可選擇PMOS電晶體作為電晶體M0，乃因在一些實施例中，相較於NMOS技術而言，PMOS技術是具有高良率及高雜訊抗擾性的可控性強、成本低的製程。
電晶體M0可為各種電晶體類型中的任一種，此仍處於本揭露的範圍內。電晶體M0可具有標準臨限電壓（standard threshold voltage，SVT）、低臨限電壓（low threshold voltage，LVT）、高臨限電壓（high threshold voltage，HVT）、高電壓（high voltage，HV）、輸入/輸出（input/output，IO）等MOSFET裝置類型、或者各種其他MOS裝置類型中的任一者。
電晶體M0包括數個埠。所述埠中的每一者亦可被稱為端子。電晶體M0可包括汲極埠D0、源極埠S0及閘極埠G0。電晶體M0的汲極埠D0可耦合至記憶體元件R0的第二端R0b。電晶體M0的源極S0可耦合至選擇線SL0。電晶體的閘極G0可耦合至字元線WL0。
寫入操作是寫入至記憶體元件（例如，記憶體元件R0）的操作。寫入操作的一種類型是對記憶體元件進行置位(set)的操作。在一些實施例中，對記憶體元件R0進行置位包括將記憶體元件R0自第一狀態改變第二狀態。在一些實施例中，記憶體元件R0在第一狀態下具有低電阻而在第二狀態下具有高電阻。低電阻可包括例如但不限於小於1千歐姆（kilo-ohm）的值的任何值。高電阻可包括例如但不限於大於100千歐姆的值的任何值。電流的第一量值可包括例如但不限於大於100毫安培（milli-amp）的值的任何值。
在對記憶體元件R0進行置位的寫入操作期間，電晶體M0的閘極G0經由字元線WL0接收寫入賦能電壓；電晶體M0的源極S0經由選擇線SL0接收接地電壓；且記憶體元件R0的第一端R0a經由位元線BL0接收置位電壓。在一些實施例中，寫入賦能電壓的量值為1.8伏特（V）、介於1.2伏特至2.4伏特的範圍內、或仍處於本揭露的範圍內的任何量值。在一些實施例中，置位電壓的量值為1伏特、介於0.75伏特至1.25伏特的範圍內、或仍處於本揭露的範圍內的任何量值。在一些實施例中，接地電壓的量值為0伏特、介於0伏特至0.1伏特的範圍內、或仍處於本揭露的範圍內的任何量值。分別經由WL0、BL0及SL0接收寫入賦能電壓、置位電壓及接地電壓可使電流流經記憶體元件R0，此可使記憶體元件R0的狀態自第一狀態改變至第二狀態。
寫入操作的一種類型是對記憶體元件進行重置的操作。在一些實施例中，對記憶體元件R0進行置位包括將記憶體元件R0自第二狀態改變至第一狀態。在對記憶體元件R0進行重置的寫入操作期間，電晶體M0的閘極G0經由字元線WL0接收寫入賦能電壓；電晶體M0的源極S0經由選擇線SL0接收重置電壓；且記憶體元件R0的第一端R0a經由位元線BL0接收接地電壓。在一些實施例中，重置電壓的量值為1伏特、介於0.75伏特至1.25伏特的範圍內、或仍處於本揭露的範圍內的任何量值。分別經由WL0、BL0及SL0接收寫入賦能電壓、接地電壓及重置電壓可使電流流經記憶體元件R0，此可使記憶體元件R0的狀態自第二狀態改變至第一狀態。在一些實施例中，使記憶體元件R0進行重置的電流與使記憶體元件R0進行置位的電流方向相反。
在讀取操作期間，電晶體M0的閘極G0經由字元線WL0接收讀取賦能電壓；電晶體M0的源極S0經由選擇線SL0接收接地電壓；且記憶體元件R0的第一端R0a經由位元線BL0接收讀取電壓。在一些實施例中，讀取賦能電壓的量值為0.75伏特，介於0.6伏特至1伏特的範圍內、或仍處於本揭露的範圍內的任何量值。在一些實施例中，讀取電壓的量值為0.3伏特、介於0.1伏特至0.3伏特、0.1伏特至1伏特的範圍內、或仍處於本揭露的範圍內的任何量值。分別經由WL0、BL0及SL0接收讀取賦能電壓、讀取電壓及接地電壓可使電流經由位元線BL0流入至ADC 135中。ADC 135可將電流轉換成位元值。舉例而言，與記憶體元件R0的低阻態對應的第一電流被轉換成第一位元值（例如，1），而與記憶體元件R0的高阻態對應的第二電流被轉換成第二位元值（例如，0）。
每一記憶體結構120包括數個記憶體結構130。每一記憶體結構130可被稱為記憶胞或多層單元（multi-level cell，MLC）。在一些實施例中，每一記憶體結構130可被稱為1電晶體-n電阻器（one-transistor-n-resistor，1TnR）記憶體結構。如圖1中所示，記憶體結構130的數目為N2/n，其中n是每一記憶體結構130中的記憶體元件的數目。每一記憶體結構130可儲存n個位元。
每一記憶體結構130包括n個記憶體元件R1、…、Rn。在一些實施例中，所述n個記憶體元件R1、…、Rn中的每一者皆相似於記憶體元件R0。每一記憶體元件可包括第一端及第二端。舉例而言，記憶體元件R1可包括第一端R1a及第二端R1b。相似地，記憶體元件Rn可包括第一端Rna及第二端Rnb。記憶體元件R1的第一端R1a可耦合至對應的位元線BL1。記憶體元件Rn的第一端Rna可耦合至對應的位元線BLn。記憶體元件R1的第二端R1b及記憶體元件Rn的第二端Rnb可分別耦合至電晶體M1。儘管圖1示出兩個記憶體元件R1及Rn，然而每一記憶體結構130可包括多於兩個記憶體元件。
每一記憶體結構130包括電晶體M1。在一些實施例中，電晶體M1相似於電晶體M0。電晶體M1包括數個埠。電晶體M1可包括汲極埠D1、源極埠S1及閘極埠G1。電晶體M1的汲極埠D1可耦合至記憶體元件R1的第二端R1b及記憶體元件Rn的第二端Rnb。電晶體M1的源極S1可耦合至選擇線SL1。電晶體的閘極G1可耦合至字元線WL1。
在對記憶體元件R1進行置位的寫入操作期間，電晶體M1的閘極G1經由字元線WL1接收寫入賦能電壓；電晶體M1的源極S1經由選擇線SL1接收接地電壓；記憶體元件R1的第一端R1a經由位元線BL1接收置位電壓；且記憶體元件Rn的第一端Rna經由位元線BLn接收半置位電壓（half-set voltage）。半置位電壓的量值可為置位電壓的量值的一半。將半置位電壓的量值選擇為置位電壓的量值的一半可降低在對記憶體元件R1進行置位時無意中對記憶體元件Rn進行置位的風險。在一些實施例中，半置位電壓的量值為0.5伏特、介於0.375伏特至0.625伏特的範圍內、或仍處於本揭露的範圍內的任何量值。
在對記憶體元件R1進行重置的寫入操作期間，電晶體M1的閘極G1經由字元線WL1接收寫入賦能電壓；電晶體M1的源極S1經由選擇線SL1接收重置電壓；記憶體元件R1的第一端R1a經由位元線BL1接收接地電壓；且記憶體元件Rn的第一端Rna經由位元線BLn接收半重置電壓（half-reset voltage）。半重置電壓的量值可為重置電壓的量值的一半。將半重置電壓的量值選擇為重置電壓量值的一半可降低在對記憶體元件R1進行重置時無意中對記憶體元件Rn進行重置的風險。在一些實施例中，半重置電壓的量值為0.5伏特、介於0.375伏特至0.625伏特的範圍內、或仍處於本揭露的範圍內的任何量值。
在R1的讀取操作期間，電晶體M1的閘極G1經由字元線WL1接收讀取賦能電壓；電晶體M1的源極S1經由選擇線SL1接收接地電壓；且記憶體元件R1的第一端R1a經由位元線BL1接收讀取電壓。在一些實施例中，在R1的讀取操作期間，記憶體元件Rn的第一端Rna經由位元線BLn接收接地電壓。在一些實施例中，在R1的讀取操作期間，ADC 135因自BLn接收電流而被解耦，或者因自BLn接收電流而以其他方式被去能。
記憶體陣列系統100包括ADC 135。在一些實施例中，記憶體結構125中的每一者及記憶體結構130中的每一者皆耦合至ADC 135。圖1所示ADC 135可被稱為共用ADC或共享ADC。如圖1中所示，ADC 135可接收與N位元字元中的位元中的每一者對應的電流。
圖2A至圖2C各自示出根據本揭露一些實施例的圖1所示記憶體陣列結構105的對應實施方式的方塊圖。圖2A示出根據本揭露一些實施例的記憶體陣列結構200的方塊圖。記憶體陣列結構200包括數個字元陣列結構110A。字元陣列結構110A中的每一者可儲存八個位元。每一字元陣列結構110A可為圖1所示字元陣列結構110的實施方式。每一字元陣列結構110A包括記憶體結構115A及記憶體結構120A。記憶體結構115A可儲存兩個位元，而記憶體結構120A可儲存六個位元。每一記憶體結構115A可為圖1所示記憶體結構115的實施方式，且記憶體結構120A可為圖1所示記憶體結構120的實施方式。每一記憶體結構115A包括兩個圖1所示的記憶體結構125。
每一記憶體結構120A包括三個記憶體結構130A。每一記憶體結構130A可為圖1所示記憶體結構130的實施方式，其具有分別耦合至兩個對應的位元線BL1及BL2的兩個記憶體元件R1及R2。
圖2B示出根據本揭露一些實施例的記憶體陣列結構201的方塊圖。除記憶體陣列結構201具有較記憶體陣列結構200低的記憶體元件對電晶體的比率以外，圖2B所示記憶體陣列結構201相似於圖2A所示記憶體陣列結構200。記憶體陣列結構201可用於對LSB的準確度要求更嚴格的應用中，或者，相較於進一步減小空間的應用，記憶體陣列結構201更適合用於具有更高LSB準確度的應用中。
記憶體陣列結構201包括數個字元陣列結構110B。字元陣列結構110B中的每一者可儲存八個位元。每一字元陣列結構110B可為圖1所示字元陣列結構110的實施方式。每一字元陣列結構110B包括記憶體結構115B及記憶體結構120B。記憶體結構115B可儲存四個位元且記憶體結構120B可儲存四個位元。每一記憶體結構115B可為圖1所示記憶體結構115的實施方式，且每一記憶體結構120B可為圖1所示記憶體結構120的實施方式。每一記憶體結構115B包括圖1所示的四個記憶體結構125。每一記憶體結構120B包括兩個圖2A所示的記憶體結構130A。
圖2C示出根據本揭露一些實施例的記憶體陣列結構202的方塊圖。除圖2C所示記憶體結構130B具有較圖2A所示記憶體結構130A高的記憶體元件對電晶體的比率以外，圖2C所示記憶體陣列結構202相似於圖2A所示記憶體陣列結構200。記憶體陣列結構202可用於對LSB的準確度要求更嚴格的應用中，或者，相較於進一步減小空間的應用，記憶體陣列結構201更適合用於具有更高LSB準確度的應用中。
記憶體陣列結構202包括數個字元陣列結構110C。字元陣列結構110C中的每一者可儲存八個位元。每一字元陣列結構110C可為圖1所示字元陣列結構110的實施方式。每一字元陣列結構110C包括圖2A所示記憶體結構115A及記憶體結構120C。每一記憶體結構120C可為圖1所示記憶體結構120的實施方式。記憶體結構115A可儲存兩個位元，而記憶體結構120C可儲存六個位元。
每一記憶體結構120C包括兩個記憶體結構130B。每一記憶體結構130B可為圖1所示記憶體結構130的實施方式，其具有分別耦合至三個對應的位元線BL1、BL2及BL3的三個記憶體元件R1、R2及R3。
圖3示出根據本揭露一些實施例的記憶體陣列系統300的方塊圖。除記憶體陣列系統300具有用於記憶體結構125及記憶體結構130的單獨的記憶體陣列子系統以外，圖3所示記憶體陣列系統300相似於圖1所示記憶體陣列系統100。記憶體陣列系統300可用於以下應用中：在所述應用中，ADC在轉換來自記憶體結構125的電流時使用與轉換來自記憶體結構130的電流時不同的量度（例如，不同的位元解析度、不同數目的量化階（quantization level）或不同的電壓解析度）或者在轉換來自記憶體結構125的電流時使用與轉換來自記憶體結構130的電流時不同的量度會有更佳的效能。
記憶體陣列系統300包括記憶體陣列子系統301及記憶體陣列子系統302。記憶體陣列子系統301包括記憶體陣列結構305及耦合至記憶體陣列結構305的ADC 315。記憶體陣列結構305包括數個圖1所示的記憶體結構115。記憶體陣列子系統302包括記憶體陣列結構310及耦合至記憶體陣列結構310的ADC 320。記憶體陣列結構310包括數個圖1所示的記憶體結構120。
圖4示出選擇器記憶體結構400的電路圖。除選擇器記憶體結構400包括多個選擇器以外，選擇器記憶體結構400相似於記憶體結構130。在圖1所示記憶體陣列系統的一個實施例中，多個選擇器記憶體結構400代替所述多個圖1所示記憶體結構130。當接收電壓以寫入至第一記憶體元件時，選擇器記憶體結構400可防止無意中寫入至第二記憶體元件。在一些實施例中，每一記憶體結構130可被稱為1電晶體-n選擇器電阻器（one-transistor-n-selector-resistor，1TnSR）記憶體結構。
選擇器記憶體結構400可包括n個記憶體元件R1、…、Rn，其相似於圖1所示記憶體結構130的R1、…、Rn。記憶體元件R1的第一端R1a可耦合至對應的位元線BL1。記憶體元件Rn的第一端Rna可耦合至對應的位元線BLn。記憶體元件R1的第二端R1b可耦合至選擇器SEL1。記憶體元件Rn的第二端Rnb可耦合至選擇器SELn。儘管圖3示出兩個記憶體元件R1及Rn，然而每一記憶體結構130可包括多於兩個記憶體元件。
選擇器記憶體結構400可包括n個的選擇器SEL1、…、SELn。每一選擇器可包括第一端及第二端。舉例而言，選擇器SEL1可包括第一端SEL1a及第二端SEL1b。相似地，選擇器SELn可包括第一端SELna及第二端SELnb。選擇器SEL1的第一端SEL1a可耦合至對應的記憶體元件R1的第二端R1b。選擇器SELn的第一端SELna可耦合至對應的記憶體元件Rn的第二端Rnb。選擇器SEL1的第二端SEL1b及選擇器SELn的第二端SELnb可分別耦合至電晶體M1。儘管圖3示出兩個選擇器SEL1及SELn，然而每一記憶體結構130可包括多於兩個選擇器。
每一選擇器可包括臨限型選擇器（threshold-type selector），例如導電橋式（conductive bridge，CB）選擇器或電壓導電橋式（voltage conductive bridge，VCB）選擇器。每一選擇器可包括指數型選擇器（exponential-type selector）。每一選擇器可包括兩個交叉耦合的二極體。舉例而言，選擇器SEL1可包括二極體D11及二極體D12。相似地，選擇器SELn可包括二極體Dn1及二極體Dn2。每一二極體可包括陽極及陰極。舉例而言，二極體D11可包括陽極D11a及陰極D11c，二極體D12可包括陽極D12a及陰極D12c，二極體Dn1可包括陽極Dn1a及陰極Dn1c，且二極體Dn2可包括陽極Dn2a及陰極Dn2c。二極體D11的陽極D11a可耦合至電晶體M1的汲極D1。二極體D11的陰極D11c可耦合至記憶體元件R1的第二端R1b。二極體D12的陽極D12a可耦合至記憶體元件R1的第二端R1b。二極體D12的陰極D12c可耦合至電晶體M1的汲極D1。二極體Dn1的陽極Dn1a可耦合至電晶體M1的汲極D1。二極體Dn1的陰極Dn1c可耦合至記憶體元件Rn的第二端Rnb。二極體Dn2的陽極Dn2a可耦合至記憶體元件Rn的第二端Rnb。二極體Dn2的陰極Dn2c可耦合至電晶體M1的汲極D1。
每一選擇器記憶體結構400可包括與圖1所示記憶體結構130的M1相似的電晶體M1。電晶體M1包括數個埠。電晶體M1可包括汲極埠D1、源極埠S1及閘極埠G1。電晶體M1的汲極埠D1可耦合至選擇器SEL1的第二端SEL1b及選擇器SELn的第二端SELnb。電晶體M1的源極S1可耦合至選擇線SL1。電晶體的閘極G1可耦合至字元線WL1。
圖5示出根據本揭露一些實施例的用於對記憶體結構進行操作的方法500的流程圖。所述記憶體結構可為圖1至圖4中的記憶體結構中的任一者。應注意，方法500僅為實例且不旨在對本揭露進行限制。因此，應理解，可在圖5所示方法500之前、期間及之後提供附加的操作，且在本文中可僅對一些其他操作進行簡要闡述。在一些實施例中，方法500由記憶體結構130來實行。
在操作510處，記憶體結構（例如，記憶體結構130）經由耦合至記憶體結構的第一記憶體元件（例如，R1）的第一位元線（例如，BL1）接收第一位元線訊號（例如，置位電壓、接地電壓或讀取電壓）。在操作520處，記憶體結構經由耦合至記憶體結構的第二記憶體元件（例如，R2）的第二位元線（例如，BL2）接收第二位元線訊號（例如，半置位電壓、半重置電壓或接地電壓）。在操作530處，記憶體結構經由耦合記憶體結構的電晶體（例如，M1）的選擇線（例如，SL1）接收第一選擇線訊號（例如，接地電壓或重置電壓）。在一些實施例中，第一位元線訊號的量值與選擇線訊號的量值之差顯著等於第二位元線訊號的量值的兩倍。在一些實施例中，顯著等於第二值的第一值被界定為介於第二值的95%至105%的範圍內的第一值。在一些實施例中，第一位元線訊號的量值大於選擇線訊號的量值。在一些實施例中，第一位元線訊號的量值小於選擇線訊號的量值。在一些實施例中，記憶體結構經由耦合至記憶體結構的電晶體的字元線（例如，WL1）接收寫入線訊號（例如，寫入賦能電壓或讀取賦能電壓）。
在一些實施例中，記憶體結構是字元陣列結構的一部分（例如，圖1所示字元陣列結構110或者圖1或圖3所示記憶體結構120）。在一些實施例中，字元陣列結構包括第二記憶體結構。在一些實施例中，第二記憶體字元結構經由第二記憶體結構的每一位元線接收第三位元線訊號。在一些實施例中，第二記憶體字元結構經由第二記憶體結構的源極線接收第二源極線訊號。在一些實施例中，第三位元線訊號的量值等於第二源極線訊號的量值。在一些實施例中，第二位元線訊號的量值及第二源極線訊號的量值等於0伏特。
在一些實施例中，記憶體結構是記憶體陣列結構的一部分（例如，圖1所示記憶體陣列結構105或圖1所示記憶體陣列結構310）。在一些實施例中，記憶體陣列結構包括第三記憶體結構。在一些實施例中，第三記憶體結構經由第三記憶體結構的字元線接收禁止訊號。在一些實施例中，禁止訊號為0伏特。
在本揭露的一些態樣中，揭露了一種記憶體陣列結構。在一些實施例中，所述記憶體陣列結構包括字元陣列。在一些實施例中，字元陣列對N位元字元進行儲存。在一些實施例中，字元陣列包括多個第一記憶體結構以及多個第二記憶體結構。在一些實施例中，每一第一記憶體結構包括第一電晶體及第一記憶體元件。在一些實施例中，每一第二記憶體結構包括第二電晶體及多個第二記憶體元件，每一第二記憶體元件包括第一端及第二端，每一第二記憶體元件的第一端耦合至對應的位元線，且每一第二記憶體元件的第二端耦合至第二電晶體的第一端。在一些實施例中，所述多個第一記憶體結構儲存N位元字元的多個最高有效位元（MSB），且所述多個第二記憶體結構儲存N位元字元的最低有效位元（LSB）。
在一些實施例中，所述多個第一記憶體結構儲存N位元字元的數個第一位元，所述多個第二記憶體結構儲存N位元字元的數個第二位元。在一些實施例中，第一位元的數目小於第二位元的數目。在一些實施例中，第一位元的數目等於第二位元的數目。在一些實施例中，所述多個第二記憶體元件包括三個第二記憶體元件。在一些實施例中，所述多個第二記憶體元件中的每一者包括憶阻器。
在一些實施例中，所述多個第一記憶體結構與所述多個第二記憶體結構耦合至共用的類比-數位轉換器（ADC）。在一些實施例中，所述多個第一記憶體結構耦合至第一類比-數位轉換器（ADC），且所述多個第二記憶體結構耦合至第二ADC。
在一些實施例中，每一第二記憶體結構更包括多個選擇器，且每一選擇器耦合於對應的第二記憶體元件的第二端與第二電晶體的第一端之間。在一些實施例中，每一選擇器包括第一二極體及第二二極體。在一些實施例中，第一二極體包括第一陽極及第一陰極，第一陽極耦合至對應的第二記憶體元件的第二端，第一陰極耦合至第二電晶體的第一端。在一些實施例中，第二二極體包括第二陰極及第二陽極，第二陰極耦合至對應的第二記憶體元件的第二端，第二陽極耦合至第二電晶體的第一端。
在本揭露的一些態樣中，揭露了一種記憶體陣列結構。在一些實施例中，所述記憶體陣列結構包括字元陣列。在一些實施例中，所述字元陣列對N位元字元進行儲存。在一些實施例中，字元陣列包括多個第一記憶體結構以及多個第二記憶體結構。在一些實施例中，每一第一記憶體結構包括第一電晶體及第一記憶體元件，第一電晶體耦合至第一選擇線，且第一記憶體元件耦合至第一位元線。在一些實施例中，每一第二記憶體結構包括第二電晶體及多個第二記憶體元件，每一第二記憶體元件耦合至對應的第二位元線，且第二電晶體耦合至第二選擇線。
在一些實施例中，所述多個第一記憶體結構儲存N位元字元的多個最高有效位元（MSB），且所述多個第二記憶體結構儲存N位元字元的最低有效位元（LSB）。在一些實施例中，所述多個第一記憶體結構儲存N位元字元的數個第一位元，所述多個第二記憶體結構儲存N位元字元的數個第二位元，且第一位元的數目小於第二位元的數目。在一些實施例中，所述多個第二記憶體元件中的每一者包括憶阻器。
在一些實施例中，所述多個第一記憶體結構與所述多個第二記憶體結構耦合至共用的類比-數位轉換器（ADC）。在一些實施例中，所述多個第一記憶體結構耦合至第一類比-數位轉換器（ADC），且所述多個第二記憶體結構耦合至第二ADC。在一些實施例中，每一第二記憶體結構更包括多個選擇器，每一選擇器耦合於對應的第二記憶體元件與第二電晶體之間。
在本揭露的一些態樣中，揭露了一種用於對記憶體結構進行操作的方法。在一些實施例中，所述方法包括經由耦合至記憶體結構的第一記憶體元件的第一位元線接收第一位元線訊號。在一些實施例中，所述方法包括經由耦合至記憶體結構的第二記憶體元件的第二位元線接收第二位元線訊號。在一些實施例中，所述方法包括經由耦合至記憶體結構的電晶體的選擇線接收第一選擇線訊號。
在一些實施例中，第一位元線訊號的量值與選擇線訊號的量值之差顯著等於第二位元線訊號的量值的兩倍。在一些實施例中，第一位元線訊號的量值大於選擇線訊號的量值。在一些實施例中，第一位元線訊號的量值小於選擇線訊號的量值。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、取代及變更。
100、300:記憶體陣列系統 105、200、201、202、305、310:記憶體陣列結構 110、110A、110B、110C:字元陣列結構 115、115A、115B、125、130、130A、130B:記憶體結構 135、315、320:類比-數位轉換器（ADC） 301、302:記憶體陣列子系統 400:選擇器記憶體結構 500:方法 510、520、530:操作 BL0、BL3、BLn:位元線 BL1:第一位元線/位元線 BL2:第二位元線/位元線 D0:汲極埠 D1:汲極埠/汲極 D11、D12、Dn1、Dn2:二極體 D11a、D12a、Dn1a、Dn2a:陽極 D11c、D12c、Dn1c、Dn2c:陰極 G0、G1:閘極埠/閘極 M0、M1:電晶體 R0、Rn:記憶體元件 R0a、R1a、Rna、SEL1a、SELna:第一端 R0b、R1b、Rnb、SeL1b、SELnb:第二端 R1:電阻器/記憶體元件/第一記憶體元件 R2:第二記憶體元件/記憶體元件 S0、S1:源極/源極埠 SL0、SL1:選擇線 SEL1:選擇器 SELn:選擇器 WL0、WL1:字元線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據本揭露一些實施例的記憶體陣列系統的方塊圖。 圖2A至圖2C各自示出根據本揭露一些實施例的圖1所示記憶體陣列結構的對應實施方式的方塊圖。 圖3示出根據本揭露一些實施例的另一記憶體陣列系統的方塊圖。 圖4示出根據本揭露一些實施例的選擇器記憶體結構的電路圖。 圖5示出根據本揭露一些實施例的用於對記憶體結構進行操作的方法的流程圖。
100:記憶體陣列系統
105:記憶體陣列結構
110:字元陣列結構
115、125、130:記憶體結構
135:類比-數位轉換器(ADC)
BL0、BLn:位元線
BL1:第一位元線/位元線
D0:汲極埠
D1:汲極埠/汲極
G0、G1:閘極埠/閘極
M0、M1:電晶體
R0、Rn:記憶體元件
R0a、R1a、Rna:第一端
R0b、R1b、Rnb:第二端
R1:電阻器/記憶體元件/第一記憶體元件
S0、S1:源極/源極埠
SL0、SL1:選擇線
WL0、WL1:字元線

Claims (20)

  1. 一種記憶體陣列結構，包括： 字元陣列，對N位元字元進行儲存，且包括： 多個第一記憶體結構，其中所述多個第一記憶體結構中的每一第一記憶體結構包括第一電晶體及第一記憶體元件；以及 多個第二記憶體結構，其中所述多個第二記憶體結構中的每一第二記憶體結構包括第二電晶體及多個第二記憶體元件，所述多個第二記憶體元件中的每一第二記憶體元件包括第一端及第二端，所述多個第二記憶體元件中的每一第二記憶體元件的所述第一端耦合至對應的位元線，且所述多個第二記憶體元件中的每一第二記憶體元件的所述第二端耦合至所述第二電晶體的第一端。
  2. 如請求項1所述的記憶體陣列結構，其中所述多個第一記憶體結構儲存所述N位元字元的多個最高有效位元（MSB），且所述多個第二記憶體結構儲存所述N位元字元的最低有效位元（LSB）。
  3. 如請求項1所述的記憶體陣列結構，其中所述多個第一記憶體結構儲存所述N位元字元中的數個第一位元，所述多個第二記憶體結構儲存所述N位元字元中的數個第二位元，且多個第一位元的數目小於多個第二位元的數目。
  4. 如請求項1所述的記憶體陣列結構，其中所述多個第一記憶體結構儲存所述N位元字元中的數個第一位元，所述多個第二記憶體結構儲存所述N位元字元中的數個第二位元，且多個第一位元的數目等於多個第二位元的數目。
  5. 如請求項1所述的記憶體陣列結構，其中所述多個第二記憶體元件包括三個第二記憶體元件。
  6. 如請求項1所述的記憶體陣列結構，其中所述多個第二記憶體元件中的每一者包括憶阻器。
  7. 如請求項1所述的記憶體陣列結構，其中所述多個第一記憶體結構與所述多個第二記憶體結構耦合至共用的類比-數位轉換器（ADC）。
  8. 如請求項1所述的記憶體陣列結構，其中所述多個第一記憶體結構耦合至第一類比-數位轉換器（ADC），且所述多個第二記憶體結構耦合至第二類比-數位轉換器。
  9. 如請求項1所述的記憶體陣列結構，其中所述多個第二記憶體結構中的每一第二記憶體結構更包括多個選擇器，且所述多個選擇器中的每一選擇器耦合於所述多個第二記憶體元件中的對應的所述第二記憶體元件的所述第二端與所述第二電晶體的所述第一端之間。
  10. 如請求項9所述的記憶體陣列結構，其中所述多個選擇器中的每一選擇器包括： 第一二極體，包括第一陽極及第一陰極，所述第一陽極耦合至對應的所述第二記憶體元件的所述第二端，所述第一陰極耦合至所述第二電晶體的所述第一端；以及 第二二極體，包括第二陰極及第二陽極，所述第二陰極耦合至對應的所述第二記憶體元件的所述第二端，所述第二陽極耦合至所述第二電晶體的所述第一端。
  11. 一種記憶體陣列結構，包括： 字元陣列，對N位元字元進行儲存，且包括： 多個第一記憶體結構，其中所述多個第一記憶體結構中的每一第一記憶體結構包括第一電晶體及第一記憶體元件，所述第一電晶體耦合至第一選擇線，且所述第一記憶體元件耦合至第一位元線；以及 多個第二記憶體結構，其中所述多個第二記憶體結構中的每一第二記憶體結構包括第二電晶體及多個第二記憶體元件，所述多個第二記憶體元件中的每一第二記憶體元件耦合至對應的第二位元線，且所述第二電晶體耦合至第二選擇線。
  12. 如請求項11所述的記憶體陣列結構，其中所述多個第一記憶體結構儲存所述N位元字元的多個最高有效位元（MSB），且所述多個第二記憶體結構儲存所述N位元字元的最低有效位元（LSB）。
  13. 如請求項11所述的記憶體陣列結構，其中所述多個第一記憶體結構儲存所述N位元字元中數個第一位元，所述多個第二記憶體結構儲存所述N位元字元中的數個第二位元，且多個第一位元的數目小於多個第二位元的所述數目。
  14. 如請求項11所述的記憶體陣列結構，其中所述多個第二記憶體元件中的每一者包括憶阻器。
  15. 如請求項11所述的記憶體陣列結構，其中所述多個第一記憶體結構與所述多個第二記憶體結構耦合至共用的類比-數位轉換器（ADC）。
  16. 如請求項11所述的記憶體陣列結構，其中所述多個第一記憶體結構耦合至第一類比-數位轉換器（ADC），且所述多個第二記憶體結構耦合至第二類比-數位轉換器。
  17. 如請求項11所述的記憶體陣列結構，其中所述多個第二記憶體結構中的每一第二記憶體結構更包括多個選擇器，所述多個選擇器中的每一選擇器耦合於所述多個第二記憶體元件中的對應的所述第二記憶體元件與所述第二電晶體之間。
  18. 一種用於對記憶體結構進行操作的方法，包括： 經由耦合至所述記憶體結構的第一記憶體元件的第一位元線接收第一位元線訊號； 經由耦合至所述記憶體結構的第二記憶體元件的第二位元線接收第二位元線訊號；以及 經由耦合至所述記憶體結構的電晶體的選擇線接收第一選擇線訊號，其中所述第一位元線訊號的量值與所述選擇線訊號的量值之差顯著等於所述第二位元線訊號的量值的兩倍。
  19. 如請求項18所述的方法，其中所述第一位元線訊號的所述量值大於所述選擇線訊號的所述量值。
  20. 如請求項18所述的方法，其中所述第一位元線訊號的所述量值小於所述選擇線訊號的所述量值。
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