TW202349574A

TW202349574A - 具有字元線之半導體元件的製備方法

Info

Publication number: TW202349574A
Application number: TW111129841A
Authority: TW
Inventors: 莊英政
Original assignee: 南亞科技股份有限公司
Priority date: 2022-06-03
Filing date: 2022-08-09
Publication date: 2023-12-16
Also published as: TWI825909B

Abstract

本揭露提供一種半導體元件的製備方法。該製備方法包括提供一基底；形成一金屬化層在該基底上；形成一上介電層在該金屬化層上；形成一第一犧牲層與一第二犧牲層，其每一個穿過該上介電層與該金屬化層；移除該上介電層；形成一寬度控制結構在該第一犧牲層與該第二犧牲層之間，其中該寬度控制結構界定一凹陷以暴露該金屬化層；形成一保護層在該寬度控制結構的該凹陷內；移除該寬度控制結構以暴露該金屬化層的一部分；以及圖案化該金屬化層以形成一字元線在該第一犧牲層與該第二犧牲層之間。

Description

具有字元線之半導體元件的製備方法

本申請案主張美國第17/831,593及17/831,892號專利申請案之優先權（即優先權日為「2022年6月3日」），其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件的製備方法。特別是有關於一種方法，其使用一寬度控制結構以確定一字元線的寬度。

隨著電子產業的快速發展，積體電路(ICs)的發展已經達到高效能以及小型化。在IC材料以及設計的技術進步產生了數代的ICs，而其每一代均具有比上一代更小、更複雜的電路。

一動態隨機存取記憶體(DRAM)元件是一種隨機存取記憶體，其將資料的每一位元儲存在一積體電路內的一單獨電容器中。通常，一DRAM以每個單元之一個電容器以及一個電晶體而排列成一正方形陣列。一種垂直電晶體已經針對4F ²DRAM單元進行開發，其中F代表微影最小特徵寬度或臨界尺寸(CD)。然而，近來，隨著字元線間距不斷縮減，使得DRAM製造商面臨著縮減記憶體單元面積的巨大挑戰。舉例來說，一位元線的通道容易與一字元線接觸，藉此由於一微影製程的一疊對誤差而導致短路。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，在該基底中包括一第一電容器結構以及一第二電容器結構；形成一金屬化層在該基底上；形成一上介電層在該金屬化層上；形成一第一犧牲層以及一第二犧牲層，其每一個穿過該上介電層與該金屬化層，其中該第一犧牲層與該第一電容器結構垂直地重疊，且該第二犧牲層與該第二電容器結構垂直地重疊；移除該上介電層；形成一寬度控制結構在該第一犧牲層與該第二犧牲層之間，其中該寬度控制結構界定一凹陷以暴露該金屬化層；形成一保護層在該寬度控制結構的該凹陷內；移除該寬度控制結構以暴露該金屬化層的一部分；以及圖案化該金屬化層以形成一字元線在該第一犧牲層與該第二犧牲層之間。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底；形成一金屬化層在該基底上；形成一上介電層在該金屬化層上；形成一第一犧牲層、一第二犧牲層以及一第三犧牲層以穿過該上介電層與該金屬化層，其中該第一犧牲層沿著一第一方向而對準該第三犧牲層，且該第二犧牲層沿該第一方向並不與該第一犧牲層與該第三犧牲層重疊；形成一寬度控制結構在該第一犧牲層與該第三犧牲層之間，其中該寬度控制結構界定一凹陷以暴露該上介電層；形成一保護層在該凹陷內；移除該寬度控制結構以暴露該金屬化層的一部分；以及圖案化該金屬化層以形成圍繞該第一犧牲層的一第一字元線、形成圍繞該第二犧牲層的一第二字元線，以及形成圍繞該第三犧牲層的一第三字元線。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底；形成一金屬化層在該基底上；形成一上介電層在該金屬化層上；形成一第一犧牲層與一第二犧牲層以穿過該上介電層與該金屬化層；移除該上介電層在該第一犧牲層與該第二犧牲層之間的一部分，以暴露該金屬化層；形成一寬度控制結構以覆蓋該金屬化層的一第一部分並暴露該金屬化層的一第二部分；以及圖案化該金屬化層以形成圍繞該第一犧牲層的一第一字元線以及形成圍繞該第二犧牲層的一第二字元線。

本揭露的該等實施例提供一半導體元件的製備方法。在此實施例中，該字元線的圖案可由一寬度控制結構所決定。再者，該字元線可不使用微影製程而形成，這可能會導致疊對錯誤，然後導致在一通道層與該字元線之間的一漏電流。此外，可藉由確定該寬度控制結構的該厚度來精確地控制該字元線的該寬度。因此，可提高該半導體元件的效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

應當理解，當一個元件被稱為「連接到(connected to)」或「耦接到(coupled to)」另一個元件時，則該初始元件可直接連接到或耦接到另一個元件，或是其他中間元件。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

應當理解，在本揭露的描述中，使用的術語「大約」(about)改變本揭露的成分、組成或反應物的數量，意指例如藉由用於製備濃縮物或溶液的典型測量以及液體處理程序而可能發生的數量變化。再者，在測量程序中的疏忽錯誤、用於製造組合物或實施方法之成分的製造、來源或純度的差異等可能會導致變化。在一方面，術語「大約」(about)是指在報告數值的10％以內。在另一個方面，術語「大約」(about)是指在報告數值的5％以內。進而，在另一方面，術語「大約」(about)是指在所報告數值的10、9、8、7、6、5、4、3、2或1％以內。

圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件100。

在一些實施例中，半導體元件100可以包括一單元區，其中形成有例如圖1A及圖1B所示之結構的一記憶體元件。舉例來說，該記憶體元件可包括一動態隨機存取記憶體(DRAM)元件、一單次程式化(OTP)記憶體元件、一靜態隨機存取記憶體(SRAM)元件或其他適合的記憶體元件。在一些實施例中，舉例來說，一DRAM可包括一電晶體、一電容器以及其他元件。在一讀取操作期間，一字元線被觸動(asserted)而導通該電晶體。該致動的電晶體允許電壓跨經該電容器以經由一位元線而藉由一感測放大器進行讀取。在一寫入操作期間，當該字元線被觸動時，則被寫入的資料可提供在該位元線上。

在一些實施例中，半導體元件100可包括一周圍區(圖未示)，用於形成一邏輯元件(例如系統單晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等等)、一射頻(RF)元件、一感測器元件、一微機電系統(MEMS)元件、一訊號處理元件(例如數位訊號處理(DSP)元件)、一前端元件(例如類比前端(AFE)元件)或其他元件。

如圖1A所示，半導體元件100可包括一基底110、一介電結構120、多個字元線130、多個閘極介電層142、多個通道層144以及多個位元線150。

基底110可為一半導體基底，例如一塊狀(bulk)半導體、一絕緣體上覆半導體(SOI)基底或類似物。基底110可包括一元素半導體，包括呈一單晶型、一多晶型或是一非晶型的矽或鍺；一化合物半導體材料，包括以下至少其中之一：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；一合金半導體材料，寶括以下至少其中之一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；任何其他適合的材料；或是其組合。在一些實施例中，合金半導體基底可包括具有一梯度Ge特徵的一SiGe合金，其中Si與Ge之組成是從該梯度SiGe特徵之一個位置處的一個比率改變到該梯度SiGe特徵之另一個位置處的另一個比率。在其他實施例中，SiGe合金形成在一矽基底上。在一些實施例中，一SiGe合金可藉由與該SiGe合金接觸的另一種材料進行機械應變。在一些實施例中，基底110可具有一多層結構，或者是基底110可包括一多層化合物半導體結構。

基底110可具有在其中的多個摻雜區(圖未示)。在一些實施例中，p型及/或n型摻雜物可摻雜在基底110中。在一些實施例中，p型摻雜物包括硼(B)、其他III族元素或其任意組合。在一些實施例中，n型摻雜物包括砷(As)、磷(P)、其他V族元素或其任意組合。

介電結構120可設置在基底110上。在一些實施例中，介電結構120可包括一多層結構。在一些實施例中，介電結構120可包括氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他適合的材料。

每一個字元線130(例如130-1、130-2以及130-3)可沿著Y軸延伸。每一個字元線130可為平行。在一些實施例中，每一個字元線130可為藉由介電結構120而實體分隔開。字元線130可包括導電材料，例如鎢(W)、銅(Cu)、鉭(Ta)、鉬(Mo)、氮化鉭(TaN)、鈦、氮化鈦(TiN)、類似物及/或其組合。

在一些實施例中，閘極介電層142可設置在基底110上。在一些實施例中，每一個閘極介電層142可被一相對應的字元線130所圍繞。在一些實施例中，閘極介電層142可具有一環狀形狀或其他適合的輪廓。然而，本揭露並不以此為限。在一些實施例中，閘極介電層142可包括氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其組合。在一些實施例中，閘極介電層可包括介電材料，例如高介電常數的介電材料。高介電常數的介電材料可具有大於4的一介電常數(k值)。高介電常數的介電材料可包括氧化鉿(HfO ₂)、氧化鋯(ZrO ₂)、氧化鑭(La ₂O ₃)氧化釔(Y ₂O ₃)、氧化鋁(Al ₂O ₃)、氧化鈦(TiO ₂)或是其他可應用的材料。其他適合的材料在本揭露的預期範圍內。

在一些實施例中，通道層144可設置在基底110上。在一些實施例中，每一個通道層144可被一相對應的閘極介電層142所圍繞。在一些實施例中，通道層144可被字元線130所圍繞。舉例來說，通道層144-1可被字元線130-1所圍繞。通道層144-2可被字元線130-2所圍繞。通道層144-3可被字元線130-3所圍繞。通道層144-1可沿著X軸而對準通道層144-3。通道層144-2可沿著X軸而未對準通道層144-1(或是通道層144-3)。在一些實施例中，通道層144可具有一圓形、橢圓形、卵形或其他適合的輪廓。然而，本揭露並不以此為限。

通道層144材料可包括一非晶半導體、一多晶半導體及/或金屬氧化物。半導體可包含鍺(Ge)、矽(Si)、錫(Sn)、銻(Sb)，但並不以此為限。金屬氧化物可包含氧化銦、氧化錫、氧化鋅、一雙組分金屬氧化物、一三組分金屬氧化物以及一四組分金屬氧化物，一雙組分金屬氧化物例如一In-Zn系氧化物(In-Zn-based oxide，IZO)、一Sn-Zn系氧化物、一Al-Zn系氧化物、一Zn-Mg系氧化物、一Sn-Mg系氧化物、一In-Mg系氧化物或是一In-Ga系氧化物(In-Ga-based oxide，IGO)，而三組分金屬氧化物例如一In-Ga-Zn系氧化物(In-Ga-Zn-based oxide，亦表示成IGZO)、一In-Al-Zn系氧化物、一In-s矽氧化物(亦表示成ITO)、一In-Sn-Zn系氧化物、一Sn-Ga-Zn系氧化物、一Al-Ga-Zn系氧化物、一Sn-Al-Zn系氧化物、一In-Hf-Zn系氧化物、一In-La-Zn系氧化物、一In-Ce-Zn系氧化物、一In-Pr-Zn系氧化物、一In-Nd-Zn系氧化物、一In-Sm-Zn系氧化物、一In-Eu-Zn系氧化物、一In-Gd-Zn系氧化物、一In-Tb-Zn系氧化物、一In-Dy-Zn系氧化物、一In-Ho-Zn系氧化物、一In-Er-Zn系氧化物、一In-Tm-Zn系氧化物、一In-Yb-Zn系氧化物或是一In-Lu-Zn系氧化物，四組分金屬氧化物例如一In-Sn-Ga-Zn系氧化物、一In-Hf-Ga-Zn系氧化物、一In-Al-Ga-Zn系氧化物、一In-Sn-Al-Zn系氧化物、一In-Sn-Hf-Zn系氧化物或是一In-Hf-Al-Zn系氧化物。然而，本揭露並不以此為限。

每一個位元線150(例如150-1以及150-2)可沿著X軸延伸。每一個位元線150可為平行。每一個位元線150可為實體分隔開。在一些實施例中，位元線150可位在高於字元線130的一水平位面(或高度)。位元線150-1可覆蓋通道層144-1與144-3。位元線150-2可覆蓋通道層144-2。位元線150可包含導電材料，例如鎢、銅、鋁、鉭、氮化鉭、鈦、氮化鈦、類似物及/或其組合。然而，本揭露並不以此為限。

圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示之半導體元件100沿剖線A-A'的剖面。

如圖1B所示，半導體元件100還包括多個電容器結構112(例如112-1以及112-3)。在一些實施例中，通道層144-1可覆蓋或垂直重疊電容器結構112-1。在一些實施例中，通道層144-3可覆蓋或垂直重疊電容器結構112-3。在一些實施例中，從一頂視圖來看，每一個電容器結構112-1與112-3可具有一圓形輪廓、一卵形輪廓、一橢圓形輪廓或是類似輪廓。

在一些實施例中，每一個電容器結構112-1與112-3可包括一第一電極、一電容器介電質以及一第二電極(圖中未標註)。在一些實施例中，電容器介電質可圍繞第一電極。在一些實施例中，第二電極可圍繞第一電極。在一些實施例中，第二電極可圍繞電容器介電質。在一些實施例中，電容器介電質可設置在第一電極與第二電極之間。

第一電極及/或第二電極可包括一半導體材料或是一導電材料。半導體材料可包括多晶矽或其他適合的材料。導電材料可包括鎢、銅、鋁、鉭或其他適合的材料。

電容器介電質可包括介電材料，例如氧化矽、氧化鎢、氧化鋯、氧化銅、氧化鋁、氧化鉿或類似物。

半導體元件100還可包括多個接觸栓塞114。在一些實施例中，接觸栓塞114可設置在電容器結構112上。在一些實施例中，接觸栓塞114可經配置以連接電容器結構112與通道層144。在一些實施例中，接觸栓塞114可包括金屬，例如鎢(W)、銅(Cu)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、鈷(Co)、其合金或其組合。

半導體元件100還可包括一絕緣層116。絕緣層116可將多個電容器結構112分隔開。舉例來說，絕緣層116可包含氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)、氧化氮化矽(N ₂OSi ₂)、一高介電常數材料或其組合。介電層接觸栓塞114亦可視為一層間介電質。

如圖1B所示，閘極介電層142可在接觸栓塞114與位元線150(例如150-1)之間延伸。閘極介電層142可穿過介電結構120。閘極介電層142可穿過字元線130。

通道層144可在接觸栓塞114與位元線(例如150-1)之間延伸。通道層144可穿過介電結構120。通道層144可穿過字元線130。

圖2A、圖2B及圖2C是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法200。

請參考圖2A，製備方法200以步驟202開始，其提供一基底。在一些實施例中，多個電容器結構(例如第一、第二以及第三電容器結構)可形成在該基底內。該第一電容器結構可沿著一第一軸而對準該第三電容器結構。該第二電容器結構可沿著該第一軸而未對準該第一電容器結構(或該第三電容器結構)。在一些實施例中，多個接觸栓塞可形成在該電容器結構上。在一些實施例中，一絕緣層可形成在該基底上。該絕緣層可經配置以將該等接觸栓塞分隔開。

製備方法200以步驟204繼續，其為可形成一下介電層、一金屬化層以及一上介電層。在一些實施例中，該下介電層可形成在該基底上。在一些實施例中，該金屬化層可形成在該下介電層上。在一些實施例中，該上介電層可形成在該金屬化層上。

該製備方法200以步驟206繼續，其為形成多個開口(例如第一、第二以及第三開口)。可移除該下介電層、該上介電層以及該金屬化層的一部分。在一些實施例中，每一個開口可穿過該下介電層、該上介電層以及該金屬化層。在一些實施例中，該絕緣層可藉由該開口而暴露。

製備方法200以步驟208繼續，其為可形成多個犧牲層(例如第一、第二、第三犧牲層)。舉例來說，該第一犧牲層可形成在該第一開口內。該第二犧牲層可形成在該第二開口內。該第三犧牲層可形成在該第三開口內。在一些實施例中，該等犧牲層可垂直重疊該電容器結構。舉例來說，該第一犧牲層可垂直重疊該第一電容器結構。該第二犧牲層可垂直重疊該第二電容器結構。該第三犧牲層可垂直重疊該第三電容器結構。在一些實施例中，該等犧牲層可包括多晶矽、氮化鎵、氮化鎵鋁、氮化鈦、氮化鉭或其他適合的材料。

製備方法200以步驟210繼續，其為可形成一遮罩圖案。在一些實施例中，該遮罩圖案可包括一第一遮罩層以及一第二遮罩層。在一些實施例中，該第一遮罩層與該第二遮罩層的每一個可沿著一第二軸而延伸，其中該第二軸大致垂直於該第一軸。在一些實施例中，該第一遮罩層可垂直重疊該第一犧牲層。在一些實施例中，該第二遮罩層可垂直重疊該第三犧牲層。在一些實施例中，該第二犧牲層可藉由該遮罩圖案而暴露。

製備方法200以步驟212繼續，其為可移除該上介電層的一部分。在一些實施例中，可移除該上介電層藉由該遮罩圖案而暴露的該部分。該上介電層並不重疊該第二電容器結構。可暴露該上介電層的該側壁。舉例來說，可暴露該上介電層的一第一側壁以及一第二側壁。

請參考圖2B，製備方法200以步驟214繼續，其為可形成一間隙子界定介電質(spacer-defining dielectric)。在一些實施例中，該間隙子介電介電質可共形地形成在該等犧牲層與該金屬化層上。該間隙子界定介電質可覆蓋該上介電層的該第一側壁與該第二側壁。

製備方法200以步驟216繼續，其為可形成多個間隙子(例如第一以及第二間隙子)。在一些實施例中，可移除該間隙子界定介電質的一部分以形成該等間隙子。在一些實施例中，可移除在該等犧牲層的上表面上以及在該金屬化層上的該間隙子界定介電質。在一些實施例中，該間隙子可形成在該上介電層的該等側壁上。舉例來說，該第一間隙子可形成在該介電結構的該第一側壁上。該第二間隙子可形成在該介電結構的該第二側壁上。在一些實施例中，該間隙子可沿著該第二軸而延伸。

製備方法200以步驟218繼續，其為可形成一寬度控制層。在一些實施例中，該寬度控制層可共形地形成在該等犧牲層、該等間隙子以及該金屬化層上。在一些實施例中，該寬度控制層的材料可不同於該間隙子。在一些實施例中，該寬度控制層的厚度可用於確定該等字元線的一寬度。

製備方法200以步驟220繼續，其為可形成一寬度控制結構(或是控制寬度結構)。在一些實施例中，移除在該等犧牲層、該上介電層、該等間隙子以及該金屬化層上之該寬度控制層的多個部分。在一些實施例中，該寬度控制結構可形成在該上介電層的該第一側壁與該第二側壁上。

在一些實施例中，該寬度控制結構可形成在該間隙子的側壁上。在一些實施例中，該寬度控制結構的厚度可用於確定一字元線的一寬度。在一些實施例中，該寬度控制結構可界定一凹陷，以暴露該金屬化層。在一些實施例中，該寬度控制結構可覆蓋該金屬化層的一第一部分。在一些實施例中，該金屬化層的一第二部分可藉由該寬度控制結構而暴露。

製備方法200以步驟222繼續，其為可形成一填充層。在一些實施例中，該填充層可形成在該凹陷內。在一些實施例中，該填充層可覆蓋該金屬化層的該第二部分。

請參考圖2C，製備方法200以步驟224繼續，其為可移除該寬度控制結構。在一些實施例中，該金屬化層的該第一部分可藉由該等犧牲層、該上介電層、該間隙子以及該填充層暴露。

製備方法200以步驟226繼續，其為可形成多個字元線(例如第一、第二、第三字元線)。在一些實施例中，可移除該金屬化層的該第一部分。在一些實施例中，該金屬化層的該第二部分可用於界定該字元線。在一些實施例中，該字元線的寬度可藉由該寬度控制結構的厚度而確定。在一些實施例中，可移除該下介電層的一部分。可形成一溝槽。

製備方法200以步驟228繼續，其為可形成一絕緣層。在一些實施例中，該絕緣層可形成在該溝槽內，藉此產生一介電結構。

製備方法200以步驟230繼續，其為可形成多個凹陷(例如第一、第二以及第三凹陷)。在一些實施例中，可移除該等犧牲層以形成該等凹陷。在一些實施例中，該等凹陷可穿過該介電結構以及該字元線。

製備方法200以步驟232繼續，其為可形成多個閘極介電層以及多個通道層(例如第一、第二以及第三通道層)。在一些實施例中，該閘極介電層可形成在該第一凹陷、該第二凹陷以及該第三凹陷內。在一些實施例中，該第一通道層可形成在該第一凹陷內。在一些實施例中，該第二通道層可形成在該第二凹陷內。在一些實施例中，該第三通道層可形成在該第三凹陷內。

製備方法200以步驟234繼續，其為可形成多個位元線(例如第一位元線以及第二位元線)。在一些實施例中，該第一位元線可覆蓋該第一通道層以及該第三通道層。在一些實施例中，該第二位元線可覆蓋該第二通道層。

圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A以及圖19A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B以及圖19B分別是圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A以及圖19A的剖視示意圖。應當理解，為簡潔起見，一些元件以剖視面而不是頂視圖來說明。

請參考圖3A及圖3B，可提供一基底110。在一些實施例中，多個電容器結構112(例如112-1以及112-3)可形成在基底110內。電容器結構112-1可沿著X軸而對準電容器結構112-3。在一些實施例中，電容器結構112可具有一圓形、橢圓形、卵形或其他適合的輪廓。然而，本揭露並不以此為限。在一些實施例中，多個接觸栓塞114可形成在電容器結構112上。在一些實施例中，一絕緣層116可形成在基底110上。絕緣層116可經配置以將該等接觸栓塞114分隔開。

請參考圖4A及圖4B，可形成一介電層121、一金屬化層132以及一介電層122。在一些實施例中，介電層121(或是一下介電層)可形成在基底110上。在一些實施例中，金屬化層132可形成在介電層121上。在一些實施例中，介電層122(或是一上介電層)可形成在金屬化層132上。介電層121及/或122可包含氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或是其他適合的材料。金屬化層132可經配置以形成多個字元線。介電層121、介電層122以及金屬化層132的製作技術可包含化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)、電漿加強CVD(PECVD)或是其他適合的製程。

請參考圖5A及圖5B，形成多個開口161r(例如161r-1、161r-2以及161r-3)。可移除介電層121、介電層122以及金屬化層132的一部分。在一些實施例中，開口161r可穿過介電層121、介電層122以及金屬化層132。在一些實施例中，絕緣層116可藉由開口161r而暴露。在一些實施例中，開口161r-1可沿著X軸對準開口161r-3。開口161r-1可沿著X軸未對準開口161r-2。

請參考圖6A及圖6B，可形成多個犧牲層170(例如170-1、170-2以及170-3)。舉例來說，犧牲層170-1可形成在開口161r-1內。犧牲層170-2可形成在開口161r-2內。犧牲層170-3可形成在開口161r-3內。在一些實施例中，犧牲層170可沿著Z軸垂直重疊或是對準電容器結構112。舉例來說，犧牲層170-1可垂直重疊電容器結構112-1。犧牲層170-3可垂直重疊電容器結構112-3。在一些實施例中，犧牲層170-1可沿著Z軸對準犧牲層170-3。犧牲層170-1可沿著X軸而未對準犧牲層170-2。

在一些實施例中，犧牲層170的材料不同於介電層121(或122)。在一些實施例中，犧牲層170的材料不同於金屬化層132。在一些實施例中，犧牲層170可包含多晶矽、氮化鎵、氮化鎵鋁、氮化鈦、氮化鉭或其他適合的材料。犧牲層170的製作技術可包含CVD、ALD、PVD、LPCVD、PECVD或其他適合的製程。

請參考圖7A及圖7B，可形成一遮罩圖案180。在一些實施例中，遮罩圖案180可包括一遮罩層181以及一遮罩層183。在一些實施例中，遮罩層181與183的每一個可垂直重疊犧牲層170-1。在一些實施例中，遮罩層183可垂直重疊犧牲層170-3。在一些實施例中，犧牲層170-2可不垂直重疊遮罩圖案180。

在一些實施例中，遮罩圖案180可包括一多層結構。遮罩圖案180可包括碳、氧化矽(SiO ₂)、例如可流動氧化物(FOX)、東燃矽氮烷(tonen silazene，TOSZ)、未摻雜矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、電漿加強正矽酸四乙酯(PE-TEOS)、氟矽酸鹽玻璃(FSG)或是其他適合的材料。

請參考圖8A及圖8B，可移除介電層122的一部分。可移除遮罩圖案180。在一些實施例中，可移除介電層122藉由遮罩圖案180而暴露的該部分。如圖8A所示，可暴露介電層122的側壁。舉例來說，可暴露介電層122的一側壁122s1以及一側壁122s2。

請參考圖9A及圖9B，可形成一間隙子界定介電質123。在一些實施例中，間隙子界定介電質123可共形地形成在犧牲層170與金屬化層132上。間隙子界定介電質123可覆蓋介電層122的側壁122s1與122s2。

間隙子界定介電質123可包含氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他適合的材料。舉例來說，間隙子界定介電質123的製作技術可包含ALD、CVD、PVD、LPCVD、PECVD或其他適合的製程。

請參考圖10A及圖10B，可形成多個間隙子124(例如124-1以及124-2)。在一些實施例中，可移除間隙子界定介電質123的一部分以形成該等間隙子124。在一些實施例中，可移除在犧牲層170的上表面上以及在金屬化層132上的間隙子界定介電質123。在一些實施例中，間隙子124可形成在介電層122的一側壁上。舉例來說，間隙子124-1可形成在介電結構120的側壁122s1上。間隙子124-2可形成在介電結構120的側壁122s2上。在一些實施例中，間隙子124可形成在犧牲層170的側壁上。在一些實施例中，間隙子124可沿著Y軸延伸。

請參考圖11A及圖11B，可形成一寬度控制層190。在一些實施例中，寬度控制層190可共形地形成在犧牲層170、間隙子124以及金屬化層132上。如圖11A所示，寬度控制層190可共形地形成在介電層122上。

在一些實施例中，寬度控制層190的材料可不同於間隙子124。在一些實施例中，寬度控制層190可包含氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他適合的材料。舉例來說，寬度控制層190的製作技術可包含ALD、CVD、PVD、LPCVD、PECVD或其他適合的製程。

寬度控制層190可具有一厚度T1。在一些實施例中，寬度控制層190的厚度T1可用於確定一字元線的一寬度，其將依序形成。

請參考圖12A及圖12B，可形成一寬度控制結構192。在一些實施例中，移除寬度控制層190在犧牲層170的上表面、介電層122、間隙子124以及金屬化層132上的該等部分。在一些實施例中，寬度控制結構192可形成在介電層122的側壁122s1上。在一些實施例中，寬度控制結構192可形成在介電層122的側壁122s2上。在一些實施例中，寬度控制結構192可形成在間隙子124的側壁(圖中未標註)上。在一些實施例中，寬度控制結構192之大致等於厚度T1的厚度可用於確定一字元線的一寬度，其將依序形成。在一些實施例中，寬度控制結構192可界定一凹陷192r以暴露金屬層132。在一些實施例中，寬度控制結構192可覆蓋金屬化層132的一部分132p1。在一些實施例中，金屬化層132的一部分132p2可藉由寬度控制結構192而暴露。

請參考圖13A及圖13B，可形成一填充層125。在一些實施例中，填充層125可形成在凹陷192r內。在一些實施例中，填充層125可覆蓋金屬化層132的部分132p2。在一些實施例中，填充層125可包含氧化矽(SiO _x)、氮化矽(Si _xN _y)、氮氧化矽(SiON)或其他適合的材料。舉例來說，填充層125的製作技術可包含CVD、ALD、PVD、LPCVD、PECVD或其他適合的製程。

請參考圖14A及圖14B，可移除寬度控制結構192。在一些實施例中，金屬化層132的部分132p1可藉由犧牲層170、介電層122、間隙子124以及填充層125而暴露。部分132p2被填充層125所覆蓋。

請參考圖15A及圖15B，可形成多個字元線130(例如130-1、130-2以及130-3)。在一些實施例中，可移除金屬化層132的部分132p1。在一些實施例中，金屬化層132的部分132p2可用於界定字元線130。在一些實施例中，可藉由寬度控制結構192的厚度而確定字元線130的一寬度W1。在一些實施例中，可移除介電層121的一部分。可形成一凹陷162r。在一些實施例中，凹陷162r可位在該等字元線130之間。

請參考圖16A及圖16B，可形成一絕緣層126。在一些實施例中，絕緣層126可形成在凹陷162r內，藉此產生一介電結構120。

請參考圖17A及圖17B，可形成一孔洞163r(例如163r-1、163r-2以及163r-3)。在一些實施例中，可移除犧牲層170以形成多個孔洞163r。在一些實施例中，孔洞163r可穿過介電結構120與字元線130。孔洞163r-1可沿著X軸對準孔洞163r-3。孔洞163r-1可沿著X軸而未對準孔洞163r-2。

請參考圖18A及圖18B，可形成多個介電層142以及多個通道層144(例如144-1、144-2以及144-3)。在一些實施例中，閘極介電層142可形成在孔洞163r-1、163r-2以及163r-3內。在一些實施例中，通道層144-1可形成在孔洞163r-1內。在一些實施例中，通道層144-2可形成在孔洞163r-2內。在一些實施例中，通道層144-3可形成在孔洞163r-3內。

請參考圖19A及圖19B，可形成多個位元線150(例如150-1以及150-2)。在一些實施例中，位元線150-1可覆蓋通道層144-1與144-3。在一些實施例中，位元線150-2可覆蓋通道層144-2。

在此實施例中，可藉由寬度控制結構192而確定字元線130的圖案。可形成字元線130而不使用一微影製程，其可能造成疊對誤差，然後導致在通道層144與字元線130之間的漏電流。再者，藉由確定寬度控制結構192的厚度而可精確地控制字元線130的寬度。因此，可改善半導體元件100的效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

100:半導體元件 110:基底 112:電容器結構 112-1:電容器結構 112-3:電容器結構 114:接觸栓塞 116:絕緣層 120:介電結構 121:介電層 122:介電層 122s1:側壁 122s2:側壁 123:間隙子界定介電質 124:間隙子 124-1:間隙子 124-2:間隙子 125:填充層 126:絕緣層 130:字元線 130-1:字元線 130-2:字元線 130-3:字元線 132:金屬化層 132p1:部分 132p2:部分 142:閘極介電層 144:通道層 144-1:通道層 144-2:通道層 144-3:通道層 150:位元線 150-1:位元線 150-2:位元線 161r:開口 161r-1:開口 161r-2:開口 161r-3:開口 163r:孔洞 163r-1:孔洞 163r-2:孔洞 163r-3:孔洞 170:犧牲層 170-1:犧牲層 170-2:犧牲層 170-3:犧牲層 180:遮罩圖案 181:遮罩層 183:遮罩層 190:寬度控制層 192:寬度控制結構 192r:凹陷 200:製備方法 202:步驟 204:步驟 206:步驟 208:步驟 210:步驟 212:步驟 214:步驟 216:步驟 218:步驟 220:步驟 222:步驟 224:步驟 226:步驟 228:步驟 230:步驟 232:步驟 234:步驟 T1:厚度 W1:寬度 X:軸 Y:軸 Z:軸

藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。圖1A是頂視示意圖，例示本揭露一些實施例的半導體元件。圖1B是剖視示意圖，例示本揭露一些實施例如圖1A所示之半導體元件沿剖線A-A'的剖面。圖2A、圖2B及圖2C是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。圖3A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖3B是剖視示意圖，例示本揭露一些實施例沿著圖3A之剖線A-A'的剖面。圖4A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖4B是剖視示意圖，例示本揭露一些實施例沿著圖4A之剖線A-A'的剖面。圖5A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖5B是剖視示意圖，例示本揭露一些實施例沿著圖5A之剖線A-A'的剖面。圖6A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖6B是剖視示意圖，例示本揭露一些實施例沿著圖6A之剖線A-A'的剖面。圖7A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖7B是剖視示意圖，例示本揭露一些實施例沿著圖7A之剖線A-A'的剖面。圖8A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖8B是剖視示意圖，例示本揭露一些實施例沿著圖8A之剖線A-A'的剖面。圖9A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖9B是剖視示意圖，例示本揭露一些實施例沿著圖9A之剖線A-A'的剖面。圖10A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖10B是剖視示意圖，例示本揭露一些實施例沿著圖10A之剖線A-A'的剖面。圖11A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖11B是剖視示意圖，例示本揭露一些實施例沿著圖11A之剖線A-A'的剖面。圖12A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖12B是剖視示意圖，例示本揭露一些實施例沿著圖12A之剖線A-A'的剖面。圖13A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖13B是剖視示意圖，例示本揭露一些實施例沿著圖13A之剖線A-A'的剖面。圖14A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖14B是剖視示意圖，例示本揭露一些實施例沿著圖14A之剖線A-A'的剖面。圖15A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖15B是剖視示意圖，例示本揭露一些實施例沿著圖15A之剖線A-A'的剖面。圖16A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖16B是剖視示意圖，例示本揭露一些實施例沿著圖16A之剖線A-A'的剖面。圖17A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖17B是剖視示意圖，例示本揭露一些實施例沿著圖17A之剖線A-A'的剖面。圖18A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖18B是剖視示意圖，例示本揭露一些實施例沿著圖18A之剖線A-A'的剖面。圖19A是頂視示意圖，例示本揭露一些實施例製備半導體元件方法的一例子之一或多個階段。圖19B是剖視示意圖，例示本揭露一些實施例沿著圖19A之剖線A-A'的剖面。

100:半導體元件

110:基底

112:電容器結構

112-1:電容器結構

112-3:電容器結構

114:接觸栓塞

116:絕緣層

120:介電結構

130:字元線

130-1:字元線

130-2:字元線

130-3:字元線

142:閘極介電層

144:通道層

144-1:通道層

144-3:通道層

150-1:位元線

X:軸

Y:軸

Z:軸

Claims

一種半導體元件的製備方法，包括：提供一基底，在該基底中包括一第一電容器結構以及一第二電容器結構；形成一金屬化層在該基底上；形成一上介電層在該金屬化層上；形成一第一犧牲層以及一第二犧牲層，其每一個穿過該上介電層與該金屬化層，其中該第一犧牲層與該第一電容器結構垂直地重疊，且該第二犧牲層與該第二電容器結構垂直地重疊；移除該上介電層；形成一寬度控制結構在該第一犧牲層與該第二犧牲層之間，其中該寬度控制結構界定一凹陷以暴露該金屬化層；形成一保護層在該寬度控制結構的該凹陷內；移除該寬度控制結構以暴露該金屬化層的一部分；以及圖案化該金屬化層以形成一字元線在該第一犧牲層與該第二犧牲層之間。
如請求項1所述之製備方法，還包括形成一第一間隙子在該第一犧牲層上以及形成一第二間隙子在該第二犧牲層上，其中該寬度控制結構在該第一間隙子與該第二間隙子之間。
如請求項2所述之製備方法，其中形成該寬度控制結構包括：形成一寬度控制層以覆蓋該第一犧牲層、該第一間隙子、該第二犧牲層、該第二間隙子以及該金屬化層；以及移除該寬度控制層的一部分以形成該寬度控制結構。
如請求項3所述之製備方法，其中該寬度控制結構並不與該第一電容器結構垂直重疊。
如請求項3所述之製備方法，其中該寬度控制結構經由該第一間隙子而與該第一犧牲層分隔開。
如請求項3所述之製備方法，其中該第一間隙子的一材料不同於該寬度控制結構的一材料。
如請求項1所述之製備方法，其中該寬度控制結構經配置以確定該字元線的一寬度。
如請求項1所述之製備方法，還包括：移除該第一犧牲層與該第二犧牲層以形成一第一孔洞以及一第二孔洞；以及形成一第一通道層在該第一孔洞內以及形成一第二通道層在該第二孔洞內。
如請求項1所述之製備方法，其中穿過該金屬化層包括移除該金屬化層藉由該第一間隙子、該第二間隙子與該保護層而暴露的一部分。
如請求項9所述之製備方法，還包括：形成一下介電層在該基底上，其中該下介電層設置在該金屬化層與該基底之間；其中移除該下介電層藉由該第一間隙子、該第二間隙子與該保護層而暴露的一部分。