TW202345236A - 形成半導體裝置結構的方法 - Google Patents

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Abstract

本公開的實施例提供一種形成半導體裝置結構的方法。在一個實施例中，方法包括形成具有交替堆疊的第一半導體層與第二半導體層的鰭片結構，移除第二半導體層的邊緣部分以在相鄰第一半導體層之間形成空腔，在第一半導體層的側壁上選擇性地形成鈍化層，在第二半導體層的側壁上形成介電間隔物並填充於空腔中，其中鈍化層暴露在外。方法亦包括移除鈍化層，並形成磊晶源極/汲極特徵，使得磊晶源極/汲極特徵與第一半導體層及介電間隔物接觸。

Description

具有奈米結構電晶體的半導體裝置及其製造方法
無
半導體積體電路(integrated circuit，IC)行業已經歷指數級成長。積體電路材料及設計的技術進步產生了一代又一代積體電路，各代積體電路比上一代電路更小且更複雜。在積體電路發展過程中，功能密度(即每一晶片面積的互連裝置數目)通常增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減少。這樣縮小尺寸的過程通常提高生產效率及降低相關聯成本來提供益處。但這樣的縮小尺寸帶來了新的挑戰。舉例而言，已提出使用奈米結構通道的電晶體來提高裝置中的載流子遷移率及驅動電流。內部間隔物通常設置於金屬閘極與源極/汲極(source/drain，S/D)結構之間，以保護源極/汲極結構免受後續閘極替換製程期間可能發生的損壞。雖然形成內部間隔物通常足以達到其預期目的，但並非在所有方面均完全令人滿意。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
雖然本公開的實施例討論是關於奈米結構通道場效電晶體(field effect transistor，FET)，但本公開的一些態樣實施可用於其他製程及/或其他裝置，諸如平面場效電晶體、鰭式場效電晶體(fin field effect transistor，Fin-FET)、水平閘極全環繞(horizontal gate all around，HGAA)場效電晶體、垂直閘極全環繞(vertical gate all around，VGAA)場效電晶體及其他適合裝置。本領域技術人員將容易理解，可設想在本公開的範疇內進行其他修改。在應用閘極全環繞(gate all around，GAA)電晶體結構的情況下，可藉由任何適合的方法來圖案化閘極全環繞電晶體結構。舉例而言，可使用一或多個光學微影製程(包括雙重圖案化或多重圖案化製程)來對結構進行圖案化。一般而言，雙重圖案化或多重圖案化製程將光學微影與自對準製程進行組合，允許產生具有例如比使用單一直接光學微影製程獲得的節距更小節距的圖案。 舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影製程來圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且剩餘的間隔物可用於圖案化閘極全環繞結構。
第1圖至第15C圖示出根據本公開的實施例用於製造半導體裝置結構100的示例性製程。應可理解，針對方法的額外實施例，可在第1圖至第15C圖中所示的製程之前、期間及之後提供額外步驟，並可替換或消除下述步驟中的一部分。步驟/製程次序沒有限制並且是可互換的。
第1圖至第6圖是根據一些實施例的製造半導體裝置結構100的各個階段的透視圖。如第1圖中所示，半導體裝置結構100包括形成於基板101的前側上方的半導體層104的堆疊。基板101可以是半導體基板。基板101可包括單晶半導體材料，諸如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、銻化鎵砷(GaAsSb)及磷化銦(InP)。在一些實施例中，基板101是絕緣體上矽(silicon-on-insulator，SOI)基板，其具有設置於兩個矽層之間以供增強的絕緣層(未示出)。在一個態樣中，絕緣層是含氧層。
基板101可包括摻雜雜質的各種區域(例如，具有p型或n型導電性的摻雜劑)。取決於電路設計，摻雜劑可以是例如用於p型場效電晶體(p-type field effect transistor，PFET)的硼及用於n型場效電晶體(n-type field effect transistor，NFET)的磷。
半導體層104的堆疊包括由不同材料製成的半導體層，以促進在諸如奈米結構場效電晶體的多閘極裝置中形成奈米結構通道。在一些實施例中，半導體層104的堆疊包括第一半導體層106及第二半導體層108。在一些實施例中，半導體層104的堆疊包括交替的第一半導體層106與第二半導體層108，且第一半導體層106與第二半導體層108彼此平行地設置。第一半導體層106及第二半導體層108由具有不同蝕刻選擇性及/或氧化速率的半導體材料製成。舉例而言，第一半導體層106可由Si製成，而第二半導體層108可由SiGe製成。在一些實例中，第一半導體層106可由摻雜鍺的矽製成，而第二半導體層108可由SiGe製成。在一些實例中，第一半導體層106可由SiGe製成，而第二半導體層108可由Si製成。在一些實施例中，第一半導體層106可由具有第一鍺濃度範圍的SiGe製成，而第二半導體層108可由具有低於或大於第一鍺濃度範圍的第二鍺濃度範圍的SiGe製成。或者，在一些實施例中，第一半導體層106、第二半導體層108中之任意一者可以是或包括其他材料，諸如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或其任何組合。
第一半導體層106及第二半導體層108的厚度可根據應用及/或裝置性能考慮而變化。在一些實施例中，各個第一半導體層106及第二半導體層108具有約5 nm至約30 nm之間的厚度。在其他實施例中，各個第一半導體層106及第二半導體層108具有約10 nm至約20 nm之間的厚度。在一些實施例中，各個第一半導體層106及第二半導體層108具有約6 nm至約12 nm之間的厚度。各個第二半導體層108可具有等於、小於或大於第一半導體層106的厚度。第二半導體層108最終可經移除，並用於界定半導體裝置結構100的相鄰通道之間的垂直距離。
第一半導體層106或其一部分可在稍後的製造階段中形成半導體裝置結構100的奈米結構通道。本文中使用術語「奈米結構」來表示具有奈米尺度或甚至微米尺度，且具有細長形狀的任何材料部分，而不管所述部分的橫截面形狀如何。因此，此術語表示圓形及實質上圓形橫截面的細長材料部分及束狀或棒狀材料部分，舉例而言包括圓柱形或實質上矩形橫截面。半導體裝置結構100的奈米結構通道可由閘電極圍繞。半導體裝置結構100可包括奈米結構電晶體。奈米結構電晶體可稱為奈米線電晶體、閘極全環繞電晶體、多橋通道(multi-bridge channel，MBC)電晶體或具有圍繞通道的閘電極的任何電晶體。以下進一步討論使用第一半導體層106來界定半導體裝置結構100的一或多個通道。
第一半導體層106及第二半導體層108藉由任何適合的沉積製程形成，諸如磊晶製程。舉例而言，半導體層104的堆疊層的磊晶生長可藉由分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他適合的磊晶生長製程來執行。雖然如第1圖中所示交替配置三個第一半導體層106與三個第二半導體層108，但應可理解根據各個場效電晶體的奈米結構通道的預定數目，可在半導體層104的堆疊中形成任意數目的第一半導體層106及第二半導體層108。舉例而言，第一半導體層106的數目(即，通道之數目)可在2與8之間。
在第2圖中，鰭片結構112由半導體層104的堆疊形成。各個鰭片結構112具有上部部分，上部部分包括第一半導體層106、第二半導體層108及自基板101形成的阱部分116。形成鰭片結構112可藉由使用包括光學微影及蝕刻製程的多重圖案化步驟來對形成於半導體層104的堆疊上的硬遮罩層(未示出)進行圖案化。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching，RIE)及/或其他適合的製程。光學微影製程可包括在硬遮罩層上方形成光阻劑層(未示出)、將光阻劑層曝光於圖案、執行曝光後烘烤製程，及對光阻劑層進行顯影以形成包括光阻劑層的遮蔽元件。在一些實施例中，可使用電子束(e-beam)微影製程來圖案化光阻劑層以形成遮蔽元件。蝕刻製程在未保護區域中形成的溝槽114穿過硬遮罩層、穿過半導體層104的堆疊並進入基板101中，從而留下複數個延伸鰭片結構112。溝槽114沿X方向延伸。溝槽114可使用乾式蝕刻(例如，RIE)、濕式蝕刻及/或其組合進行蝕刻。
在第3圖中，在形成鰭片結構112之後，在基板101上形成絕緣材料118。絕緣材料118填充相鄰鰭片結構112之間的溝槽114(如第2圖)，直到鰭片結構112嵌入絕緣材料118中。接著，執行平坦化步驟使得鰭片結構112的頂部暴露在外，諸如化學機械研磨(chemical mechanical polishing，CMP)方法及/或回蝕方法。絕緣材料118可由氧化矽、氮化矽、氧氮化矽(SiON)、SiOCN、SiCN、氟矽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電材料或任何適合的介電材料製成。絕緣材料118可藉由任何適合的方法形成，諸如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)或可流動化學氣相沉積(flowable CVD，FCVD)。
在第4圖中，使絕緣材料118凹陷以形成隔離區120。凹陷絕緣材料118會暴露鰭片結構112的一部分，諸如半導體層104的堆疊。凹陷絕緣材料118會暴露相鄰鰭片結構112之間的溝槽114。隔離區120可使用適合的製程形成，諸如乾式蝕刻製程、濕式蝕刻製程或其組合。絕緣材料118的頂表面可與第二半導體層108的表面平齊或低於第二半導體層108的表面，此處所指第二半導體層108與基板101形成的阱部分116接觸。
在第5圖中，在半導體裝置結構100上方形成一或多個犧牲閘極結構130。犧牲閘極結構130形成於鰭片結構112的一部分上方。各個犧牲閘極結構130可包括犧牲閘極介電層132、犧牲閘電極層134及遮罩層136。形成犧牲閘極介電層132、犧牲閘電極層134及遮罩層136可藉由依序沉積犧牲閘極介電層132、犧牲閘電極層134及遮罩層136的毯覆層，接著將這些層圖案化成犧牲閘極結構130。接著在犧牲閘極結構130的側壁上形成閘極間隔物138。舉例而言，閘極間隔物138可藉由共形地沉積閘極間隔物138的一或多個層並各向異性蝕刻該一或多個層來形成。雖然圖中示出一個犧牲閘極結構130，但在一些實施例中，可沿X方向配置兩個或兩個以上犧牲閘極結構130。
犧牲閘極介電層132可包括一或多層的介電材料，諸如基於氧化矽的材料。犧牲閘電極層134可包括矽，諸如多晶矽或非晶矽。遮罩層136可包括一個以上的層，諸如氧化物層及氮化物層。閘極間隔物138可由介電材料製成，諸如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN、氧碳化矽、SiOCN及/或其組合。
由犧牲閘極結構130的犧牲閘電極層134所覆蓋的部分的鰭片結構112用作半導體裝置結構100的通道區。部分暴露於犧牲閘極結構130的相對側上的鰭片結構112界定半導體裝置結構100的源極/汲極(source/drain，S/D)區。在一些情況下，可在各種電晶體之間共用一些源極/汲極區。舉例而言，源極/汲極區中之各者可連接在一起並實施為多功能電晶體。
在第6圖中，藉由移除鰭片結構112未由犧牲閘極結構130覆蓋的部分，源極/汲極區(例如，犧牲閘極結構130的相對側上的區域)中的部分的鰭片結構112凹陷隔離區120(或絕緣材料118)的頂表面之下。凹陷部分的鰭片結構112可藉由蝕刻製程完成，可以是各向同性或各向異性蝕刻製程，或進一步可以是相對於基板101的一或多個晶面具有選擇性。蝕刻製程可以是諸如RIE、NBE或類似者的乾式蝕刻或濕式蝕刻，諸如使用四甲基氫氧化銨(tetramethyalammonium hydroxide，TMAH)、氫氧化銨(NH4OH)或任何適合的蝕刻劑。由於凹陷部分的鰭片結構112，溝槽119形成在源極/汲極區中。
第7A圖、第7B圖及第7C圖是分別沿第6圖的線A-A、線B-B及線C-C截取的半導體裝置結構100的橫截面側視圖。取自線A-A的橫截面在鰭片結構112的沿X方向的平面上。取自線B-B的橫截面垂直於取自線A-A的橫截面並在犧牲閘極結構130中的平面上。取自線C-C的橫截面垂直於取自線A-A的橫截面並在沿Y方向的磊晶源極/汲極特徵146(如第10A圖)中的平面上。
第8A圖至第8D圖是沿第6圖的線A-A截取的半導體裝置結構100的橫截面側視圖，示出根據一些實施例的製造半導體裝置結構100的各個階段。在第8A圖中，沿X方向水平移除半導體層104的堆疊的各個第二半導體層108的邊緣部分。移除第二半導體層108的邊緣部分以形成空腔141。在一些實施例中，藉由選擇性濕式蝕刻製程移除部分的第二半導體層108。在第二半導體層108由SiGe製成且第一半導體層106由矽製成的情況下，可使用濕式蝕刻劑(諸如但不限於氫氧化銨(NH4OH)、四甲基氫氧化銨、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)或氫氧化鉀(KOH)溶液選擇性地蝕刻第二半導體層108。沿X方向移除第二半導體層108的邊緣部分會暴露第一半導體層106的第一側表面106s-1的一部分。
在第8B圖中，在移除第二半導體層108的邊緣部分之後，鈍化層143沿Z方向形成於閘極間隔物138、遮罩層136及第一半導體層106的第二側表面106s-2(例如，側壁)上。在一些實施例中，鈍化層143選擇性地形成於閘極間隔物138、遮罩層136及第二側表面106s-2上，由於相鄰第一半導體層106之間的窄間距，第一半導體層106的第一側表面106s-1上幾乎沒有鈍化層。在一些實施例中，鈍化層143進一步形成於基板101的頂表面101t上。鈍化層143用作抑制物，以防止後續介電間隔物144(第8C圖)形成於犧牲閘極結構130、基板101的頂表面101t及第一半導體層106的第二側表面106s-2上。鈍化層143之形成亦產生不同於第二半導體層108暴露表面的表面，可用於選擇性沉積後續介電間隔物144。因此，介電間隔物144可選擇性地形成於空腔141內，並與第二半導體層108及第一半導體層106的第一側表面106s-1接觸。在各種實施例中，鈍化層143用以在隨後移除鈍化層143期間可輕易移除鈍化層143而不會損壞介電間隔物144。
鈍化層143可藉由對第一半導體層106進行電漿處理來形成。形成鈍化層143使用於後續介電間隔物144的前驅物可選擇性地與第二半導體層108反應，但不與鈍化層143反應。在各種實施例中，可藉由將至少第一半導體層106的暴露表面(例如，第二側表面106s-2)暴露於基於氧的電漿、基於鹵素的電漿(諸如基於氯的電漿、基於氟的電漿、基於溴的電漿)或其組合來執行電漿處理。在一個實施例中，電漿處理使用基於氧的電漿。在另一實施例中，電漿處理使用基於氯的電漿。在又另一實施例中，電漿處理使用基於氟的電漿。
在使用基於氧的電漿的情況下，鈍化層143可以是經由電漿處理而形成於第一半導體層106的第二側表面106s-2上的氧化物層(例如，氧化矽或氧氮化矽)。在一些實施例中，鈍化層143的氧可在後續製造製程期間(例如，介電間隔物144之形成)擴散至第一半導體層106中。在此類情況下，第一半導體層106的表面部分(例如，第9A圖至第9C圖中所示的表面部分117a至表面部分117c)可具有約0原子百分比的氧至約10原子百分比的氧，諸如約2原子百分比至8原子百分比的氧。應理解，表面部分117a至表面部分117c可以是第一半導體層106與磊晶源極/汲極特徵146接觸的部分。鈍化層143可具有例如一個原子層至幾個原子層的厚度(沿X方向)。在一些實施例中，作為電漿處理的結果，第一半導體層106的第二側表面106s-2的表面部分經氧化並轉化成介電區。電漿處理可以是任何適合的電漿製程，諸如解耦(decoupled)電漿氧化製程、遠端電漿氧化製程、使用含氧及含氮前驅物的解耦電漿製程或其任何組合。使用解耦電漿可以有優勢，因為功率分為源功率及偏壓功率，其中源功率是供應至腔室壁(其中設置基板(例如，基板101)的製程腔室的腔室壁)的高功率，而偏壓功率連接至基板(從而連接至鰭片結構112)。源功率使供應至製程腔室的前驅物電離，並在製程腔室中產生活性物質(reactive species)。基板101上的偏壓功率朝向基板101驅使活性物質，從而提供對反應速率的更佳控制。在一些實施例中，可控制製程條件(諸如腔室壓力及偏壓功率)，從而以相對於基板的頂表面101t(及/或第一側表面106s-1)的一角度朝向基板101(及/或鰭片結構112)驅使活性物質。在此類情況下，上述角度可在約45度至約90度的範圍內。以約45度至約90度的角度朝向基板101驅使活性物質的電漿處理製程可提高鈍化層143之形成的選擇性。換言之，作為斜向電漿處理的結果，鈍化層143形成於第二側表面106s-2上，但鈍化層143實質上未形成於第一側表面106s-1上。此外，由於斜向電漿處理及相鄰第一半導體層之間沿Z方向的窄間距，第二半導體層108實質上不受電漿處理的影響。
示例性解耦電漿氧化製程可包括將半導體裝置結構100暴露於由以下各者形成的電漿，例如純O2氣體、純O3氣體、O2與O3氣體的氣體混合物、O2或O3氣體與惰性氣體(例如，He、Ne、Ar、Kr、Xe、Rn)的混合物、O2或O3氣體與含氫氣體的混合物、O2或O3氣體與含氮氣體的混合物、O2或O3氣體及惰性氣體及含氮氣體的混合物，或者O2或O3氣體、惰性氣體、含氮氣體及含氫氣體的混合物。電漿可由電容耦合電漿(capacitively coupled plasma，CCP)源或由射頻(radio frequency，RF)功率發生器驅動的電感耦合電漿(inductively coupled plasma，ICP)源所形成。在使用ICP源的情況下，可在具有腔室壁、天花板及電漿源功率施加器的製程腔室中執行電漿處理，電漿源功率施加器包括設置於天花板上方及/或腔室壁周圍的線圈天線。電漿源功率施加器經由阻抗匹配(impedance match)網路耦合至射頻電源，射頻電源可使用連續波(continuous wave)射頻功率發生器或在預定工作週期下操作的脈衝射頻功率發生器。在一個實施例中，解耦電漿氧化製程由射頻功率發生器驅動的ICP源所形成，其中射頻功率發生器使用範圍自約2 MHz至約13.56 MHz的可調諧頻率，且腔室在約10毫托至約1托的壓力範圍下及約25攝氏度至約300攝氏度的溫度下操作，處理時間為約30秒至約5分鐘。操作射頻功率發生器以提供約50瓦至約1000瓦之間的功率，且射頻功率發生器的輸出由具有約20%至約80%範圍內工作週期(duty cycle)的脈衝訊號控制。
在使用基於氯的電漿的情況下，作為電漿處理結果，鈍化層143可形成於第一半導體層106的第二側表面106s-2上。在此類情況下，鈍化層143可以是包括氯的含矽層，且鈍化層143的厚度可以是一個原子層至幾個原子層。在一些實施例中，電漿處理可將第一半導體層106的至少一個表面部分(例如，第9A圖至第9C圖中所示的表面部分117a至表面部分117c)轉化成包括氯的抑制物區。額外或替代而言，鈍化層143的氯可在後續製造製程期間(例如，介電間隔物144之形成)擴散至第一半導體層106中。在任一情況下，第一半導體層106的表面部分(例如，第一半導體層106與磊晶源極/汲極特徵146接觸的部分)可具有約0原子百分比的氯至約10原子百分比的氯，諸如約2原子百分比至8原子百分比的氯。
在使用基於氟的電漿的情況下，作為電漿處理結果，鈍化層143可形成於第一半導體層106的第二側表面106s-2上。在此類情況下，鈍化層143可以是包括氟的含矽層，且鈍化層143的厚度可以是一個原子層至幾個原子層。在一些實施例中，電漿處理可將第一半導體層106的至少一表面部分(例如，第9A圖至第9C圖中所示的表面部分117a至表面部分117c)轉化成包括氟的抑制物區。另外或其他，鈍化層143的氟可在後續製造製程期間(例如，介電間隔物144之形成)擴散至第一半導體層106中。在任一情況下，第一半導體層106的表面部分(例如，第一半導體層106與磊晶源極/汲極特徵146接觸的部分)可具有約0原子百分比的氟至約10原子百分比的氟，諸如約2原子百分比至8原子百分比的氟。
在第8C圖中，在形成鈍化層143之後，在空腔141(第8B圖)中沉積介電層，以形成介電間隔物144 (或稱為內部間隔物)。鈍化層143能夠在第二半導體層108的暴露表面上及第一半導體層106的第一側表面106s-1上選擇性地沉積介電間隔物144。結果而言，得以提高介電間隔物144的間隙填充能力。介電間隔物144可由低介電常數介電材料製成，諸如SiON、SiCN、SiOC、SiOCN或SiN。在一些實施例中，介電間隔物144由具有介電常數在3.5至5.5範圍內的材料形成。介電間隔物144可由原子層沉積、脈衝電漿化學氣相沉積或任何適合的沉積製程形成。剩餘的第二半導體層108沿X方向覆蓋於介電間隔物144之間。
在第8D圖中，在形成介電間隔物144之後，可執行移除製程(例如，乾式蝕刻、濕式蝕刻或其組合)以移除形成於第一半導體層106的第二側表面106s-2上的鈍化層143，而介電間隔物144實質上不受移除製程的影響。亦可在移除製程期間移除第一半導體層106的第一側表面106s-1上的任何鈍化層143。移除製程可以是各向同性或各向異性蝕刻製程。在一個示例性實施例中，移除製程是使用稀氫氟酸(diluted hydrofluoric acid，dHF)(水與HF之比例在約50:1至約500:1的範圍內)、磷酸(H3PO4)或H3PO4與dHF溶液的各向同性蝕刻製程。移除製程可執行約15秒至約50秒，舉例而言約35秒，且若需要可重複進行。替代而言，可在後續源極/汲極預清洗製程期間移除形成於第一半導體層106上的鈍化層143。
在移除鈍化層143之後，第一半導體層106下方的介電間隔物144的末端部分可具有平坦表面144f，平坦表面144f與第一半導體層106的第二側表面106s-2實質上平齊，如第8D圖中所示。
第9A圖至第9C圖是第8D圖的半導體裝置結構100的一部分111的放大視圖，示出根據一些實施例的第一半導體層106及第二半導體層108以及介電間隔物144。在第9A圖中所示的一些實施例中，介電間隔物144具有與第二半導體層108(將由第14A圖中所示的閘極介電層170替換)接觸的第一平坦表面144-0。第一半導體層106下方的介電間隔物144的末端部分可具有略微水平蝕刻的第二平坦表面144s。結果而言形成距離D1，其中距離D1是介電間隔物144的平坦表面144s與沿第一半導體層106的第二側表面106s-2延伸的虛線之間的側向距離。在一些實例中，距離D1可為約1.5 nm或更小，諸如約0.5 nm至約1 nm。
在移除鈍化層143之後，介電間隔物144的暴露表面可具有不同的輪廓。在一些實施例中，水平蝕刻第一半導體層106下方的介電間隔物144的末端部分以使其具有彎曲表面。在如第9B圖中所示的一個實例中，在移除鈍化層143之後，介電間隔物144的末端部分具有凹表面144cc。在此類情況下，凹表面144cc的最低點與沿第一半導體層106的第二側表面106s-2延伸的虛線之間的側向距離(距離D2)可為1.5 nm或更小，諸如約0.5 nm至約1 nm。第9B圖中的介電間隔物144具有與第二半導體層108(將由第14A圖所示的閘極介電層170替換)接觸的第一表面144-1及將與磊晶源極/汲極特徵146(如第10A圖)接觸的凹表面144cc(第二表面)。在一些實施例中，凹表面144cc可不接觸磊晶源極/汲極特徵146。
在一些實施例中，水平蝕刻第一半導體層106下方的介電間隔物144的末端部分以使其具有彎曲表面。在如第9C圖中所示的一個實例中，介電間隔物144的末端部分具有凸表面144cv。相似而言，介電間隔物144具有與第二半導體層108(將由第14A圖所示的閘極介電層170替換)接觸的第一表面144-2及待與磊晶源極/汲極特徵146(第10A圖)接觸的凸表面144cv(第二表面)。在一些實施例中，凸表面144cv可不接觸磊晶源極/汲極特徵146。
第10A圖至第15A圖是根據一些實施例的沿第6圖的線A-A截取的半導體裝置結構100的各個製造階段的橫截面側視圖。第10B圖至第15B圖是根據一些實施例的沿第6圖的線B-B截取的半導體裝置結構100的各個製造階段的橫截面側視圖。第10C圖至第15C圖是根據一些實施例的沿第6圖的線C-C截取的半導體裝置結構100的各個製造階段的橫截面側視圖。如第10A圖及第10C圖中所示，在源極/汲極區中形成磊晶源極/汲極特徵146。針對n型通道FET，磊晶源極/汲極特徵146可由一或多層的Si、SiP、SiC及SiCP製成，或針對p型通道FET，由Si、SiGe、Ge製成。針對p型通道FET，諸如硼的p型摻雜劑亦可包括於磊晶源極/汲極特徵146中。磊晶源極/汲極特徵146可藉由使用化學氣相沉積、原子層沉積或分子束磊晶的磊晶生長方法形成。磊晶源極/汲極特徵146可垂直及水平生長以形成小平面(facet)，其可對應於用於基板101的材料之晶面。在一些情況下，鰭片結構的磊晶源極/汲極特徵146可經生長並與相鄰鰭片結構的磊晶源極/汲極特徵146合併，如第10C圖中所示的一個實例。
在一些實施例中，在形成磊晶源極/汲極特徵146之前，可執行源極/汲極預清洗製程，以移除形成於第一半導體層106及介電間隔物144上的原生氧化物層。在未先移除鈍化層143的情況下，源極/汲極預清洗製程可移除鈍化層143及任何原生氧化物層。源極/汲極預清洗製程可以是惰性氣體濺射製程(例如，氬濺射)或基於電漿的清洗製程。在一個實施例中，源極/汲極預清洗製程是SiCoNi製程，其使用遠端電漿從三氟化氮(NF3)及氨(NH3)產生氟化銨(NH4F)蝕刻劑，以最小化對半導體裝置結構100的損壞。
在第10A圖中所示的一個實例中，一對磊晶源極/汲極特徵146之中設置於犧牲閘極結構130的一側上的一者指定為源極特徵(源極端子)，而一對磊晶源極/汲極特徵146之中設置於犧牲閘極結構130的另一側上的另一者指定為汲極特徵(汲極端子)。源極特徵(源極端子)及汲極特徵(汲極端子)藉由通道層(例如，第一半導體層106)連接。磊晶源極/汲極特徵146在犧牲閘極結構130下方與第一半導體層106接觸。在一些情況下，磊晶源極/汲極特徵146可生長超過最頂部的半導體通道(亦即，犧牲閘極結構130下方的第一半導體層106)，以與閘極間隔物138接觸。犧牲閘極結構130下方的第二半導體層108藉由介電間隔物144與磊晶源極/汲極特徵146分離。
在第11A圖至第11C圖中，在半導體裝置結構100的暴露表面上共形地形成接觸蝕刻終止層(contact etch stop layer，CESL)162。接觸蝕刻終止層162覆蓋犧牲閘極結構130、絕緣材料118和磊晶源極/汲極特徵146的側壁，及半導體層104的堆疊的經暴露表面。接觸蝕刻終止層162可包括含氧材料或含氮材料，諸如氮化矽、碳氮化矽、氧氮化矽、碳氮化矽、氧化矽、碳氧化矽、類似物或其組合，並可藉由CVD、PECVD、ALD或任何適合的沉積技術形成。接下來，在半導體裝置結構100上方的接觸蝕刻終止層162上形成第一層間介電層(interlayer dielectric，ILD)164。第一層間介電層164的材料可包括包括Si、O、C及/或H的化合物，諸如氧化矽、氧化正矽酸乙酯、SiCOH及SiOC。諸如聚合物的有機材料亦可用於第一層間介電層164。第一層間介電層164可藉由PECVD製程或其他適合的沉積技術沉積。在一些實施例中，在形成第一層間介電層164之後，半導體裝置結構100可經熱製程以退火第一層間介電層164。
在第12A圖至第12C圖中，在形成第一層間介電層164之後，在半導體裝置結構100上執行諸如化學機械研磨的平坦化操作，直到犧牲閘電極層134暴露在外。
在第13A圖至第13C圖中，移除犧牲閘極結構130及第二半導體層108。移除犧牲閘極結構130及第二半導體層108會在閘極間隔物138之間及第一半導體層106之間形成開口166。層間介電層164在移除製程期間保護磊晶源極/汲極特徵146。可使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極結構130。可首先藉由任何適合的製程(諸如乾式蝕刻、濕式蝕刻或其組合)移除犧牲閘電極層134。接著移除犧牲閘極介電層132，其亦可藉由執行任何適合的製程(諸如乾式蝕刻、濕式蝕刻或其組合)。在一些實施例中，可使用諸如四甲基氫氧化銨溶液的濕式蝕刻劑來選擇性地移除犧牲閘電極層134，但不移除閘極間隔物138、介電材料125、層間介電層164及接觸蝕刻終止層162。
可使用選擇性濕式蝕刻製程來移除第二半導體層108的部分。在第二半導體層108由SiGe製成而第一半導體層106由Si製成的情況下，用於選擇性濕式蝕刻製程中的化學劑移除SiGe，同時實質上不影響Si(閘極間隔物138及介電間隔物144的介電材料)。在一個實施例中，可使用濕式蝕刻劑(諸如但不限於氫氟酸(HF)、硝酸(HNO3)、鹽酸(HCl)、磷酸(H3PO4)、乾式蝕刻劑(諸如基於氟(例如，F2)的或基於氯(例如，Cl2)的氣體)或任何適合的各向同性蝕刻劑來移除第二半導體層108。
在第14A圖至第14C圖中，在形成奈米結構通道(即，暴露的第一半導體層106)之後，形成閘極介電層170以圍繞第一半導體層106，且在閘極介電層170上形成閘電極層172。閘極介電層170與閘電極層172可統稱為閘極結構174。在一些實施例中，在閘極介電層170與第一半導體層106的暴露表面之間形成介面層(interfacial layer，IL)(未示出)。在此類情況下，介面層亦可形成於基板101的阱部分116上。介面層可包括或由含氧材料或含矽材料製成，諸如氧化矽、氧氮化矽、氧氮化物、矽酸鉿等。介面層可藉由CVD、ALD、清洗製程或任何適合製程形成。在一些實施例中，閘極介電層170包括一或多層的介電材料，諸如氧化矽、氮化矽、高介電常數介電材料、其他適合的介電材料及/或其組合。高介電常數介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的高介電常數介電材料及/或其組合。閘極介電層170可藉由CVD、ALD或任何適合的沉積技術形成。
閘電極層172可包括一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其任何組合。閘電極層172可藉由CVD、ALD、電鍍或其他適合的沉積技術形成。閘電極層172亦可沉積於第一層間介電層164的上表面上方。接著，藉由使用例如化學機械研磨來移除形成於第一層間介電層164上方的閘極介電層170及閘電極層172，直到第一層間介電層164的頂表面暴露在外。
在第15A圖至第15C圖中，源極/汲極接觸件176形成於第一層間介電層164中。在形成源極/汲極接觸件176之前，在第一層間介電層164中形成接觸件開口以暴露磊晶源極/汲極特徵146。使用適合的光學微影及蝕刻技術穿過各層形成接觸件開口，包括第一層間介電層164及接觸蝕刻終止層162，以暴露磊晶源極/汲極特徵146。在一些實施例中，蝕刻磊晶源極/汲極特徵146的上部部分。
在形成接觸件開口之後，在磊晶源極/汲極特徵146上形成矽化物層178。矽化物層178將磊晶源極/汲極特徵146電性耦合至後續形成之源極/汲極接觸件176。矽化物層178可藉由在磊晶源極/汲極特徵146上方沉積金屬源層並執行快速熱退火製程來形成。在快速退火製程期間，磊晶源極/汲極特徵146上方的金屬源層的一部分與磊晶源極/汲極特徵146中的矽反應以形成矽化物層178。接著移除金屬源層的未反應部分。在一些實施例中，矽化物層178由金屬或金屬合金矽化物製成，且金屬包括貴金屬、難熔金屬、稀土金屬、其合金或其組合。接下來，在接觸件開口中形成導電材料並形成源極/汲極接觸件176。導電材料可由包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中之一或多者的材料製成。雖然未繪示，但在形成源極/汲極接觸件176之前，可在接觸件開口的側壁上形成阻障層(例如，TiN、TaN或類似物)。接著，執行諸如化學機械研磨的平坦化製程以移除過度沉積的接觸件材料並暴露閘電極層172的頂表面。
應可理解，半導體裝置結構100可經歷進一步的互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)製程及/或後段製程(back-end-of-line，BEOL)以形成各種特徵，諸如電晶體、接觸件/通孔、互連金屬層、介電層、鈍化層等。半導體裝置結構100亦可包括基板101的背側上的背側接觸件(未示出)，以便磊晶源極/汲極特徵146的源極或汲極經由背側接觸件連接至背側電力軌(例如，正電壓VDD或負電壓VSS)。
本公開的實施例提供一種最小化對閘極全環繞電晶體(諸如奈米結構場效電晶體)的內部間隔物造成損壞的方法。奈米結構場效電晶體通常包括形成於基板上方的第一半導體層與第二半導體層的堆疊。第二半導體層插入第一半導體層之間，形成了奈米結構場效電晶體的奈米結構通道。在形成奈米結構場效電晶體期間，側向凹陷部分的第二半導體層以為內部間隔物提供空腔。內部間隔物形成於金屬閘極與磊晶源極/汲極特徵之間，用於減少寄生邊緣電容(parasitic fringing capacitance)。在形成內部間隔物之前，藉由電漿處理在第一半導體層的側壁表面上形成鈍化層。鈍化層允許在空腔中選擇性地沉積後續的介電間隔物，從而增強內部間隔物的間隙填充能力。鈍化層可很輕易地被移除，從而減少對介電間隔物的損壞。
本公開的一個實施例是一種形成半導體裝置結構的方法。方法包括形成具有交替堆疊的第一半導體層與第二半導體層的鰭片結構，移除第二半導體層的邊緣部分以在相鄰第一半導體層之間形成空腔，在第一半導體層的側壁上選擇性地形成鈍化層，在第二半導體層的側壁上形成介電間隔物並填充空腔，其中鈍化層暴露在外。方法亦包括移除鈍化層，並形成磊晶源極/汲極特徵，使得磊晶源極/汲極特徵與第一半導體層及介電間隔物接觸。
本公開的另一實施例是形成半導體裝置結構的方法。方法包括在基板上形成包括交替堆疊的第一半導體層與第二半導體層的鰭片結構，在鰭片結構的一部分上方形成犧牲閘極結構，移除鰭片結構的源極/汲極區中未由犧牲閘極結構覆蓋的第一半導體層及第二半導體層，移除第二半導體層的邊緣部分，使第一半導體層及基板經受電漿處理，在第二半導體層的側壁上及相鄰第一半導體層之間形成介電間隔物，在源極/汲極區中形成磊晶源極/汲極特徵，移除犧牲閘極結構的部分以暴露第一半導體層及第二半導體層，移除第二半導體層，形成閘極介電層以圍繞各個第一半導體層的暴露表面，並在閘極介電層上形成閘電極層。
本公開的又另一實施例是用於形成半導體裝置結構的方法。方法包括在基板上方形成第一源極/汲極磊晶特徵，在基板上方形成第二源極/汲極磊晶特徵，在第一源極/汲極磊晶特徵與第二源極/汲極磊晶特徵之間形成兩個或兩個以上半導體層，其中兩個或兩個以上半導體層中之各者均具有包括鹵素的表面部分。方法亦包括形成閘極介電層以圍繞兩個或兩個以上半導體層中之一者的一部分，在閘極介電層上形成閘電極層，及在半導體層之間形成介電間隔物，其中介電間隔物包括與閘極介電層接觸的第一表面及與第一源極/汲極磊晶特徵相鄰的第二表面，且其中第二表面具有彎曲輪廓。
本公開的又另一實施例是半導體裝置結構。結構包括形成於基板上方的第一源極/汲極磊晶特徵、形成於基板上方的第二源極/汲極磊晶特徵、設置於第一源極/汲極磊晶特徵與第二源極/汲極磊晶特徵之間的兩個或兩個以上半導體層，其中兩個或兩個以上半導體層中之各者均具有包括鹵素的表面部分。結構亦包括圍繞兩個或兩個以上半導體層中之一者的一部分的閘極介電層、形成於閘極介電層上的閘電極層，及設置於半導體層之間的介電間隔物。介電間隔物包括與閘極介電層接觸的第一表面及相鄰於第一源極/汲極磊晶特徵設置的第二表面，第二表面具有彎曲輪廓。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100:半導體裝置結構 101:基板 101t:頂表面 104:半導體層 106:第一半導體層 106s-1:第一側表面 106s-2:第二側表面 108:第二半導體層 111:部分 112:鰭片結構 114:溝槽 116:阱部分 117a,117b,117c:表面部分 118:絕緣材料 119:溝槽 120:隔離區 130:犧牲閘極結構 132:犧牲閘極介電層 134:犧牲閘電極層 136:遮罩層 138:閘極間隔物 141:空腔 143:鈍化層 144:介電間隔物 144-0:表面 144-1:表面 144-2:表面 144cc:凹表面 144cv:凸表面 144f:平坦表面 144s:平坦表面 146:磊晶源極/汲極特徵 162:接觸蝕刻終止層 164:層間介電層 166:開口 170:閘極介電層 172:閘電極層 174:閘極結構 176:源極/汲極接觸件 178:矽化物層 A-A,B-B,C-C:線 X,Y,Z:方向
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖至第6圖是根據一些實施例的製造半導體裝置結構的各個階段的透視圖。 第7A圖、第7B圖及第7C圖分別是沿第6圖的線A-A、線B-B及線C-C截取的半導體裝置結構的橫截面側視圖。 第8A圖至第8D圖是沿第6圖的線A-A截取的半導體裝置結構的橫截面側視圖，其示出根據一些實施例的製造半導體裝置結構的各個階段。 第9A圖至第9C圖是根據一些實施例的第8D圖的半導體裝置結構的一部分放大視圖。 第10A圖至第15A圖是根據一些實施例的沿第6圖的線A-A截取的製造半導體裝置結構的各個階段的橫截面側視圖。 第10B圖至第15B圖是根據一些實施例的沿第6圖的線B-B截取的製造半導體裝置結構的各個階段的橫截面側視圖。 第10C圖至第15C圖是根據一些實施例的沿第6圖的線C-C截取的製造半導體裝置結構的各個階段的橫截面側視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體裝置結構
101:基板
106:第一半導體層
106s-1:第一側表面
106s-2:第二側表面
108:第二半導體層
111:部分
130:犧牲閘極結構
132:犧牲閘極介電層
134:犧牲閘電極層
136:遮罩層
138:閘極間隔物
144:介電間隔物
144f:平坦表面
X,Z:方向

Claims (20)

  1. 一種形成一半導體裝置結構的方法，包括： 形成具有交替堆疊的多個第一半導體層與多個第二半導體層的一鰭片結構； 移除該些第二半導體層的多個邊緣部分以在相鄰的該些第一半導體層之間形成多個空腔； 在該些第一半導體層的多個側壁上選擇性地形成一鈍化層； 在該些第二半導體層的多個側壁上形成一介電間隔物並填充於該些空腔中，其中該鈍化層暴露在外； 移除該鈍化層；及 形成一磊晶源極/汲極特徵，使得該磊晶源極/汲極特徵與該些第一半導體層及該介電間隔物接觸。
  2. 如請求項1所述之方法，其中該鈍化層是藉由一解耦電漿氧化製程形成的一氧化層。
  3. 如請求項2所述之方法，進一步包括： 將一偏壓功率施加於該鰭片結構。
  4. 如請求項1所述之方法，其中該鈍化層是包括氯的含矽層。
  5. 如請求項1所述之方法，其中該鈍化層是包括氟的含矽層。
  6. 如請求項1所述之方法，其中在移除該鈍化層之後，水平蝕刻該介電間隔物的多個末端部分以使該些末端部分具有一彎曲表面。
  7. 如請求項1所述之方法，其中在移除該鈍化層之後，水平蝕刻該介電間隔物的多個末端部分以使該些末端部分具有一凹表面或一凸表面。
  8. 如請求項1所述之方法，其中該介電間隔物的多個末端部分經水平蝕刻以使該些末端部分具有一平坦表面，且在該平坦表面與沿該些第一半導體層的該些側壁延伸的一線之間形成一側向距離。
  9. 如請求項8所述之方法，其中該側向距離為1.5 nm或更小。
  10. 一種形成一半導體裝置結構的方法，包括： 在一基板上形成一鰭片結構，該鰭片結構包括交替堆疊的多個第一半導體層與多個第二半導體層； 在該鰭片結構的一部分上方形成一犧牲閘極結構； 移除該鰭片結構的一源極/汲極區中未由該犧牲閘極結構覆蓋的該些第一半導體層及該些第二半導體層； 移除該些第二半導體層的多個邊緣部分； 使該些第一半導體層及該基板經受一電漿處理； 在該些第二半導體層的多個側壁上及相鄰的該些第一半導體層之間形成多個介電間隔物； 在該源極/汲極區中形成一磊晶源極/汲極特徵； 移除該犧牲閘極結構的多個部分以暴露該些第一半導體層及該些第二半導體層； 移除該些第二半導體層； 形成一閘極介電層以圍繞該些第一半導體層之中各者的暴露表面；及 在該閘極介電層上形成一閘電極層。
  11. 如請求項10所述之方法，其中該電漿處理將該些第一半導體層的至少一表面部分轉化成一介電區。
  12. 如請求項11所述之方法，其中執行該電漿處理是將該些第一半導體層暴露於基於氧的電漿。
  13. 如請求項10所述之方法，其中該電漿處理將該些第一半導體層的至少一表面部分轉化成包括一鹵素的一抑制物區。
  14. 如請求項13所述之方法，其中執行該電漿處理是將該些第一半導體層暴露於基於氯的電漿。
  15. 如請求項13所述之方法，其中執行該電漿處理是將該些第一半導體層暴露於基於氟的電漿。
  16. 如請求項10所述之方法，其中控制該電漿處理以約45度至約90度之間的一角度朝向該基板的一頂表面驅使活性物質。
  17. 一種形成一半導體裝置結構的方法，包括： 在一基板上方形成一第一源極/汲極磊晶特徵； 在該基板上方形成一第二源極/汲極磊晶特徵； 在該第一源極/汲極磊晶特徵與該第二源極/汲極磊晶特徵之間形成兩個或兩個以上半導體層，其中該兩個或兩個以上半導體層中之各者具有包括一鹵素的一表面部分； 形成一閘極介電層以圍繞該兩個或兩個以上半導體層中之一者的一部分； 在該閘極介電層上形成一閘電極層；及 在該些半導體層之間形成一介電間隔物，其中該介電間隔物包括： 與該閘極介電層接觸的一第一表面；及 與該第一源極/汲極磊晶特徵相鄰的一第二表面，該第二表面具有一彎曲輪廓。
  18. 如請求項17所述之方法，其中該第二表面具有一凹輪廓或一凸輪廓。
  19. 如請求項17所述之方法，其中該表面部分包括約2原子百分比至約8原子百分比的氯。
  20. 如請求項17所述之方法，其中該表面部分包括約2原子百分比至約8原子百分比的氟。
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