TW202343721A - 積體電路及半導體裝置 - Google Patents

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Abstract

一種積體電路，包括第一型主動區結構的陣列和第二型主動區結構的陣列，這些陣列在第一禁用區的第一垂直區邊界和第二禁用區的第二垂直區邊界之間在第一方向上延伸。該積體電路還包括與第一垂直區邊界對齊的第一側邊界單元的陣列和與第二垂直區邊界對齊的第二側邊界單元的陣列。在第一側邊界單元的陣列中，第一側邊界單元具有第一靜電放電(ESD)保護電路和拾取區。在第二側邊界單元的陣列中，第二側邊界單元具有第二ESD保護電路。

Description

與禁用區相鄰的邊界單元
無。
積體電路（IC）小型化的最新趨勢導致功耗更低但以更高速度提供更多功能的更小裝置。小型化工藝也導致了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化（EDA）工具生成、優化和驗證積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計和製造規範。
無。
下面的公開提供了用於實現所提供主題的不同特徵的許多不同的實施例或示例。以下描述了組件、值、操作、材料、佈置等的具體示例，以簡化本揭露之一實施例。當然，這些只是示例，並不打算加以限制。其他組件、值、操作、材料、佈置等都在考慮之中。例如，在後面的描述中第二特徵之上或上的第一特徵的形成可包括第一和第二特徵形成直接接觸的實施例，並且可包括附加功能可在第一和第二特徵之間形成使得第一和第二特徵可能不會直接接觸的實施例。此外，本揭露之一實施例可在各種示例中重複引用數位和/或字母。這種重複是為了簡單和清晰，本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可使用空間相關術語，如“下方”、“之下”、“低於”、“之上”、“高於”等，以描述圖中所示的一個元素或特徵與另一個元素或特徵的關係。空間相對術語旨在包含除了在圖中描述的方向之外在使用或操作中裝置的不同方向。裝置可以以其他方式定向（旋轉90度或在其他方向），本文使用的空間相對描述符可同樣相應地解釋。
在一些實施例中，積體電路包括一個或多個矩形禁用區，並且每個禁用區被設計為容納至少一個直通矽通孔（through silicon via，TSV）。在一些積體電路中，穿過TSV的導電柱被實現為射頻( radio frequency，RF)天線的一部分。在一些實施例中，邊界單元被實現為與禁用區相鄰並且與禁用區的區邊界對齊。當一些邊界單元使用拾取區（pick-up region）來實現以保持p型金屬氧化物半導體(PMOS)電晶體的n井和n型金屬氧化物半導體(NMOS)電晶體的p井的適當電壓位準時，兩個相鄰矩形禁用區之間的一些面積可用於實現功能電路單元（即使在兩個相鄰矩形禁用區之間的區域中沒有實現分接單元(tap cell)）。此外，當一些邊界單元使用靜電放電（“ESD”）保護電路來實現以保護MOS電晶體免受靜電放電時，與替代設計（在這些替代設計中，ESD保護電路也在兩個相鄰矩形禁用區之間的區域中實現）相比，兩個相鄰矩形禁用區之間的更多面積可用於實現功能電路單元。一些ESD保護電路包括二極體裝置。一些ESD保護電路包括擴大的閘極導體區域，以保護MOS電晶體免受天線效應導致的靜電放電。
第1圖是根據一些實施例的積體電路100的示意性平面圖。如平面圖所示，積體電路100具有兩個矩形禁用區190A和190B。禁用區190A由兩個垂直區邊界191A和193A以及兩個水平區邊界192A和194A界定。禁用區190B由兩個垂直區邊界191B和193B以及兩個水平區邊界192B和194B界定。在一些實施例中，每個禁用區指定（積體電路100中的）這樣的區域：該區域沒有由自動佈局佈線（Automatic Place and Route，APR）程式定位的電路單元。在一些實施例中，每個禁用區指定（積體電路100中的）這樣的區域：該區域沒有由從單元庫或單中繼資料庫獲取的單元設計指定的電路結構。在一些實施例中，每個禁用區指定（積體電路100中的）不包含電晶體和/或pn結二極體的區域。
在如第1圖所示的非限制性示例中，禁用區190A和190B中的每一個包括為實現直通矽通孔（through silicon via，TSV）198B而保留的區域。具體地，禁用區190A被設計為容納圓形TSV禁用區195A，用於在圓形TSV禁用區195A的中心實現對應的TSV，並且禁用區190B被設計為容納TSV圓形禁用區195B，用於在圓形TSV禁用區195B的中心實現對應的TSV。TSV 198B的截面圖在第9圖中示出。
在第1圖中，邊界單元的陣列110A沿Y方向與禁用區190A左側的垂直區邊界191A對齊，並且邊界單元的陣列110B沿Y方向與禁用區190B左側的垂直區邊界191B對齊。陣列110A和110B中的邊界單元的示例在第2B圖中示出為邊界單元210。在第1圖中，邊界單元的陣列120A沿Y方向與禁用區190A右側的垂直區邊界193A對齊，並且邊界單元的陣列120B沿Y方向與禁用區190B右側的垂直區邊界193B對齊。陣列120A和120B中的邊界單元的示例在第2A圖中示出為邊界單元220。
第2A-2E圖是根據一些實施例的圍繞第1圖中的禁用區的邊界單元中的各種裝置區的示意圖。第2A圖中的邊界單元220實現為用於在禁用區右側的邊界單元的陣列120A和120B中的邊界單元。邊界單元220具有沿X方向延伸的兩個水平邊界221h和沿Y方向延伸的兩個垂直邊界221v。Y方向垂直於X方向。邊界單元220的垂直單元邊界221v之一與禁用區的垂直區邊界293對齊。作為示例，當邊界單元220用於第1圖中的禁用區190A右側的邊界單元的陣列120A中時，邊界單元220的垂直單元邊界之一與垂直區邊界193A對齊。當邊界單元220用於第1圖中的禁用區190B右側的邊界單元的陣列120B中時，邊界單元220的垂直單元邊界之一與垂直區邊界193B對齊。
在一些實施例中，邊界單元220的垂直單元邊界與垂直區邊界293對齊，使得垂直單元邊界直接與垂直區邊界293交匯。在一些實施例中，邊界單元220的垂直單元邊界與垂直區邊界293充分對齊，使得沿X方向上垂直單元邊界221v與垂直區邊界293的分離距離被作為本領域普通技術人員的設計者認為是可接受的。
在第2A圖中，邊界單元220包括沿X方向延伸的主動區結構101p中的p型ESD裝置區222P和虛設裝置區229P。主動區結構101p具有PMOS電晶體的一個或多個通道區和源極/汲極區。虛設裝置區229P沿X方向具有足夠大的寬度以滿足設計規則要求。虛設裝置區229P位於p型ESD裝置區222P和垂直區邊界293之間。邊界單元220還包括沿X方向延伸的主動區結構101n中的n型ESD裝置區222N和虛設裝置區229N。主動區結構101n具有NMOS電晶體的一個或多個通道區和源極/汲極區。虛設裝置區229N沿X方向具有足夠大的寬度以滿足設計規則要求。虛設裝置區229N位於n型ESD裝置區222N和垂直區邊界293之間。第4A-4B圖中描繪了具有p型ESD裝置區222P和n型ESD裝置區222N的邊界單元220的示例設計的區段。在一些實施例中，p型ESD裝置區222P沿X方向的長度佔據邊界單元220內的主動區結構101p的大部分長度。在一些實施例中，n型ESD裝置區222N沿X方向的長度佔據邊界單元220內的主動區結構101p的大部分長度。
在第2B圖中，邊界單元210實現為用於在禁用區左側的邊界單元的陣列110A和110B中的邊界單元。邊界單元210具有沿X方向延伸的兩個水平邊界211h和沿Y方向延伸的兩個垂直邊界211v。邊界單元210的垂直單元邊界之一與禁用區的垂直區邊界291對齊。作為示例，當邊界單元210用於第1圖中的禁用區190A左側的邊界單元的陣列110A中時，邊界單元210的垂直單元邊界之一與垂直區邊界191A對齊。當邊界單元210用於第1圖中的禁用區190B左側的邊界單元的陣列110B中時，邊界單元210的垂直單元邊界之一與垂直區邊界191B對齊。
在一些實施例中，邊界單元210的垂直單元邊界與垂直區邊界291對齊，使得垂直單元邊界直接與垂直區邊界291交匯。在一些實施例中，邊界單元210的垂直單元邊界與垂直區邊界291充分對齊，使得沿X方向上垂直單元邊界與垂直區邊界291的分離距離被本領域普通技術人員的設計者認為是可接受的。
在第2B圖中，邊界單元210包括在X方向延伸的主動區結構101p中的p型ESD裝置區212P和虛設裝置區219P，並且邊界單元210還包括在X方向延伸的主動區結構102p中的p型ESD裝置區214P和虛設裝置區217P。主動區結構101p和102p中的每一個具有PMOS電晶體的一個或多個通道區和源極/汲極區。在主動區結構102p的兩段之間實現n型拾取區215N。n型拾取區215N的示例設計的區段在第4E圖中描繪。虛設裝置區219P和217P中的每一個具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區219P位於p型ESD裝置區212P和垂直區邊界291之間。虛設裝置區217P位於n型拾取區215N和垂直區邊界291之間。n型拾取區215N位於p型ESD裝置區214P和虛設裝置區217P之間。
在第2B圖中，邊界單元210包括在X方向延伸的主動區結構101n中的n型ESD裝置區212N和虛設裝置區219N，並且邊界單元210還包括在X方向延伸的主動區結構102n中的n型ESD裝置區214N和虛設裝置區217N。主動區結構101n和102n中的每一個具有NMOS電晶體的一個或多個通道區和源極/汲極區。在主動區結構101n的兩段之間實現p型拾取區215P。在第4D圖中描繪了p型拾取區215P的示例設計的區段。虛設裝置區219N和217N中的每一個具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區217N位於n型ESD裝置區214N和垂直區邊界291之間。虛設裝置區219N位於p型拾取區215P和垂直區邊界291之間。p型拾取區215P位於n型ESD裝置區212N和虛設裝置區219N之間。
實現第2C圖中的角單元280，以在禁用區的角落使用。角單元280的垂直單元邊界之一與禁用區的垂直區邊界293對齊。作為示例，當角單元280用作第1圖中的禁用區190A的角落處的角單元142A和144A時，角單元280的垂直單元邊界之一與垂直區邊界193A對齊。當角單元280用作第1圖中的禁用區190B的角落處的角單元142B和144B時，角單元280的垂直單元邊界之一與垂直區邊界193B對齊。
在第2C圖中，角單元280包括沿X方向延伸的主動區結構109p中的p型填充區286P和虛設裝置區289P。虛設裝置區289P具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區289P位於p型填充區286P和垂直區邊界293之間。在第2C圖中，角單元280還包括在X方向延伸的n主動區結構109n中的型填充區286N和虛設裝置區289N。虛設裝置區289N具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區289N位於n型填充區286N和垂直區邊界293之間。在第4C圖中描繪了p型填充區和n型填充區的示例設計的區段。
實現第2D圖中的角單元290，以在禁用區的角落使用。角單元290的垂直單元邊界之一與禁用區的垂直區邊界291對齊。作為示例，當角單元290用作第1圖中的禁用區190A的角落處的角單元132A和134A時，角單元290的垂直單元邊界之一與垂直區邊界191A對齊。當角單元290用作第1圖中的禁用區190B的角落處的角單元132B和134B時，角單元290的垂直單元邊界之一與垂直區邊界191B對齊。
在第2D圖中，角單元290包括在X方向延伸的主動區結構109p中的p型填充區296P和虛設裝置區299P。虛設裝置區279P具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區279P位於p型填充區276P和垂直區邊界291之間。在第2D圖中，角單元290還包括在X方向延伸的主動區結構109n中的n型填充區296N和虛設裝置區299N。虛設裝置區279N具有沿X方向足夠大的寬度以滿足設計規則要求。虛設裝置區279N位於n型填充區276N和垂直區邊界291之間。在第4C圖中描繪了p型填充區和n型填充區的示例性設計的區段。
在第1圖中，除了在禁用區190A的角落處的角單元（132A、134A、142A和144A）和在禁用區190B的角落處的角單元（132B、134B、142B和144B）包括填充區之外，根據一些實施例，第1圖的平面圖中的其他區域也包括填充區。例如，在一些實施例中，與禁用區的水平區邊界相鄰的區域152A、154A、152B和154B中的一個或多個也包括p型填充區和n型填充區。這裡，區域152A和154A對應地與水平區邊界192A和194A相鄰。區域152B和154B對應地與水平區邊界192B和194B相鄰。
在第1圖的平面圖中，垂直區邊界193A和191B之間的區域實現有與垂直區邊界193A相鄰的邊界單元的陣列120A和與垂直區邊界191B相鄰的邊界單元的陣列110B。在邊界單元的陣列120A和邊界單元的陣列110B之間的區域180中實現多個列的電路單元（例如，單元列101和單元列102）。在一些實施例中，區域180中的相鄰單元列被分組為成對的單元列，並且每對單元列在一端終止於雙高度邊界單元（例如，第2B圖中的邊界210）並且在另一端終止于兩個單高度邊界單元（例如，第2A圖中的邊界220）。
第3A-3B圖是根據一些實施例的在禁用區的兩個垂直區邊界之間的區域的示意性平面圖。單元列101和102終止於與垂直區邊界191B相鄰的邊界單元210[101DH]，並終止於與垂直區邊界193A相鄰的兩個邊界單元220[101]和220[102]。關於第2A圖中的邊界單元220描述了邊界單元220[101]或220[102]的示例實現。關於第2B圖中的邊界單元210描述了第3A圖中的邊界單元210[101DH]的示例實現。在一些替代實施例中，第3A圖中的邊界單元210[101DH]替換為第2E圖中的兩個邊界單元210[101]和210[102]。在又一些替代實施例中，第3A圖中的邊界單元210[101DH]替換為第3B圖中具有填充區216P和216N的邊界單元210F[101DH]。填充區216P與主動區結構101p中的ESD裝置區214P對齊。填充區216N與主動區結構101n中的ESD裝置區214N對齊。
在第3A-3B圖中，單元列101包括在垂直區邊界193A和191B之間在X方向延伸的主動區結構101p和101n。主動區結構101p和101n在單元列101中形成一對相鄰的主動區結構。單元列102包括在垂直區邊界193A和191B之間在X方向延伸的主動區結構102p和102n。主動區結構102p和102n在單元列102中形成一對相鄰的主動區結構。主動區結構101p和102p中的每一個包括PMOS電晶體的一個或多個通道區和源極/汲極區。主動區結構101n和102n中的每一個包括PMOS電晶體的一個或多個通道區和源極/汲極區。
此外，主動區結構101p、101n、102p和102n中的每個還包括隔離結構，一個電路單元中的通道區和源極/汲極區通過這些隔離結構與其相鄰電路單元的通道區和源極/汲極區隔離。在一些實施例中，通過識別單元列中對應的主動區結構（例如，101p和101n）中的隔離結構，能夠在積體電路裝置中識別單元列（例如，101）中的電路單元的垂直邊界。在一些實施例中，通過識別一個單元列（例如，101）與其相鄰單元列（例如，102或103）共用的電源軌，能夠在積體電路裝置中識別該單元列中的電路單元的水平邊界。在一些實施例中，通過識別對應單元列（例如，101）中PMOS電晶體的源極/汲極區的對齊，能夠在積體電路裝置中識別用於這些PMOS電晶體的主動區結構（例如，101p），並且通過識別對應單元列（例如，101）中NMOS電晶體的源極/汲極區的對齊，能夠在積體電路裝置中識別用於這些NMOS電晶體的主動區結構（例如，101n）。
在第3A-3B圖中，圍繞用於PMOS電晶體的主動區結構101p和102p的n型井被配置為利用n型拾取區215N中的分接單元而保持在較高電源電壓VDD。圍繞用於NMOS電晶體的主動區結構101n的p型井被配置為利用p型拾取區215P中的分接單元而保持在較低電源電壓VSS。圍繞用於NMOS電晶體的主動區結構102n的p型井被配置為利用鄰近邊界單元210[101DH]的邊界單元210[103DH]中的p型拾取區215P[103]中的分接單元而保持在較低電源電壓VSS。在第3A-3B圖中，單元列103終止於與垂直區邊界191B相鄰的邊界單元210[103DH]，並且終止於與垂直區邊界193A相鄰的邊界單元220[103]。
第4A-4B圖是根據一些實施例的第3A圖中的邊界單元210[101DH]中的ESD裝置區212P和212N的區段400AB的佈局圖。第5A-5B圖是根據一些實施例的對應地表示第4A-4B圖中的佈局圖的棍棒圖。第6A-6B圖是分別對應於第5A-5B圖的棍棒圖的等效電路。如第4A-4B圖和第5A-5B圖所示，第4A-4B圖的佈局圖中的每個包括這樣的佈局圖案：這些佈局圖案用於指定在X方向上延伸的主動區結構101p和101n、以及在X方向上延伸的水平導線422、424、425、426和428。第4A-4B圖的每個佈局圖包括用於指定在Y方向上延伸的閘極導體和在Y方向上延伸的端導體的佈局圖案。由第4A-4B圖中的佈局圖案指定的閘極導體包括閘極導體452p、452n、454p、454n、456p、456n、458p和458n。閘極導體452p、454p、456p和458p中的每一個與主動區結構101p相交並且用作ESD裝置區212P中的PMOS電晶體的閘極端。閘極導體452n、454n、456n和458n中的每一個與主動區結構101n相交並且用作ESD裝置區212N中的NMOS電晶體的閘極端。此外，閘極導體452p、454p、456p和458p中的每一個通過相應的通孔連接器VG連接到較高電源電壓VDD，並且閘極導體452n、454n、456n和458n中的每一個通過相應的通孔連接器VG連接到較低電源電壓VSS。
如第4A圖和第5A圖中所示，由第4A圖中的佈局圖案指定的端導體包括端導體432p、432n、434、435p、435n、436、438p和438n。端導體432p、435p和438p中的每一個通過相應的通孔連接器VD連接到水平導線424，並且水平導線424保持在較高電源電壓VDD。端導體432n、435n和438n中的每一個通過相應的通孔連接器VD連接到水平導線426，並且水平導線426保持在較低電源電壓VSS。此外，端導體434和436中的每一個通過相應的通孔連接器VD連接到水平導線425，並且水平導線425用作ESD保護電路的輸入節點。在第6A圖中示出了對應於第4A圖中的佈局圖案的等效電路。第4A圖中的ESD裝置區212P和212N中的每一個是二極體裝置區。
如第4B圖和第5B圖中所示，由第4B圖中的佈局圖案指定的端導體包括端導體432、434、435、436和438。端導體432、434、435、436和438中的每一個通過相應的通孔連接器VD連接到水平導線425，並且水平導線425用作天線效應保護電路的輸入節點。在第6B圖中示出了對應於第4B圖中的佈局圖案的等效電路。第4B圖中的ESD裝置區212P和212N中的每一個是天線裝置區。
第4A1圖是根據一些實施例的第4A圖所指定的ESD裝置區212P和212N在切割平面A-A’中的截面圖。在第4A1圖中，閘極導體452p與基板20上的主動區結構101p相交，並且閘極導體452n與基板20上的主動區結構101n相交。水平導線422、424、425、426和428在第一金屬層中，該第一金屬層在覆蓋閘極導體452p和452n的絕緣層上面。閘極導體452p和452n通過通孔連接器VG對應地連接到電源軌VDD和VSS。
第4A2圖是根據一些實施例的第4A圖所指定的ESD裝置區212P和212N在切割平面B-B’中的截面圖。在第4A2圖中，端導體435p與基板20上的主動區結構101p相交，並且端導體435n與基板20上的主動區結構101n相交。水平導線422、424、425、426和428在第一金屬層中，該第一金屬層在覆蓋端導體435p和435n的絕緣層上面。端導體435p和435n通過通孔連接器VD對應地連接到水平導線424和426。
第4A3圖是根據一些實施例的第4A圖所指定的ESD裝置區212P和212N在切割平面C-C’中的截面圖。在第4A3圖中，端導體436與基板20上的主動區結構101p和主動區結構101n兩者相交。水平導線422、424、425、426和428位於第一金屬層中，第一金屬層在覆蓋端導體436的絕緣層上面。端導體436通過通孔連接器VD連接到水平導線425。
第4C圖是根據一些實施例的第3B圖中的邊界單元210[101DH]中的p型拾取區215P和填充區216P的區段400P的佈局圖。第4D圖是根據一些實施例的第3B圖中的邊界單元210[101DH]中的n型拾取區215N和填充區216N在垂直翻轉之後的區段400N的佈局圖。第5C-5D圖是根據一些實施例的對應於第4C-4D圖中的佈局圖的棍棒圖。第6C-6D圖是對應於第5C-5D圖的棍棒圖的等效電路。
如第4C-4D圖和第5C-5D圖所示，第4C-4D圖的佈局圖中的每一個包括這樣的佈局圖案：這些佈局圖案用於指定在X方向上延伸的主動區結構101p和101n、以及在X方向上延伸的水平導線422、424、425、426和428。第4C-4D圖中的每個佈局圖包括用於指定閘極導體、虛設閘極導體和端導體的佈局圖案。
如第4C圖和第5C圖中所示，閘極導體452p、454p、456p和458p中的每一個與主動區結構101p相交並且用作填充區216P中的PMOS電晶體的閘極端。閘極導體452p、454p、456p和458p中的每一個通過相應的通孔連接器VG連接到較高電源電壓VDD。虛設閘極導體452n、454n、456n和458n中的每一個在隔離區處與主動區結構101n相交。端導體432n、434n、435n、436n和438n中的每一個通過相應的通孔連接器（第4C圖中未示出）連接到較低電源電壓VSS，由此圍繞主動區結構102n的p型井保持在較低電源電壓VSS。在第6C圖中示出了對應於第4C圖中的佈局圖案的等效電路。
如第4D圖和第5D圖所示，閘極導體452n、454n、456n和458n中的每一個與主動區結構101n相交並且用作填充區216N中的NMOS電晶體的閘極端。閘極導體452n、454n、456n和458n中的每一個通過相應的通孔連接器VG連接到較低電源電壓VSS。虛設閘極導體452p、454p、456p和458p中的每一個在隔離區處與主動區結構101p相交。端導體432p、434p、435p、436p和438p中的每一個通過相應的通孔連接器（第4D圖中未示出）連接到較高電源電壓VDD，由此圍繞主動區結構102p的n型井保持在較高電源電壓VDD。在第6D圖中示出了對應於第4D圖中的佈局圖案的等效電路。
第4E圖是根據一些實施例的第2D圖的邊界單元290中的填充區276P和276E的區段400E的佈局圖。第5E圖是根據一些實施例的表示第4E圖中的佈局圖的棍棒圖。第6E圖是對應於第5E圖的棍棒圖的等效電路。如第4E圖和第5E圖所示，第4E圖的佈局圖包括這樣的佈局圖案，這些佈局圖案用於指定主動區結構101p和101n的佈局圖案，以及用於指定在X方向上延伸的水平導線422、424、425、426和428。第4E圖的佈局圖包括用於指定閘極導體和端導體的佈局圖案。由第4E圖中的佈局圖案指定的端導體包括端導體432p、432n、434p、434n、435p、435n、436p、436n、438p和438n。在第4E圖和第5E圖中，閘極導體452p、454p、456p和458p中的每一個與主動區結構101p相交並通過相應的通孔連接器VG連接到較高電源電壓VDD。閘極導體452n、454n、456n和458n中的每一個與主動區結構101n相交並通過相應的通孔連接器VG連接到較低電源電壓VSS。在第6E圖中示出了對應於第4E圖中的佈局圖案的等效電路。
第7A圖是根據一些實施例的積體電路700的示意性平面圖。第7A圖中的平面圖是第1圖中的平面圖的修改版本。在第7A圖中，邊界單元的陣列110A沿Y方向與禁用區190A右側的垂直區邊界193A對齊，並且邊界單元的陣列110B沿Y方向與禁用區190B右側的垂直區邊界193B對齊。相比之下，在第1圖中，邊界單元的陣列110A沿Y方向與禁用區190A左側的垂直區邊界191A對齊，並且邊界單元的陣列110B沿Y方向與禁用區190B左側的垂直區邊界191B對齊。陣列110A和110B中的邊界單元的示例在第7B圖中示出為邊界單元710。
此外，在第1圖中，邊界單元的陣列120A沿Y方向與禁用區190A左側的垂直區邊界191A對齊，並且邊界單元的陣列120B沿Y方向與禁用區190B左側的垂直區邊界191B對齊。作為比較，在第1圖中，邊界單元的陣列120A沿Y方向與禁用區190A右側的垂直區邊界193A對齊，並且邊界單元的陣列120B沿Y方向與禁用區190B右側的垂直區邊界193B對齊。陣列120A和120B中的邊界單元的示例在第7C圖中示出為邊界單元720。
第8A-8B圖是根據一些實施例的禁用區的兩個垂直區邊界之間的區域的示意性平面圖。第8A圖中的平面圖是第3A圖中的平面圖的修改。在第8A圖中，圍繞用於PMOS電晶體的主動區結構101p和102p的n型井被配置為利用鄰近垂直區邊界193A的邊界單元820[102]中的n型拾取區815N中的分接單元保持在較高電源電壓VDD。相比之下，在第3A圖中，圍繞用於PMOS電晶體的主動區結構101p和102p的n型井被配置為利用鄰近垂直區邊界191B的邊界單元210[101DH]中的n型拾取區215N中的分接單元而保持在較高電源電壓VDD。
第8B圖中的平面圖是第8A圖中的平面圖的修改版本。在第8A圖中，ESD裝置區222P和222N中的每一個的邊緣與邊界單元220[101]的垂直邊界221v之一對齊。在第8B圖中，作為第8A圖的修改版本，ESD裝置區822P和822N的邊緣不與邊界單元820[101]的垂直邊界821v對齊。
第9圖是根據一些實施例的半導體裝置900的截面圖。在半導體裝置900的截面圖中，TSV 198B延伸得高於基板20的頂表面25。在半導體裝置900中，TSV 198B的第一端911在基板20的與邊界單元210和220相反的一側，並且TSV 198B的第二端913在基板20的與邊界單元210和220相同的一側。在垂直區邊界191B和193B之間的矩形禁用區190B中，電路元件被從基板20的頂表面25排除。在一些實施例中，該對電路元件的排除沿TSV的側面向上延伸至天線接墊914。接地環919位於基板的頂表面25處的邊界單元210和220與TSV 198B的側壁之間。在一些實施例中，接地環919比邊界單元210和220更深地延伸到基板中。
天線接墊914靠近TSV 198B的第二端913。在半導體裝置900中，天線接墊914與TSV 198B的第二端913直接接觸。在一些實施例中，天線接墊914通過介電材料層與TSV 911的第二端913分離，並且通過從天線接墊914延伸到TSV 198B的第二端913的至少一個觸點或通孔電連接到TSV。
天線接墊914分別通過導電柱921和922電連接到基板20中的ESD單元邊界單元210和220中的ESD保護電路。導電柱921電連接到邊界單元210中的ESD保護電路和導線912a。在一些實施例中，導電柱921電連接到邊界單元210中的ESD保護電路的輸入節點（例如，第4A圖和第5A圖中的水平導線425）。導電柱922電連接到邊界單元220中的ESD保護電路和導線912b。在一些實施例中，導電柱922電連接到邊界單元220中的ESD保護電路的輸入節點（例如，第4A圖和第5A圖中的水平導線425）。導線912a和導線912b電連接到天線接墊914。在一些實施例中，導線直接電連接到天線接墊914。
在半導體裝置900中，天線部分916a和916b從天線接墊914向基板20延伸。天線部分916a在靠近導電柱921位置處電連接到天線接墊914並且位於導電柱921和TSV 198B之間。天線部分916b在基板的與ESD單元相同的一側電連接到天線接墊914。天線部分916b在導電柱922和TSV 198B之間。
第10圖是根據一些實施例的電子設計自動化（EDA）系統1000的方塊圖。
在一些實施例中，EDA系統1000包括APR系統。根據一些實施例，本文描述的設計佈局圖的方法表示根據一個或多個實施例的佈線佈置，例如，可使用EDA系統1000實現。
在一些實施例中，EDA系統1000是通用計算設備，包括硬體處理器1002和非暫時性電腦可讀存儲媒介1004。非暫時性電腦可讀存儲媒介1004尤其是編碼有、即存儲電腦程式代碼1006，即一組可執行指令。硬體處理器1002對指令1006的執行代表（至少部分地）EDA工具，其根據一個或多個實施例實現本文描述的方法的一部分或全部（下文中，所提及的過程和/或方法）。
硬體處理器1002通過匯流排1008電耦接到非暫時性電腦可讀存儲媒介1004。硬體處理器1002還通過匯流排1008電耦接到I/O介面1010。網路介面1012也通過匯流排1008電連接到硬體處理器1002。網路介面1012連接到網路1014，使得硬體處理器1002和非暫時性電腦可讀存儲媒介1004能夠通過網路1014連接到外部元件。硬體處理器1002被配置為執行編碼在非暫時性電腦可讀存儲媒介1004中的電腦程式代碼1006，以便使EDA系統1000可用於執行部分或全部所述過程和/或方法。在一個或多個實施例中，硬體處理器1002是中央處理單元（CPU）、多處理器、分散式處理系統、專用積體電路（ASIC）和/或合適的處理單元。
在一個或多個實施例中，非暫時性電腦可讀存儲媒介1004是電子的、磁性的、光學的、電磁的、紅外線的和/或半導體系統（或裝置或設備）。例如，非暫時性電腦可讀存儲媒介1004包括半導體或固態記憶體、磁帶、可移除電腦軟碟、隨機存取記憶體（RAM）、唯讀記憶體（ROM）、硬磁片和/或光碟。在使用光碟的一個或多個實施例中，非暫時性電腦可讀存儲媒介1004包括光碟唯讀記憶體（CD-ROM）、光碟讀/寫（CD-R/W）和/或數位視訊光碟（DVD）。
在一個或多個實施例中，非暫時性電腦可讀存儲媒介1004存儲電腦程式代碼1006，該電腦程式代碼1006被配置為使EDA系統1000（其中這種執行（至少部分地）表示EDA工具）可用於執行部分或全部所述過程和/或方法。在一個或多個實施例中，非暫時性電腦可讀存儲媒介1004還存儲有助於執行部分或全部所述過程和/或方法的資訊。在一個或多個實施例中，非暫時性電腦可讀存儲媒介1004存儲標準單元的庫1007，包括如本文所公開的這樣的標準單元。在一個或多個實施例中，非暫時性電腦可讀存儲媒介1004存儲一個或多個佈局圖1009，其對應於在此公開的一個或多個佈局。
EDA系統1000包括I/O介面1010。I/O介面1010耦接到外部電路。在一個或多個實施例中，I/O介面1010包括用於向硬體處理器1002傳送資訊和命令的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕和/或游標方向鍵。
EDA系統1000還包括耦接到硬體處理器1002的網路介面1012。網路介面1012允許EDA系統1000與一個或多個其他電腦系統連接到的網路1014通信。網路介面1012包括無線網路介面，例如藍牙、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻碼分多址(WCDMA)；或有線網路介面，例如乙太網路(ETHERNET)、通用串行匯流排(USB)或IEEE-1364。在一個或多個實施例中，部分或全部提到的過程和/或方法在兩個或多個EDA系統1000中實現。
EDA系統1000被配置為通過I/O介面1010接收資訊。通過I/O介面1010接收的資訊包括指令、資料、設計規則、標準單元庫和/或用於由硬體處理器1002處理的其他參數中的一項或多項。資訊通過匯流排1008傳輸到硬體處理器1002。EDA系統1000被配置為通過I/O介面1010接收與使用者介面（UI）相關的資訊。資訊作為UI 1042存儲在非暫時性電腦可讀存儲媒介1004中。
在一些實施例中，部分或全部提到的過程和/或方法被實現為由處理器執行的獨立軟體應用程式。在一些實施例中，部分或全部提到的過程和/或方法被實現為作為附加軟體應用程式的一部分的軟體應用程式。在一些實施例中，部分或全部提到的過程和/或方法被實現為軟體應用程式的外掛程式。在一些實施例中，提到的過程和/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用程式。在一些實施例中，部分或全部提到的過程和/或方法被實現為由EDA系統1000使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖是使用諸如可從CADENCE DESIGN SYSTEMS, Inc.獲得的VIRTOOSO®的工具或其他合適的佈局生成工具生成的。
在一些實施例中，這些過程被實現為存儲在非暫時性電腦可讀記錄介質中的程式的功能。非暫時性電腦可讀記錄介質的示例包括但不限於外部/可移除和/或內部/內置存儲或記憶體單元，例如，光碟（諸如DVD）、磁片（諸如硬碟）、半導體記憶體（諸如ROM、RAM、存儲卡等）中的一個或多個。
第11圖是根據一些實施例的積體電路（IC）製造系統1100以及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1100製造(A)一個或多個半導體遮罩或(B)半導體積體電路的層中的至少一個元件中的至少一個。
在第11圖中，IC製造系統1100包括在設計、開發和製造週期中相互交互的實體，例如設計室1120、遮罩室1130和IC製造商/製造者（“fab”）1150，和/或與製造IC裝置1160相關的服務。IC製造系統1100中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體交互並向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計室1120、遮罩室1130和IC fab 1150中的兩個或更多個由單個更大的公司擁有。在一些實施例中，設計室1120、遮罩室1130和IC fab 1150中的兩個或更多個共存於公共設施中並使用公共資源。
設計室（或設計團隊）1120生成IC設計佈局圖1122。IC設計佈局圖1122包括為IC裝置1160設計的各種幾何圖案。幾何圖案對應於金屬、氧化物或半導體層的圖案，其組成要製造的IC裝置1160的各種元件。各層組合形成各種IC特徵。例如，IC設計佈局圖1122的一部分包括各種IC特徵，例如主動區、閘極電極、源極和汲極、層間互連的金屬線或通孔、以及用於鍵合接墊的開口，其將在半導體基板（例如矽晶圓）和設置在半導體基板上的各種材料層中形成。設計室1120實現適當的設計程式以形成IC設計佈局圖1122。設計程式包括邏輯設計、物理設計或佈局佈線中的一個或多個。IC設計佈局圖1122呈現在一個或多個具有幾何圖案資訊的資料檔案中。例如，IC設計佈局圖1122可以GDSII檔案格式或DFII檔案格式表示。
遮罩室1130包括遮罩資料準備1132和遮罩製造1144。遮罩室1130使用IC設計佈局圖1122來製造一個或多個遮罩1145，用於根據IC設計佈局圖1122製造IC裝置1160的各個層。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122被轉換成代表性資料檔案（“RDF”）。遮罩資料準備1132將RDF提供給遮罩製造1144。遮罩製造1144包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，例如遮罩（遮罩板）1145或半導體晶圓1153。IC設計佈局圖1122由遮罩資料準備1132操縱以符合遮罩寫入器的特定特性和/或IC fab 1150的要求。在第11圖中，遮罩資料準備1132和遮罩製造1144被示為單獨的元素。在一些實施例中，遮罩資料準備1132和遮罩製造1144可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學鄰近校正（OPC），其使用光刻增強技術來補償圖像誤差，例如可能由衍射、干涉、其他過程效應等引起的那些。OPC調整IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括進一步的解析度增強技術（RET），例如離軸照明、亞解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，還使用逆光刻技術（ILT），其將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢查器（MRC），該檢查器檢查IC設計佈局圖1122，該IC設計佈局圖1122在OPC中使用一組遮罩創建規則進行處理，該規則包含某些幾何和/或連線性限制確保足夠的餘量，以解決半導體製造過程中的可變性等。在一些實施例中，MRC修改IC設計佈局圖1122以補償遮罩製造1144期間的限制，這可以撤銷由OPC執行的部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備1132包括光刻工藝檢查（LPC），其模擬將由IC fab 1150實現以製造IC裝置1160的處理。LPC基於IC設計佈局圖1122模擬該處理以創建類比製造裝置，例如IC裝置1160。LPC類比中的處理參數可以包括與IC製造週期的各種工藝相關的參數、與用於製造IC的工具相關的參數和/或製造工藝的其他方面。LPC考慮了各種因素，例如空間圖像對比度、焦深（“DOF”）、遮罩誤差增強因數（“MEEF”）、其他合適的因素等或它們的組合。在一些實施例中，在LPC創建了類比製造裝置之後，如果模擬裝置的形狀不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步細化IC設計佈局圖1122。
應當理解，為了清楚起見，對遮罩資料準備1132的上述描述已被簡化。在一些實施例中，遮罩資料準備1132包括附加特徵，例如邏輯操作（LOP），以根據製造規則修改IC設計佈局圖1122。此外，在遮罩資料準備1132期間應用於IC設計佈局圖1122的過程可以以各種不同的循序執行。
在遮罩資料準備1132之後和遮罩製造1144期間，基於修改的IC設計佈局圖1122製造遮罩1145或遮罩組1145。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122執行一個或多個光刻曝光。在一些實施例中，電子束（e-束）或多個e-束的機制用於基於修改的IC設計佈局圖1122在遮罩（光遮罩或遮罩板）1145上形成圖案。遮罩1145可以用各種技術形成。在一些實施例中，遮罩1145使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層（例如，光致抗蝕劑）的例如紫外（UV）束的輻射束被不透明區域阻擋並透過透明區域。在一個示例中，遮罩1145的二元遮罩版本包括透明基板（例如，熔融石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相移技術形成遮罩1145。在遮罩1145的相移遮罩（PSM）版本中，在相移遮罩上形成的圖案中的各種特徵被配置為具有適當的相位差以提高解析度和成像品質。在各種示例中，相移遮罩可以是衰減的PSM或交替的PSM。由遮罩製造1144產生的遮罩用於多種工藝。例如，這樣的遮罩用於離子注入工藝中以在半導體晶圓1153中形成各種摻雜區域，用於蝕刻工藝中以在半導體晶圓1153中形成各種蝕刻區域，和/或用於其他合適的工藝中。
IC fab 1150是IC製造企業，包括一個或多個製造設施，用於製造各種不同的IC產品。在一些實施例中，IC Fab 1150是半導體代工廠。例如，可能有一個製造設施用於多個IC產品的前端製造（生產線前端（FEOL）製造），而第二製造設施可以提供用於IC產品的互連和封裝的後端製造（生產線後端（BEOL）製造），而第三製造工廠可以為代工業務提供其他服務。
IC fab 1150包括製造工具1152，製造工具1152被配置為對半導體晶圓1153執行各種製造操作，從而根據遮罩（例如遮罩1145）製造IC裝置1160。在各種實施例中，製造工具1152包括晶圓步進機、離子注入機、光致抗蝕劑塗布機、工藝室（例如，化學氣相沉積(CVD)室或低壓化學氣相沉積(LPCVD)爐）、化學機械平坦化(CMP)系統、等離子蝕刻系統、晶圓清潔系統或能夠執行如本文所討論的一種或多種合適的製造過程的其他製造設備中的一種或多種。
IC fab 1150使用由掩膜室1130製造的掩膜1145來製造IC裝置1160。因此，IC fab 1150至少間接地使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，半導體晶圓1153由IC fab 1150使用遮罩1145製造以形成IC裝置1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122進行一次或多次光刻曝光。半導體晶圓1153包括矽基板或其他適當的基板，其上形成有材料層。半導體晶圓1153進一步包括各種摻雜區、介電特徵、多級互連等（在隨後的製造步驟中形成）中的一個或多個。
關於積體電路（IC）製造系統（例如，第11圖的IC製造系統1100）和與其相關聯的IC製造流程的詳細資訊見於例如2016年2月9日授權的美國專利號9,256,709、2015年10月1日公佈的美國授權前公佈號20150278429、2014年2月6日公佈的美國授權前公佈號20140040838和2007年8月21日授權的美國專利號7,260,442，每個專利的全部內容在此通過引用併入。
本揭露之一實施例的一個方面涉及一種積體電路。該積體電路包括具有第一垂直區邊界的第一禁用區和具有第二垂直區邊界的第二禁用區。該積體電路還包括在第一垂直區邊界和第二垂直區邊界之間沿第一方向延伸的第一型主動區結構的陣列和第二型主動區結構的陣列。第一垂直區邊界和第二垂直區邊界中的每一個沿垂直於第一方向的第二方向延伸。該積體電路還包括沿第二方向與第一垂直區邊界對齊的第一側邊界單元的陣列，以及沿第二方向與第二垂直區邊界對齊的第二側邊界單元的陣列。在積體電路中，第一側邊界單元具有拾取區和一個或多個ESD保護電路，第二側邊界單元具有一個或多個ESD保護電路。
本揭露之一實施例的另一方面還涉及一種積體電路。該積體電路包括具有沿垂直於第一方向的第二方向延伸的第一垂直區邊界的第一禁用區，以及具有沿第二方向延伸的第二垂直區邊界的第二禁用區。該積體電路還包括主動區結構的陣列。主動區結構的陣列包括第一對相鄰主動區結構和第二對相鄰主動區結構。第一對相鄰主動區結構具有第一第一型主動區結構和第一第二型主動區結構。第二對相鄰主動區結構具有第二第一型主動區結構和第二第二型主動區結構。第一第一型主動區結構與第二第一型主動區結構相鄰。主動區結構的陣列中的每個主動區結構在第一垂直區邊界和第二垂直區邊界之間在第一方向上延伸。該積體電路還包括與第一垂直區邊界相鄰的第一側邊界單元，以及與第二垂直區邊界相鄰的第二側邊界單元。第一側邊界單元具有一個或多個ESD保護電路和至少一個拾取區。第二側邊界單元具有一個或多個ESD保護電路。
本揭露之一實施例的又一方面涉及一種半導體裝置。該半導體裝置包括直通矽通孔、圍繞直通矽通孔的禁用區、以及終止于禁用區的垂直區邊界的主動區結構。該半導體裝置還包括在主動區結構中具有ESD裝置區、虛設裝置區和拾取區的邊界單元。拾取區位于ESD裝置區和虛設裝置區之間。邊界單元與垂直區邊界相鄰並且具有ESD裝置區中的ESD保護電路。
本領域普通技術人員將容易地看出，所公開的實施例中的一個或多個實現了上述優點中的一個或多個。在閱讀前述說明書之後，普通技術人員將能夠影響本文廣泛公開的各種改變、等效物的替換和各種其他實施例。因此，在此授予的保護旨在僅受所附權利要求及其等價物中包含的定義的限制。
100:積體電路 101A:單元列 102A:單元列 132A:角單元 134A:角單元 110A:陣列 191A:垂直區邊界 190A:禁用區 194A:水平區邊界 154A:區域 193A:垂直區邊界 210:邊界單元 195A:圓形TSV禁用區 192A:水平區邊界 152A:區域 120A:陣列 144A:角單元 142A:角單元 220:邊界單元 180:區域 109:主動區結構 134B:角單元 110B:陣列 101:單元列 102:單元列 132B:角單元 191B:垂直區邊界 190B:禁用區 194B:水平區邊界 154B:區域 193B:垂直區邊界 120B:陣列 144B:角單元 198B:直通矽通孔 102B:單元列 101B:單元列 192B:水平區邊界 152B:區域 195B:禁用區 142B:角單元 229P:虛設裝置區 221v:垂直單元邊界 229N:虛設裝置區 293:垂直區邊界 221h:水平邊界 222P:ESD裝置區 222N:ESD裝置區 214P:ESD裝置區 211v:垂直邊界 212P:ESD裝置區 212N:ESD裝置區 214N:ESD裝置區 211h:水平邊界 215N:n型拾取區 291:垂直區邊界 217N:虛設裝置區 217P:虛設裝置區 219P:虛設裝置區 219N:虛設裝置區 215P:p型拾取區 280:角單元 289N:虛設裝置區 289P:虛設裝置區 286P:p型填充區 286N:n型填充區 296P:p型填充區 400E:區段 290:角單元 299P:虛設裝置區 296N:n型填充區 299N:虛設裝置區 210[101]:邊界單元 210[102]:邊界單元 220[103]:邊界單元 220[102]:邊界單元 220[101]:邊界單元 101p:主動區結構 101n:主動區結構 102p:主動區結構 102n:主動區結構 400AB:區段 210[101DH]:邊界單元 210[103DH]:邊界單元 215P[103]:p型拾取區 215N:n型拾取區 215P:p型拾取區 210F[101DH]:邊界單元 VSS:電源電壓 428:水平導線 426:水平導線 425:水平導線 424:水平導線 422:水平導線 VDD:電源電壓 452n:閘極導體 452p:閘極導體 20:基板 435n:端導體 435p:端導體 436:端導體 A-A’:切割平面 B-B’:切割平面 C-C’:切割平面 432p:端導體 432n:端導體 454p:閘極導體 434:端導體 454n:閘極導體 456p:閘極導體 456n:閘極導體 458p:閘極導體 438p:端導體 438n:端導體 458n:閘極導體 400P:區段 400N:區段 400E:區段 700:積體電路 710:邊界單元 720:邊界單元 820[102]:邊界單元 820[101]:邊界單元 822P:ESD裝置區 822N:ESD裝置區 821v:垂直邊界 912a:導線 914:天線接墊 913:第二端 912b:導線 916a:天線部分 921:導電柱 25:頂表面 919:接地環 911:第一端 922:導電柱 916b:天線部分 1000:EDA系統 1014:網路 1012:網路介面 1002:硬體處理器 1010:I/O介面 1008:匯流排 1004:非暫時性電腦可讀存儲媒介 1006:電腦程式代碼,指令 1007:庫 1009:佈局圖 1042:使用者介面 1100:IC製造系統 1120:設計室 1122:IC設計佈局圖 1130:遮罩室 1132:遮罩資料準備 1144:遮罩製造 1145:遮罩 1150:IC fab 1152:製造工具 1153:半導體晶圓 1160:IC裝置
在結合附圖閱讀時，通過下面的具體描述來最佳地理解本揭露之一實施例的各方面。應當注意，根據該行業的標準慣例，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。 第1圖是根據一些實施例的積體電路的示意性平面圖。 第2A-2E圖是根據一些實施例的圍繞第1圖中的禁用區（keep-out zone）的邊界單元中的各種裝置區的示意圖。 第3A-3B圖是根據一些實施例的在禁用區的兩個垂直區邊界之間的區域的示意性平面圖。 第4A-4B圖是根據一些實施例的第3A圖中的邊界單元中的ESD裝置區的區段的佈局圖。 第4A1圖是根據一些實施例的第4A圖所指定的ESD裝置區在切割平面A-A’中的截面圖。 第4A2圖是根據一些實施例的第4A圖所指定的ESD裝置區在切割平面B-B’中的截面圖。 第4A3圖是根據一些實施例的第4A圖所指定的ESD裝置區在切割平面C-C’中的截面圖。 第4C圖是根據一些實施例的第3B圖中的邊界單元中的p型拾取區和填充區的區段的佈局圖。 第4D圖是根據一些實施例的第3B圖中的邊界單元中的n型拾取區和填充區在垂直翻轉之後的區段的佈局圖。 第4E圖是根據一些實施例的第2D圖的邊界單元中的填充區的區段的佈局圖。 第5A-5B圖是根據一些實施例的對應地表示第4A-4B圖中的佈局圖的棍棒圖（stick diagram）。 第5C-5D圖是根據一些實施例的對應地表示第4C-4D圖中的佈局圖的棍棒圖。 第5E圖是根據一些實施例的表示第4E圖中的佈局圖的棍棒圖。 第6A-6B圖是分別對應於第5A-5B圖的棍棒圖的等效電路。 第6C-6D圖是分別對應於第5C-5D圖的棍棒圖的等效電路。 第6E圖是對應於第5E圖的棍棒圖的等效電路。 第7A圖是根據一些實施例的積體電路的示意性平面圖。 第7B-7C圖是如第7B圖所示的陣列邊界單元中的邊界單元的示例。 第8A-8B圖是根據一些實施例的禁用區的兩個垂直區邊界之間的區域的示意性平面圖。 第9圖是根據一些實施例的半導體裝置的截面圖。 第10圖是根據一些實施例的電子設計自動化（EDA）系統的方塊圖。 第11圖是根據一些實施例的積體電路（IC）製造系統以及與其相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:積體電路
101A:單元列
102A:單元列
132A:角單元
134A:角單元
110A:陣列
191A:垂直區邊界
190A:禁用區
194A:水平區邊界
154A:區域
193A:垂直區邊界
210:邊界單元
195A:圓形TSV禁用區
192A:水平區邊界
152A:區域
120A:陣列
144A:角單元
142A:角單元
220:邊界單元
180:區域
109:主動區結構
134B:角單元
110B:陣列
101:單元列
102:單元列
132B:角單元
191B:垂直區邊界
190B:禁用區
194B:水平區邊界
154B:區域
193B:垂直區邊界
120B:陣列
144B:角單元
198B:直通矽通孔
102B:單元列
101B:單元列
192B:水平區邊界
152B:區域
195B:禁用區
142B:角單元

Claims (20)

  1. 一種積體電路，包括： 具有一第一垂直區邊界的一第一禁用區； 具有一第二垂直區邊界的一第二禁用區； 一第一型主動區結構陣列和一第二型主動區結構陣列，在該第一垂直區邊界和該第二垂直區邊界之間在一第一方向上延伸，並且其中，該第一垂直區邊界和該第二垂直區邊界中的每一者在垂直於該第一方向的一第二方向上延伸； 一第一側邊界單元陣列，沿該第二方向與該第一垂直區邊界對齊，其中一第一側邊界單元具有一或多個靜電放電保護電路及一拾取區；和 一第二側邊界單元陣列，沿該第二方向與該第二垂直區邊界對齊，其中該第二側邊界單元具有一或多個靜電放電保護電路。
  2. 如請求項1所述的積體電路，其中該第一側邊界單元中的一主動區結構的大部分長度被一或多個靜電放電裝置區佔據。
  3. 如請求項1所述的積體電路，其中該第一側邊界單元中的一主動區結構中具有一靜電放電裝置區和一虛設裝置區，並且其中該虛設裝置區位於該靜電放電裝置區和該第一垂直區邊界之間。
  4. 如請求項3所述的積體電路，其中該靜電放電裝置區是一二極體裝置區或一天線裝置區中之一者。
  5. 如請求項1所述的積體電路，其中該第一側邊界單元中的該拾取區為一主動區結構，該主動區結構中亦具有一靜電放電裝置區及一虛設裝置區，並且其中該虛設裝置區位於該拾取區和該第一垂直區邊界之間。
  6. 如請求項1所述的積體電路，其中該第二側邊界單元中的一主動區結構的大部分長度被一或多個靜電放電裝置區佔據。
  7. 如請求項1所述的積體電路，其中該第二側邊界單元中的一主動區結構具有一靜電放電裝置區和一虛設裝置區，並且其中該虛設裝置區位於該靜電放電裝置區和該第二垂直區邊界之間。
  8. 如請求項1所述的積體電路，其中該第二側邊界單元更具有一拾取區。
  9. 一種積體電路，包括： 一第一禁用區，具有在垂直於一第一方向的一第二方向上延伸的一第一垂直區邊界； 一第二禁用區，具有在該第二方向上延伸的一第二垂直區邊界； 一主動區結構陣列，包括一第一對相鄰主動區結構和一第二對相鄰主動區結構，該第一對相鄰主動區結構具有一第一第一型主動區結構和一第一第二型主動區結構，該第二對相鄰主動區結構具有一第二第一型主動區結構和一第二第二型主動區結構，其中該第一第一型主動區結構與該第二第一型主動區結構相鄰，並且其中該主動區結構陣列中的每個主動區結構在該第一垂直區邊界和該第二垂直區邊界之間在該第一方向上延伸； 一第一側邊界單元，與該第一垂直區邊界相鄰並且具有一或多個靜電放電保護電路和至少一拾取區；和 一第二側邊界單元，與該第二垂直區邊界相鄰並且具有一或多個靜電放電保護電路。
  10. 如請求項9所述的積體電路，其中該第一側邊界單元包括該第一第一型主動區結構中的一第一虛設裝置區和該第一第二型主動區結構中的一第二虛設裝置區，並且其中該第一虛設裝置區和該第二虛設裝置區中的每一者與該第一垂直區邊界相鄰。
  11. 如請求項10所述的積體電路，其中該第一側邊界單元包括該第一第一型主動區結構中的一第一靜電放電裝置區和該第一第二型主動區結構中的一第二靜電放電裝置區。
  12. 如請求項11所述的積體電路，其中該第一側邊界單元更包括在該第二靜電放電裝置區和該第二虛設裝置區之間的一第一拾取區。
  13. 如請求項10所述的積體電路，其中該第一側邊界單元包括該第二第一型主動區結構中的一第三虛設裝置區和該第二第二型主動區結構中的一第四虛設裝置區，並且其中該第三虛設裝置區與該第四虛設裝置區中的每一者與該第一垂直區邊界相鄰。
  14. 如請求項13所述的積體電路，其中該第一側邊界單元包括該第二第一型主動區結構中的一第三靜電放電裝置區和該第二第二型主動區結構中的一第四靜電放電裝置區。
  15. 如請求項14所述的積體電路，其中該第一側邊界單元更包括在該第三靜電放電裝置區和該第三虛設裝置區之間的一第二拾取區。
  16. 如請求項9所述的積體電路，其中該第二側邊界單元包括該第一第一型主動區結構中的一靜電放電裝置區和一虛設裝置區，並且其中該虛設裝置區位於該靜電放電裝置區和該第二垂直區邊界之間。
  17. 如請求項9所述的積體電路，其中該第二側邊界單元包括該第一第二型主動區結構中的一靜電放電裝置區和一虛設裝置區，並且其中該虛設裝置區位於該靜電放電裝置區和該第二垂直區邊界之間。
  18. 如請求項9所述的積體電路，其中該第二側邊界單元包括該第一第一型主動區結構中的一靜電放電裝置區、一拾取區和一虛設裝置區，並且其中，該拾取區位於該靜電放電裝置區和該虛設裝置區之間。
  19. 一種半導體裝置，包括： 一直通矽通孔； 圍繞該直通矽通孔的一禁用區； 一主動區結構，該主動區結構終止於該禁用區的一垂直區邊界； 一邊界單元，具有該主動區結構中的一靜電放電裝置區、一虛設裝置區和一拾取區，其中該拾取區位於該靜電放電裝置區和該虛設裝置區之間；並且 其中，該邊界單元與該垂直區邊界相鄰，並且具有該靜電放電裝置區中的一靜電放電保護電路。
  20. 如請求項19所述的半導體裝置，更包括： 一天線接墊，電連接到該靜電放電保護電路。
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