TW202341476A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件，包含基底、井區、第一溝槽、第二溝槽、第一閘極、源極電極及汲極電極。基底具有第一導電類型，井區具有第二導電類型，且設置於基底上，第一溝槽和第二溝槽設置於井區中，第一溝槽內設置有第一場板和第一介電層圍繞第一場板，第二溝槽內設置有第二場板和第二介電層圍繞第二場板，第一閘極設置於第一場板上方，源極電極設置於第一溝槽的第一側，汲極電極設置於第二溝槽的第二側，沿著第一方向依序排列源極電極、第一溝槽、第二溝槽與汲極電極。

Description

半導體元件及其製造方法
本揭露係關於積體電路技術，特別是關於一種包含橫向擴散溝槽型金屬氧化物半導體元件之積體電路結構及其製造方法。
金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)是最常被應用在積體電路中的元件，其包含水平式結構，例如橫向擴散金屬氧化物半導體(laterally-diffused metal-oxide semiconductor，LDMOS)場效電晶體(FET)，以及垂直式結構，例如平面型閘極金屬氧化物半導體場效電晶體(planar gate MOSFET)、溝槽型閘極金屬氧化物半導體場效電晶體(trench gate MOSFET)。為了達到耐高壓的效果，可以在橫向擴散金屬氧化物半導體場效電晶體中擴大場板(field plate)和漂移區(drift region)的長度，或者在溝槽型閘極金屬氧化物半導體場效電晶體中擴大溝槽的深度，然而，這些方式會造成元件尺寸增加、與其他元件的製程不相容、及增加製程難度等問題，因此，業界亟需在積體電路中能夠滿足各方面需求的金屬氧化物半導體元件。
有鑑於此，本揭露提出一種包含橫向擴散溝槽型金屬氧化物半導體元件之積體電路結構及其製造方法，其能夠使用功率積體電路製程整合技術(Bipolar-CMOS-DMOS，BCD)，在相同的半導體基底上同時形成橫向擴散溝槽型金屬氧化物半導體(trench LDMOS)元件、橫向擴散金屬氧化物半導體(LDMOS)元件和互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)元件，並且讓橫向擴散溝槽型金屬氧化物半導體元件達到縮小溝槽深度、改善製程難度、提高崩潰電壓、降低導通電阻等效果。
根據本揭露的一實施例，提供一種半導體元件，包括基底、井區、第一溝槽、第二溝槽、第一閘極、源極電極及汲極電極。基底具有第一導電類型，井區具有第二導電類型，且設置於基底上，第一溝槽和第二溝槽設置於井區中，第一溝槽內設置有第一場板和第一介電層圍繞第一場板，第二溝槽內設置有第二場板和第二介電層圍繞第二場板，第一閘極設置於第一場板上方，源極電極設置於第一溝槽的第一側，汲極電極設置於第二溝槽的第二側，且沿著第一方向，依序排列源極電極、第一溝槽、第二溝槽與汲極電極。
根據本揭露的一實施例，提供一種半導體元件的製造方法，包括以下步驟：提供具有第一導電類型的基底；形成具有第二導電類型的井區於基底上；在井區中形成第一溝槽和第二溝槽；在第一溝槽和第二溝槽內順向性地沉積介電層，並填充導電層於介電層上；蝕刻第一溝槽和第二溝槽內的導電層，以分別形成第一凹陷位於第一場板上，及第二凹陷位於第二場板上；在第一凹陷和第二凹陷內填充介電材料，以分別形成第一介電隔離部和第二介電隔離部；蝕刻第一溝槽內的介電層和第一介電隔離部，形成第一凹槽；在第一凹槽內形成第一閘極；以及在井區形成源極區和汲極區，其中源極區位於第一溝槽的第一側，汲極區位於第二溝槽的第二側。
本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。
另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。
雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。
本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。
本揭露中所提及的「耦接」、「耦合」、「電連接」一詞包含任何直接及間接的電氣連接手段。舉例而言，若文中描述第一部件耦接於第二部件，則代表第一部件可直接電氣連接於第二部件，或透過其他裝置或連接手段間接地電氣連接至該第二部件。
雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。
本揭露係關於包含橫向擴散溝槽型金屬氧化物半導體元件之積體電路結構及其製造方法，其能夠使用功率積體電路製程整合技術(Bipolar-CMOS-DMOS，BCD)，在相同的半導體基底上同時形成橫向擴散溝槽型金屬氧化物半導體(trench LDMOS)元件、橫向擴散金屬氧化物半導體(LDMOS)元件和互補金屬氧化物半導體(CMOS)元件，並且讓橫向擴散溝槽型金屬氧化物半導體元件達到縮小溝槽深度、改善製程難度、提高崩潰電壓和降低導通電阻等效果。
第1圖是根據本揭露一實施例所繪示的半導體元件的剖面示意圖。如第1圖所示，在一實施例中，半導體元件100包含基底101，其具有第一導電類型，例如為p型矽基底，井區103設置於基底101上，井區103具有與第一導電類型相反的第二導電類型，例如為深層n型井區(deep n-type well，DNW)或n型矽磊晶層(N-epi)。半導體元件100還包含第一溝槽105-1和第二溝槽105-2設置於井區103中，第一溝槽105-1內設置有第一場板(field plate)107-1和第一介電層106-1圍繞第一場板107-1，第二溝槽105-2內設置有第二場板107-2和第二介電層106-2圍繞第二場板107-2。在此實施例中，第一閘極109-1也設置於第一溝槽105-1內，且位於第一場板107-1上方，第一閘極109-1和第一場板107-1之間相隔第一介電隔離部108-1，第一介電隔離部108-1覆蓋於第一場板107-1上，第一閘極109-1可設置於第一介電隔離部108-1中，並且當沿著垂直於基底101表面的一方向（例如Z軸方向）觀察時，第一閘極109-1和第一場板107-1之間可以不互相對齊，而產生錯位，例如第一閘極109-1相較於第一場板107-1可向右邊（例如沿著X軸方向）偏移。在一些實施例中，第一閘極109-1、第一場板107-1和第二場板107-2可由相同的導電材料形成，例如多晶矽、摻雜的多晶矽、金屬矽化物、金屬或其他導電材料，第一介電層106-1、第二介電層106-2和第一介電隔離部108-1也可由相同的介電材料形成，例如氧化矽、氮化矽、氮氧化矽或高介電常數的介電材料。
此外，半導體元件100還包含第一基體區117-1設置於第一溝槽105-1的第一側10，第二基體區117-2設置於第一溝槽105-1和第二溝槽105-2之間，第一基體區117-1和第二基體區117-2具有第一導電類型，例如皆為p型基體區(p-body)，且第一基體區117-1和第二基體區117-2的第一導電類型摻質的摻質濃度會大於井區103的第二導電類型摻質的摻質濃度。第一基體區117-1和第二基體區117-2形成於井區103中，靠近井區103的頂面，且第一基體區117-1和第二基體區117-2的底面皆高於第一場板107-1的頂面。半導體元件100還包含源極區111S，其設置於第一基體區117-1中，且靠近第一基體區117-1的頂面，以及包含汲極區113D，其設置於第二溝槽105-2的第二側20之井區103中，且靠近井區103的頂面。另外，半導體元件100還包含層間介電層120覆蓋於井區103之上。源極電極111貫穿層間介電層120，向下延伸至第一基體區117-1中，並且鄰接而電性耦接至源極區111S。汲極電極113貫穿層間介電層120，向下延伸至井區103中，並且鄰接而電性耦接至汲極區113D。場板接觸(field plate contact)115貫穿層間介電層120，向下延伸至第二基體區117-2中，而電性耦接至第二基體區117-2。在此實施例中，源極電極111設置於第一溝槽105-1的第一側10，汲極電極113設置於第二溝槽105-2的第二側20，且沿著第一方向（例如沿著X軸方向從右至左），源極電極111、第一溝槽105-1、第二溝槽105-2與汲極電極113會被依序排列。此外，在一些實施例中，第一場板107-1的電位可以與第一閘極109-1的電位相同（例如均為正電位），或者第一場板107-1的電位可以與源極電極111的電位相同（例如均為接地電位）。
同時參閱第1圖和第11圖，根據本揭露之一實施例，第一閘極109-1和第一基體區117-1之間會存在閘極介電層155，因此當對第一閘極109-1施予特定的偏壓（例如正電位）時，可以提升相鄰此閘極介電層的第一基體區117-1的導電率，而形成導通通道。根據本揭露之一實施例，當第一閘極109-1被施加導通偏壓（例如正電位）時，會在第一基體區117-1中形成導通通道，且當第一場板107-1和第二場板107-2被施加正電位時，可調整第一溝槽105-1和第二溝槽105-2周遭的井區103中的電場分布或電位分布，而避免局部區域產生高強度電場。因此，在操作半導體元件100的過程中，可允許電流自汲極電極113，沿著第二溝槽105-2的第二側20向下流到第二溝槽105-2下方，其次流到第一溝槽105-1下方，再沿著第一溝槽105-1的第一側10向上流經第一基體區117-1中的導通通道，最終到源極電極111，使得本揭露之半導體元件100具有U型的電流路徑110。此外，針對設置於第一溝槽105-1和第二溝槽105-2之間的第二基體區117-2，由於第二基體區117-2的導電型不同於井區103的導電型，所以在操作半導體元件100的過程中，電流不會自井區103而流入第二基體區117-2，且經由場板接觸115對第二基體區117-2施加電位，亦可以調控第二基體區117-2下方井區103中的電場分布或電位分布。本揭露之實施例利用基底101和井區103之間的PN接面(PN junction)，使得第一溝槽105-1的第一側10和第二溝槽105-2的第二側20皆可分散電壓，進而達到壓降較為平均地分布在電流路徑上的作用。此外，即便縮減了第一溝槽105-1和第二溝槽105-2的深度，但半導體元件100仍可達到僅靠單個極深溝槽所能達成的相同耐壓能力。根據本揭露的實施例，由於第一溝槽105-1和第二溝槽105-2具有縮減的深度，除了可降低半導體元件100的製程難度，亦可降低製作半導體元件過程中深溝槽對於晶圓產生的應力，因而有利於積體電路製程整合(BCD)，並提升製程良率。
第2圖是根據本揭露另一實施例所繪示的半導體元件的剖面示意圖。如第2圖所示，在一實施例中，半導體元件100還可包含埋層102設置於井區103的下方，例如是設置於井區103和基底101之間，埋層102具有第二導電類型，例如為n型埋層(n-type buried layer，NBL)。在此實施例中，半導體元件100進一步包含第三溝槽105-3和第四溝槽105-4，且第一溝槽105-1、第二溝槽105-2、第三溝槽105-3和第四溝槽105-4皆設置於井區103中，並向下延伸至埋層102中，但不會穿透埋層102的底面。在第二溝槽105-2內，第二介電隔離部108-2覆蓋於第二場板107-2上，第三溝槽105-3內設置有第三場板107-3和第三介電層106-3圍繞第三場板107-3，第二閘極109-2設置於第三溝槽105-3內，且與第三場板107-3之間相隔第三介電隔離部108-3，第三介電隔離部108-3覆蓋於第三場板107-3上，第二閘極109-2設置於第三介電隔離部108-3中，且當沿著垂直於基底101表面的方向（例如Z軸方向），觀察時，第二閘極109-2和第三場板107-3可以不互相對齊，例如第二閘極109-2相較於第三場板107-3可向左邊偏移。此外，第二閘極109-2和第一基體區117-1之間存在閘極介電層155。第四溝槽105-4內設置有第四場板107-4和第四介電層106-4圍繞第四場板107-4，源極電極111設置於第一溝槽105-1與第三溝槽105-3之間，汲極電極113設置於第四溝槽105-4與第二溝槽105-2之間，且沿著第一方向（例如沿著X軸方向從右至左），依序排列第三溝槽105-3、源極電極111、第一溝槽105-1、第二溝槽105-2、汲極電極113與第四溝槽105-4。在此實施例中，第四場板107-4的頂面高於第一場板107-1、第二場板107-2和第三場板107-3的頂面。在其他實施例中，第四場板107-4的頂面可與第一場板107-1、第二場板107-2和第三場板107-3的頂面在同一水平高度上。另外，閘極接觸(gate contact)119貫穿層間介電層120，鄰接而電性耦接至第一閘極109-1。第2圖的半導體元件100之其他部件可以參閱第1圖中具有相同標號的部件之相關描述，在此不再重複。
第3圖是根據本揭露另一實施例所繪示的半導體元件的立體透視示意圖和局部區域的剖面示意圖。如第3圖所示，在一實施例中，半導體元件100包含沿著第一方向（例如沿著X軸方向從右至左）依序排列的第三溝槽105-3、第一溝槽105-1、第二溝槽105-2與第四溝槽105-4，這些溝槽皆設置於井區103中，且第三溝槽105-3、第一溝槽105-1、第二溝槽105-2與第四溝槽105-4內各自包含第三場板107-3、第一場板107-1、第二場板107-2與第四場板107-4，這些場板各自被溝槽內的第三介電層106-3、第一介電層106-1、第二介電層106-2與第四介電層106-4所圍繞。此外，在一些實施例中，第四場板107-4的頂面可高於第一場板107-1、第二場板107-2與第三場板107-3的頂面，第一介電隔離部108-1覆蓋在第一場板107-1上，第三介電隔離部108-3覆蓋在第三場板107-3上，第一介電隔離部108-1和第三介電隔離部108-3的頂面可以與第四場板107-4的頂面齊平。
此外，第3圖的半導體元件100還包含第一閘極109-1設置在第一介電隔離部108-1的頂面上，第二閘極109-2設置在第三介電隔離部108-3的頂面上，第一閘極109-1和第二閘極109-2的長軸實質上沿著第二方向（例如Y軸方向）延伸，在此實施例中，第一閘極109-1和第二閘極109-2皆位於井區103上。第3圖的半導體元件100還包含閘極連接部109C，自第一閘極109-1的一側壁沿著第一方向（例如X軸方向）延伸，而突出於第一閘極109-1的上述側壁外，且閘極連接部109C延伸至第二閘極109-2的一側壁，閘極連接部109C也設置於井區103上。如第3圖所示，第一閘極109-1、第二閘極109-2和閘極連接部109C在XY平面上可構成H型結構，閘極連接部109C設置於第一閘極109-1和第二閘極109-2之間，並且在第一閘極109-1、第二閘極109-2和閘極連接部109C的各自兩個相對外側壁上可以設置間隙壁(spacer)。
另外，第3圖還繪示出沿著剖面切線a-a，半導體元件100的局部區域之剖面示意圖，如第3圖所示，半導體元件100還包含基體區，例如第一基體區117-1，設置於閘極連接部109C下方，且第一基體區117-1會從閘極連接部109C的某一側的下方沿著第二方向（例如Y軸方向）延伸突出，而位於第一溝槽105-1和第三溝槽105-3的上部區域之間。半導體元件100還包含第二基體區117-2，位於第一溝槽105-1和第二溝槽105-2之間，第一基體區117-1和第二基體區117-2皆具有第一導電類型，例如為p型基體區，且皆設置於具有第二導電類型的井區103中。此外，半導體元件100還包含源極區111S，位於第一溝槽105-1、第三溝槽105-3和閘極連接部109C之間，且源極區111S的三個側邊分別鄰接第一溝槽105-1、第三溝槽105-3與閘極連接部109C。另外，在第一基體區117-1中還可設置第一導電類型的重摻雜區118，例如p型重摻雜區(P+ region)，其摻質濃度會大於第一基體區117-1的摻質濃度。重摻雜區118鄰接源極區111S，且第一基體區117-1延伸至源極區111S和重摻雜區118下方。在操作半導體元件100時，重摻雜區118和源極區111S可電性耦接至相同的電位（例如接地電位），但不限定於此。
如第3圖所示，半導體元件100還包含汲極區113D，位於第二溝槽105-2和第四溝槽105-4之間，且設置於井區103中。汲極區113D和源極區111S皆為第二導電類型的摻雜區，例如為n型摻雜區。在此實施例中，第一閘極109-1、第二閘極109-2和閘極連接部109C為平面型閘極結構，可利用沈積、光微影和蝕刻製程，由多晶矽、摻雜的多晶矽、金屬或其他導電材料同時形成第一閘極109-1、第二閘極109-2和閘極連接部109C。此外，第一閘極109-1和第二閘極109-2的長軸延伸方向（第二方向，例如Y軸方向）與閘極連接部109C的長軸延伸方向（第一方向，例如X軸方向）可具有非零度的夾角，例如約90度的夾角，但不限於此。在第3圖的實施例中，半導體元件100的通道區位於閘極連接部109C所構成之平面型閘極結構下方，且位於閘極連接部109C下方的第一基體區117-1中，而第一閘極109-1和第二閘極109-2任一可作為傳輸電訊號至閘極連接部109C的導線結構。根據本揭露實施例，由於第一閘極109-1和第二閘極109-2被分別設置於第一溝槽105-1和第三溝槽105-3的正上方，且可以和對應的溝槽沿著相同方向（例如Y軸方向）延伸，因此可以避免第一閘極109-1和第二閘極109-2佔據額外的晶圓面積。此外，第3圖的半導體元件100之其他部件可以參閱第1圖中具有相同標號的部件之相關描述，在此不再重複。
第4圖是根據本揭露另一實施例所繪示的半導體元件的立體透視示意圖。如第4圖所示，在此實施例中，半導體元件100的第一閘極109-1和第一場板107-1互相連接，而不會被介電隔離部（圖未示）分隔開，且第一閘極109-1和第一場板107-1分別由第一溝槽105-1內的同一導電層的不同區域構成，此導電層例如為多晶矽、摻雜的多晶矽、金屬矽化物、金屬或其他導電材料，並且第一場板107-1的電位可以與第一閘極109-1的電位相同（例如均為正電位）。在此實施例中，第一基體區117-1和第二基體區117-2沿著第一溝槽105-1的兩個相對側面設置於井區103中，第一基體區117-1鄰接第一溝槽105-1的一側面，第二基體區117-2鄰接第一溝槽105-1的另一側面，第二基體區117-2位於第一溝槽105-1和第二溝槽105-2之間，第一基體區117-1和第二基體區117-2皆具有第一導電類型，例如為p型基體區。在一些實施例中，第一基體區117-1和第二基體區117-2皆從第一溝槽105-1的頂面高度向下延伸一深度H1，深度H1例如約為0.3微米(µm)至2µm，且第一溝槽105-1的深度H2例如約為0.5微米(µm)至10µm。在一些實施例中，第一基體區117-1和第二基體區117-2的深度H1可以是第一溝槽105-1的深度H2的約3％至60％，但不限於此。在第4圖的實施例中，半導體元件100的通道區（圖未示）位於第一溝槽105-1內的第一閘極109-1的側邊，而位於第一基體區117-1中。此外，第4圖的半導體元件100之其他部件可以參閱第1圖中具有相同標號的部件之相關描述，在此不再重複。
第5圖是根據本揭露另一實施例所繪示的半導體元件的剖面示意圖。如第5圖所示，在一實施例中，半導體元件100可包含第一導電類型的磊晶層104，例如p型磊晶層，設置於第一導電類型的基底101上，且第二導電類型的井區103，例如n型井區，設置於磊晶層104中。在此實施例中，半導體元件100以汲極電極113作為鏡像對稱中心，沿著第一方向（例如X軸方向），朝向右邊和左邊，依序排列第二溝槽105-2、第二基體區117-2、第一溝槽105-1、第一基體區117-1和第三溝槽105-3，源極區111S設置於第一基體區117-1中，汲極區113D設置於兩個相鄰的第二溝槽105-2之間。第一閘極109-1、第一場板107-1和第一介電層106-1設置於第一溝槽105-1內。第二閘極109-2、第三場板107-3和第三介電層106-3設置於第三溝槽105-3內。第一閘極109-1和第一基體區117-1、源極區111S之間存在閘極介電層155，第二閘極109-2和第一基體區117-1、源極區111S之間也存在另一閘極介電層155。第二場板107-2和第二介電層106-2設置於第二溝槽105-2內。此外，第二場板107-2和第二基體區117-2可電性耦接至互連結構(interconnection)116，而使得第二場板107-2和第二基體區117-2彼此之間電性耦接。源極電極111、汲極電極113、閘極接觸119和互連結構116皆設置於層間介電層120中，源極電極111電性耦接至源極區111S，汲極電極113電性耦接至汲極區113D，兩個閘極接觸119各自電性耦接至第一閘極109-1和第二閘極109-2，第5圖的半導體元件100之其他部件可以參閱第2圖中具有相同標號的部件之相關描述，在此不再重複。
第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示的積體電路結構的製造方法之各階段的剖面示意圖，其中包含三個不連續的半導體元件區域。請參閱第6圖，本揭露之一實施例的積體電路結構至少包含三個不連續的半導體元件區域，分別為半導體元件100的區域（之後稱為第一區）、半導體元件200的區域（之後稱為第二區）和半導體元件300的區域（之後稱為第三區），其中半導體元件100可以是前述第1圖至第5圖的實施例中的任一個，在此以第2圖的半導體元件100舉例說明，半導體元件200例如為橫向擴散金屬氧化物半導體(LDMOS)元件，半導體元件300例如為互補金屬氧化物半導體(CMOS)元件。
參閱第6圖，首先，提供第一導電類型的基底101，例如p型基底，在第一區和第三區的基底101中形成第二導電類型的埋層102，例如n型埋層，然後在基底101上形成第一導電類型的磊晶層121，例如p型磊晶層，並且磊晶層121覆蓋埋層102。接著，利用光微影製程以形成遮蔽住第三區域的圖案化遮罩，接著利用同一道離子佈植製程，同時在第一區和第二區的磊晶層121中形成第二導電類型的井區103。然後，去除遮蔽住第三區的圖案化遮罩。接著，形成遮蔽住第一區和第三區的圖案化遮罩，並利用另一道離子佈植製程，以在第二區的磊晶層121中形成第一導電類型的井區123。之後，形成圖案化硬遮罩，並利用該圖案化硬遮罩作為蝕刻遮罩以進行蝕刻製程，而在第一區的井區103內形成由右至左依序排列的第三溝槽105-3、第一溝槽105-1、第二溝槽105-2和第四溝槽105-4。繼續參閱第6圖，於步驟S101，利用沈積製程順向性地(conformally)形成介電層106於第一區的各溝槽內、第二區的井區103和井區123上、以及第三區的磊晶層121上，然後利用沈積製程和化學機械平坦化(CMP)製程，在第一區的各溝槽內填充導電層107，使得導電層107的頂面與介電層106的頂面齊平，導電層107例如為多晶矽，但不限定於此。
接著，參閱第7圖，於步驟S103，在第一區、第二區和第三區形成圖案化硬遮罩125，第一區的圖案化硬遮罩125的開口對應至第三溝槽105-3、第一溝槽105-1和第二溝槽105-2，第二區和第三區的圖案化硬遮罩125的開口對應至後續形成溝槽的預定區域。以圖案化硬遮罩125作為蝕刻遮罩，施行同一道蝕刻製程，同時移除第三溝槽105-3、第一溝槽105-1和第二溝槽105-2內靠近頂面的部份導電層107和部份介電層106，而在第三溝槽105-3內形成第三凹陷127-3位於第三場板107-3上，在第一溝槽105-1內形成第一凹陷127-1位於第一場板107-1上，並且在第二溝槽105-2內形成第二凹陷127-2位於第二場板107-2上，同時還在第二區蝕刻出多個溝槽129，以及在第三區蝕刻出多個溝槽131。繼續參閱第7圖，於步驟S105，利用同一道沈積製程和化學機械平坦化(CMP)製程，在第一區的第三凹陷127-3、第一凹陷127-1和第二凹陷127-2內填充介電材料，以分別形成第三介電隔離部108-3、第一介電隔離部108-1和第二介電隔離部108-2，同時在第二區的多個溝槽129內和第三區的多個溝槽131內填充介電材料，以形成第二區的多個淺溝槽隔離(shallow trench isolation，STI)結構135和第三區的多個淺溝槽隔離結構137。
然後，參閱第8圖，於步驟S107，形成遮蔽住預定區域的圖案化遮罩，並在第二區進行第一導電類型的離子佈植製程，以在第二導電類型的井區103中形成摻雜區141，例如為p型摻雜區。然後，去除遮蔽住預定區域的圖案化遮罩。接著，形成遮蔽住另一預定區域的圖案化遮罩，並且在第二區進行第二導電類型的離子佈植製程，以在第二導電類型的井區103中形成摻雜區143，例如為n型摻雜區。繼續參閱第8圖，於步驟S109，在第一區、第二區和第三區上形成圖案化硬遮罩145，第一區的圖案化硬遮罩145的開口對應至第三溝槽105-3和第一溝槽105-1，利用蝕刻製程移除第一區的第一溝槽105-1內的第一介電隔離部108-1和介電層106的一部分，以形成第一凹槽147-1，同時移除第三溝槽105-3內的第三介電隔離部108-3和介電層106的一部分，以形成第二凹槽147-2。
接著，參閱第9圖，於步驟S111，利用熱氧化製程，並藉由第二區的圖案化硬遮罩145的開口（如第8圖所示），在第二區形成閘極介電層155，並且同時在第一區的第三溝槽105-3和第一溝槽105-1之間的井區103上形成閘極介電層155。之後，移除全部的圖案化硬遮罩145，使用第一導電類型的離子佈植製程，在第一區形成第一基體區117-1和第二基體區117-2（例如皆為p型基體區），並且同時在第三區形成第一導電類型的井區151（例如為p型井區），接著使用第二導電類型的離子佈植製程，在第三區形成第二導電類型的井區153（例如為n型井區）。繼續參閱第9圖，於步驟S113，利用沈積製程和化學機械平坦化(CMP)製程，在第一區的第一凹槽147-1內形成第一閘極109-1，並且在第一區的第二凹槽147-2內形成第二閘極109-2，同時利用同一道沈積製程和另一蝕刻製程，在第二區形成閘極157，以及在第三區形成多個閘極159，第一閘極109-1、第二閘極109-2、閘極157和多個閘極159皆由相同的導電材料層形成，例如由同一道沈積製程所形成的多晶矽層來形成第一閘極109-1、第二閘極109-2、閘極157和多個閘極159。
之後，參閱第10圖，於步驟S115，利用同一道第二導電類型的離子佈植製程，在第一區形成源極區111S和汲極區113D，以及在第三區形成源極區165S和汲極區165D，這些源極區111S、汲極區113D、源極區165S和汲極區165D例如皆為n型重摻雜區，並且也可以在第二區同時形成需要的第二導電類型的摻雜區（例如為n型重摻雜區）。利用同一道第一導電類型的離子佈植製程，在第二區形成源極區161S和汲極區161D，以及在第三區形成源極區163S和汲極區163D，這些源極區161S、汲極區161D、源極區163S和汲極區163D例如皆為p型重摻雜區，並且也可以在第一區同時形成需要的第一導電類型的摻雜區（例如為p型重摻雜區）。
繼續參閱第10圖，於步驟S117，在第一區、第二區和第三區上同時形成層間介電層120，並利用光微影和蝕刻製程，同時於第一區、第二區和第三區的層間介電層120內形成各接觸開口(contact opening)，再利用沉積製程和化學機械平坦化(CMP)製程，同時在第一區形成源極電極111、閘極接觸119、場板接觸115和汲極電極113，以及在第二區形成源極電極171、閘極接觸179和汲極電極173，並且在第三區形成源極電極181和191、閘極接觸189和199、與汲極電極183和193。此外，還可以在第一區、第二區和第三區的層間介電層120內同時形成其他需要的各接觸(contact)，以同時完成半導體元件100、200和300的製作。根據本揭露之實施例，有利於使用功率積體電路製程整合技術(Bipolar-CMOS-DMOS，BCD)來同時製作包含半導體元件100、半導體元件200和半導體元件300的積體電路結構。
第11圖是根據本揭露一實施例所繪示的半導體元件在截止狀態和導通狀態時的電壓等位線分佈示意圖。以第1圖的實施例之半導體元件100舉例說明，如第11圖所示，當半導體元件為截止狀態時，其電壓等位線分佈100-off顯示利用第一場板107-1和第二場板107-2可以在各溝槽的兩側分散電壓，而產生較均勻的壓降，而避免在局部區域產生高強度電場。此外，當進一步增加溝槽和場板的數目時，還可以進一步提高崩潰電壓。仍如第11圖所示，當半導體元件為導通狀態時，第一閘極109-1會被施加導通電位（例如正電位），且第一場板107-1和第二場板107-2亦可被施加場板電位（例如正電位），其電壓等位線分佈100-on顯示靠近汲極電極113處具有較高電壓(例如接近HV)，靠近源極電極111處具有較低電壓(例如接近0V)，電流路徑110會從汲極電極113沿著第二溝槽105-2的第二側20向下流到第二溝槽105-2下方，接著流到第一溝槽105-1下方，再沿著第一溝槽105-1的第一側10向上流到通道區（圖未示）和源極電極111，而呈現U型電流路徑。藉此，可在不減損耐壓能力的前提下，達到縮減電流路徑，減少溝槽深度（相較於傳統的溝槽深度可減少約30％至50％），進而降低製程難度，同時還可以降低半導體元件的導通電阻。此外，根據本揭露之實施例，利用多個溝槽場板的設置，可以降低半導體元件的輸出功率電容(Coss)，並且可提高半導體元件的崩潰電壓(大約在100V至150V)，而多個閘極的設置則可以降低半導體元件的閘極-汲極電荷量(Qgd)和閘極-汲極電容(Cgd)，藉此提昇本揭露之半導體元件的切換速度和滿足各種電性需求。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300:半導體元件 101:基底 102:埋層 103:井區 104:磊晶層 105-1:第一溝槽 105-2:第二溝槽 105-3:第三溝槽 105-4:第四溝槽 106:介電層 106-1:第一介電層 106-2:第二介電層 106-3:第三介電層 106-4:第四介電層 107:導電層 107-1:第一場板 107-2:第二場板 107-3:第三場板 107-4:第四場板 108-1:第一介電隔離部 108-2:第二介電隔離部 108-3:第三介電隔離部 109-1:第一閘極 109-2:第二閘極 109C:閘極連接部 110:電流路徑 111:源極電極 111S:源極區 113:汲極電極 113D:汲極區 115:場板接觸 116:互連結構 117-1:第一基體區 117-2:第二基體區 118:重摻雜區 119:閘極接觸 120:層間介電層 121:磊晶層 123、151、153:井區 125、145:圖案化硬遮罩 127-1:第一凹陷 127-2:第二凹陷 127-3:第三凹陷 129、131:溝槽 135、137:淺溝槽隔離結構 141、143:摻雜區 147-1:第一凹槽 147-2:第二凹槽 155:閘極介電層 157、159:閘極 161S、163S、165S:源極區 161D、163D、165D:汲極區 171、181、191:源極電極 173、183、193:汲極電極 179、189、199:閘極接觸 10:第一側 20:第二側 H1、H2:深度 S101、S103、S105、S107、S109、S111、S113、S115、S117:步驟 100-off、100-on:電壓等位線分佈 a-a:剖面切線
為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖是根據本揭露一實施例所繪示的半導體元件的剖面示意圖。 第2圖是根據本揭露另一實施例所繪示的半導體元件的剖面示意圖。 第3圖是根據本揭露另一實施例所繪示的半導體元件的立體透視示意圖和局部區域的剖面示意圖。 第4圖是根據本揭露另一實施例所繪示的半導體元件的立體透視示意圖。 第5圖是根據本揭露另一實施例所繪示的半導體元件的剖面示意圖。 第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露一實施例所繪示的積體電路結構的製造方法之各階段的剖面示意圖，其中包含三個不連續的半導體元件區域。 第11圖是根據本揭露一實施例所繪示的半導體元件的在截止狀態和導通狀態時的電壓等位線分佈示意圖。
100:半導體元件
101:基底
103:井區
105-1:第一溝槽
105-2:第二溝槽
106-1:第一介電層
106-2:第二介電層
107-1:第一場板
107-2:第二場板
108-1:第一介電隔離部
109-1:第一閘極
111:源極電極
111S:源極區
113:汲極電極
113D:汲極區
115:場板接觸
117-1:第一基體區
117-2:第二基體區
120:層間介電層
155:閘極介電層
10:第一側
20:第二側

Claims (23)

  1. 一種半導體元件，包括： 一基底，具有一第一導電類型； 一井區，具有一第二導電類型，設置於該基底上； 一第一溝槽，設置於該井區中，該第一溝槽內設置有一第一場板和一第一介電層圍繞該第一場板； 一第二溝槽，設置於該井區中，該第二溝槽內設置有一第二場板和一第二介電層圍繞該第二場板； 一第一閘極，設置於該第一場板上方； 一源極電極，設置於該第一溝槽的一第一側；以及 一汲極電極，設置於該第二溝槽的一第二側，沿著一第一方向，依序排列該源極電極、該第一溝槽、該第二溝槽與該汲極電極。
  2. 如請求項1所述的半導體元件，其中當該第一閘極被施加一導通偏壓時，可允許一電流自該汲極電極，沿著該第二溝槽的該第二側向下流到該第二溝槽下方，其次流到該第一溝槽下方，再沿著該第一溝槽的該第一側向上流到該源極電極。
  3. 如請求項1所述的半導體元件，其中該第一閘極設置於該第一溝槽內，且與該第一場板之間相隔一第一介電隔離部，該第一介電隔離部設置於該第一場板上。
  4. 如請求項1所述的半導體元件，還包括： 一第三溝槽，設置於該井區中，該第三溝槽內設置有一第三場板和一第三介電層圍繞該第三場板；以及 一第二閘極，設置於該第三溝槽內，且與該第三場板之間相隔一第三介電隔離部，該第三介電隔離部設置於該第三場板上，該源極電極設置於該第一溝槽與該第三溝槽之間。
  5. 如請求項4所述的半導體元件，其中沿著該第一方向，依序排列該第三溝槽、該源極電極、該第一溝槽、該第二溝槽與該汲極電極。
  6. 如請求項1所述的半導體元件，更包括一第一基體區，具有該第一導電類型，設置於該第一溝槽的該第一側，該第一基體區的底面高於該第一場板的頂面。
  7. 如請求項1所述的半導體元件，更包括一第二基體區，具有該第一導電類型，設置於該第一溝槽與該第二溝槽之間，該第二基體區的底面高於該第一場板的頂面。
  8. 如請求項1所述的半導體元件，更包括一第四溝槽，設置於該井區中，該第四溝槽內設置有一第四場板和一第四介電層圍繞該第四場板，該汲極電極設置於該第四溝槽與該第二溝槽之間，沿著該第一方向，依序排列該源極電極、該第一溝槽、該第二溝槽、該汲極電極與該第四溝槽。
  9. 如請求項8所述的半導體元件，其中該第四場板的頂面高於該第一場板的頂面，或者與該第一場板的頂面在同一水平高度上。
  10. 如請求項1所述的半導體元件，其中該第一場板的電位與該第一閘極或該源極電極的電位相同。
  11. 如請求項1所述的半導體元件，其中該第一閘極和該第一場板互相連接，且分別由該第一溝槽內的同一導電層的不同區域構成。
  12. 如請求項11所述的半導體元件，更包括一第一基體區和一第二基體區，具有該第一導電類型，沿著該第一溝槽的兩個相對側面設置於該井區中，且從該第一溝槽的頂面高度向下延伸至該第一溝槽的深度的3％至60％。
  13. 如請求項1所述的半導體元件，更包括： 一閘極連接部，自該第一閘極的一側壁沿著該第一方向延伸，而突出於該第一閘極的該側壁外，且設置於該井區上；以及 一基體區，具有該第一導電類型，設置於該閘極連接部下方。
  14. 如請求項13所述的積體電路結構，更包括： 一第三溝槽，設置於該井區中該第三溝槽內設置有一第三場板、一第三介電層圍繞該第三場板、和一第三介電隔離部覆蓋該第三場板； 一第二閘極，設置於該第三介電隔離部的頂面上，且位於該井區上；以及 一源極區，位於該第一溝槽、該第三溝槽和該閘極連接部之間，且該源極區兩側分別鄰接該第一溝槽與該閘極連接部， 其中該閘極連接部設置於該第一閘極和該第二閘極之間，該基體區延伸至該源極區下方。
  15. 如請求項14所述的積體電路結構，其中該第一閘極和該第二閘極係沿著一第二方向Y延伸，該第一方向與該第二方向具有一非零度的夾角。
  16. 如請求項13所述的積體電路結構，更包括一第一介電隔離部，設置於該第一溝槽內且覆蓋該第一場板，其中該第一閘極設置於該第一介電隔離部的頂面上，且位於該井區上。
  17. 如請求項1所述的半導體元件，更包括一具有該第一導電類型的磊晶層，設置於該基底上，其中該井區設置於該磊晶層中。
  18. 如請求項1所述的半導體元件，更包括一具有該第二導電類型的埋層設置於該井區下方，且該第一溝槽和該第二溝槽延伸至該埋層中。
  19. 一種半導體元件的製造方法，包括： 提供一基底，具有一第一導電類型； 形成一井區於該基底上，該井區具有一第二導電類型； 在該井區中形成一第一溝槽和一第二溝槽； 在該第一溝槽和該第二溝槽內順向性地沉積一介電層，並填充一導電層於該介電層上； 蝕刻該第一溝槽和該第二溝槽內的該導電層，以分別形成一第一凹陷位於一第一場板上，及一第二凹陷位於一第二場板上； 在該第一凹陷和該第二凹陷內填充一介電材料，以分別形成一第一介電隔離部和一第二介電隔離部； 蝕刻該第一溝槽內的該介電層和該第一介電隔離部，形成一第一凹槽； 在該第一凹槽內形成一第一閘極；以及 在該井區形成一源極區和一汲極區，其中該源極區位於第一溝槽的一第一側，該汲極區位於該第二溝槽的一第二側。
  20. 如請求項19所述的半導體元件的製造方法，更包括： 在該井區中形成一第三溝槽和一第四溝槽，其中沿著一第一方向，依序排列該第三溝槽、該第一溝槽、該第二溝槽與該第四溝槽。
  21. 如請求項20所述的半導體元件的製造方法，更包括： 在該第三溝槽和該第四溝槽內順向地沉積該介電層和填充該導電層於該介電層上，其中該第四溝槽內的該導電層構成一第四場板； 蝕刻該第三溝槽內的該導電層，以形成一第三凹陷位於一第三場板上； 在該第三凹陷內填充該介電材料，以形成一第三介電隔離部； 蝕刻該第三介電隔離部和該介電層，以形成一第二凹槽；以及 在該第二凹槽內形成一第二閘極。
  22. 如請求項19所述的半導體元件的製造方法，更包括在該第一溝槽的相對兩側分別形成一第一基體區和一第二基體區於該井區中。
  23. 如請求項19所述的半導體元件的製造方法，其係使用一功率積體電路製程整合技術(Bipolar-CMOS-DMOS，BCD)，且在該基底上同時形成一橫向擴散金屬氧化物半導體(laterally diffused metal-oxide-semiconductor，LDMOS)元件和一互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)元件。
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