TW202341236A - 具有接墊結構的單元格陣列及其形成方法 - Google Patents

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Abstract

本發明實施例係關於一種包含掃描一電路佈局及識別該電路佈局之佈局區之方法。該方法進一步包含將單元格放置於該等佈局區之一佈局區中及在該等單元格之一單元格之一邊界處形成一微接墊結構。該微接墊結構包含電連接至該單元格之互連結構。

Description

具有接墊結構的單元格陣列及其形成方法
本發明實施例係有關具有接墊結構的單元格陣列及其形成方法。
一個三維積體電路(「3D IC」)包含具有整合(例如，垂直堆疊及連接)於一基板上以形成一積體電路之兩層或更多層主動電子組件的一半導體裝置。3D IC技術包含晶粒上覆晶粒堆疊、晶圓上覆晶粒堆疊及晶圓上覆晶圓堆疊。識別3D IC結構之故障電路組件愈來愈具有挑戰性。
本發明的一實施例係關於一種形成單元格之方法，其包括：掃描一電路佈局；識別該電路佈局之複數個佈局區；將複數個單元格放置於該複數個佈局區之一佈局區中；及在該複數個單元格之一單元格之一邊界處形成一微接墊結構，其中該微接墊結構包括電連接至該單元格之互連結構。
本發明的一實施例係關於一種形成單元格之方法，其包括：對巨接墊結構執行一第一探測程序以識別含有一故障單元格之一單元格陣列，其中各巨接墊結構包括一單片導電材料；自該單元格陣列識別該故障單元格；及對該故障單元格之微接墊結構執行一第二探測程序以識別該故障單元格之一故障導電線或一故障通路，其中各微接墊結構包括一後段製程(BEOL)半導體結構之一互連結構。
本發明的一實施例係關於一種具有儲存於其上之指令之非暫時性電腦可讀媒體，該等指令在藉由一運算裝置執行時，引起該運算裝置執行包括以下之操作：掃描一電路佈局；識別該電路佈局之複數個佈局區；將複數個單元格放置於該複數個佈局區之一佈局區中；及在該複數個單元格之一單元格之一邊界處形成一微接墊結構，其中該微接墊結構包括電連接至該單元格且形成於一後段製程(BEOL)半導體結構中之互連結構。
下列揭露內容提供許多不同實施例或實例用於實施所提供之標的物之不同構件。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，一第一構件形成於一第二構件上方可包含其中該等第一及第二構件形成為直接接觸之實施例，且亦可包含其中可形成介於該等第一及第二構件之間的額外構件，使得該等第一及第二構件不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「在…下方」、「在…下」、「下」、「在…上方」、「上」」及類似者之空間相對術語可在本文中用來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向 (旋轉90度或依其他定向)，且因此可同樣解譯本文中所使用之空間相對描述詞。
如本文中所使用，術語「標稱」係指在一產品或一製程之設計階段期間設定之一組件或一製程操作之一特性或參數的一所要或目標值，以及高於及/或低於該所要值之一值範圍。該值範圍可歸因於製造製程或容限之微小變動。
如本文中所使用，術語「垂直」意謂標稱地垂直於一基板之表面。
在一些實施例中，術語「大約」及「實質上」可指示在值之20%內(例如，值之±1%、±2%、±3%、±4%、±5%、±10%、±20%)改變之一給定數量之一值。此等值僅為實例且不旨在限制。術語「大約」及「實質上」可係指如由熟習(若干)相關技術者鑑於本文中之教示解釋之值之一百分比。
一積體電路(「IC」)結構可包含具有不同功能性之層之綜合，諸如互連件、電力分配網路、邏輯晶片、記憶體晶片、射頻(RF)晶片及類似者。一個三維(3D)積體電路(「3D IC」)結構係基於IC結構開發之一非單片垂直結構且可包含(例如)透過各種接合技術(諸如混合接合)倒置及堆疊於一載體晶片之一前表面上之一個二維(2D)晶片。在3D IC結構中，各層可藉由微凸塊、貫穿矽通路(TSV)、混合接合、其他類型之互連結構或其等之組合互連。
IC結構經受可導致在3D IC結構之電組件中形成潛在製造缺陷之製程變動。當處理室中之製造條件偏離理想條件時，可在電組件之實體結構中引入顯現為IC結構之操作中之故障的異常。一故障偵測系統可用於偵測IC結構之故障且提供關於IC結構中之半導體裝置之製造良率或操作狀態的即時結果。一例示性故障偵測系統包含電連接至IC結構之外部端子(諸如導電接墊)之探針，及發送、接收及處理測試訊號之分析單元。測試訊號係由故障偵測系統發送至IC結構中，且分析返回訊號以識別IC結構之故障組件。發送一測試訊號與分析該測試訊號之間的持續時間應在故障偵測之一經指派時序預算內。然而，隨著IC結構變得更加複雜，時序預算必須顯著增加。
根據一些實施例，本揭露中所描述之各項實施例係關於具有微接墊結構之單元格之放置及佈線。在一些實施例中，一自動放置及佈線(APR)工具可經組態以掃描一IC結構之電路佈局並識別電路佈局之適於實施單元格之區域。所識別之區域可包含互連層、通路、主動裝置或被動裝置。各單元格可包含一電路佈局之一或多個標準格且具有可程式化設計參數。在一些實施例中，APR工具可將單元格分組及放置成陣列狀，其中一單元格陣列之各單元格可具有類似功能或電路設計。在一些實施例中，APR工具可對具有不同功能性或設計之單元格進行分組及放置。各單元格亦可包含用於將該單元格電連接至其他相鄰單元格或外部電路系統之至少一個微接墊結構。在一些實施例中，微接墊結構可包含互連結構(諸如導電線及通路)。相鄰單元格可藉由電連接相鄰單元格之各自微接墊結構來連接。在一些實施例中，各單元格可連接至至少兩個或更多個其他單元格。用於識別故障組件(諸如互連結構之故障金屬線及通路)之一測試方案可包含透過一系列單元格發送測試訊號及藉由分析經接收訊號及/或經判定電路參數來識別該系列單元格之一故障單元格之一第一探測程序。一第二探測程序可包含將測試訊號施加至經識別之故障單元格及藉由分析故障單元格之經接收訊號及/或經判定電路參數來識別故障金屬導電線及/或通路。實施具有微接墊結構之單元格陣列之益處可包含改良識別一IC結構之故障組件之效率，此繼而降低電路製造成本。
圖1A係根據一些實施例之一IC佈局之一示意性圖解。IC佈局100可包含一佈局區域102及連接至佈局區域102之巨接墊結構106。IC佈局100可進一步包含其他合適結構且為簡潔起見在圖1中未進行繪示。IC佈局100中之組件係用於圖解說明目的且未按比例繪製。
佈局區域102可包含經配置為CMOS電路、RF電路系統、邏輯電路、周邊電路系統及類似者之合適電路系統組件，諸如互連結構及被動/主動裝置(例如，電容器、電感器及/或電晶體)。在一些實施例中，佈局區域102可包含具有閘極端子及源極/汲極端子之鰭式場效電晶體(finFET)之放置。在一些實施例中，佈局區域102可包含平面電晶體裝置之放置。在一些實施例中，電路組件可經配置為標準格且放置於佈局區域102中。標準格可用作用於構建積體電路之基本元件。標準格經放置於佈局區域102中且經佈線以形成功能電路。
佈局區域102可包含形成於一半導體裝置之「一前段製程(FEOL)」區、「一中段製程(MEOL)」區及「一後段製程(FEOL)」區中之裝置及結構。佈局區域102之放大視圖104繪示互連結構形成於BEOL區中且包含各種相交導電線。導電線係由形成於導電線之相交處之通路連接。在一些實施例中，導電線可為形成於不同金屬層級(諸如一BEOL互連結構之不同金屬層級)之金屬線，其中一金屬層級形成於另一金屬層級上方。例如，一第一金屬化層M1形成於一第二金屬化層M2下面，第二金屬化層M2形成於一第三金屬化層M3下面，且以此類推。來自一金屬化層之導電線可透過形成於金屬化層之間的通路電連接至來自另一金屬化層之其他導電線。在一些實施例中，佈局區域102可具有任何合適寬度W 1及長度L 1。例如，寬度W 1可介於大約400 µm與大約800 µm之間，介於大約500 µm與大約700 µm之間，介於大約550 µm與大約650 µm之間，或任何合適尺寸。在一些實施例中，長度L 1可介於大約200 µm與大約400 µm之間，介於大約250 µm與大約350 µm之間，介於大約275 µm與大約325 µm之間，或任何合適尺寸。
巨接墊結構106係電耦合至佈局區域102內之裝置及結構之導電接墊。例如，巨接墊結構106可電耦合至導電線，如在放大視圖104中繪示。在一些實施例中，巨接墊結構106電耦合至放置於佈局區域102內之被動/主動裝置。在一些實施例中，巨接墊結構106係使用實質上在水平方向(例如，x及y方向)上延伸之一單個連續導電材料片形成。在一些實施例中，巨接墊結構106可具有任何合適寬度W 2及長度L 2。例如，寬度W 2可介於大約20 µm與大約80 µm之間，介於大約15 µm與大約90 µm之間，介於大約10 µm與大約100 µm之間，或任何合適尺寸。在一些實施例中，長度L 2可介於大約20 µm與大約80 µm之間，介於大約15 µm與大約90 µm之間，介於大約10 µm與大約100 µm之間，或任何合適尺寸。
執行故障偵測以識別佈局區域102內之結構之故障導電線或通路包含透過巨接墊結構106之至少一者施加一測試訊號並分析經接收訊號。例如，可藉由透過巨接墊結構106施加一電訊號來判定一電路電阻電容(RC)常數。亦可藉由透過巨接墊結構106施加一電訊號來判定一洩漏電流。電測試訊號沿一訊號路徑108行進直至其到達一故障導體或一故障通路所處之位置120。圖1A中繪示之訊號路徑108遵循一無序路徑，此係因為放置於佈局區域102中之導電線可延伸遍及佈局區域102。例如，訊號路徑108在遇到一故障組件所處之位置120之前可行進遍歷佈局區域102中之大部分區。圖1B係在施加一測試訊號且該測試訊號在遇到一故障組件所處之位置120之前沿著訊號路徑108 (以淺白線展示)行進之後的佈局區域102之一經模擬圖解。隨著電路變得更加複雜，識別故障結構愈來愈耗時且具有挑戰性。
圖2係根據一些實施例之具有單元格及微接墊結構之一IC佈局之一示意性圖解。IC佈局200可包含一佈局區域202，該佈局區域202包含單元格230之陣列(諸如一陣列N及一相鄰陣列N+1)。單元格230可包含一主動區232及微接墊結構234。巨接墊結構206可類似於圖1中繪示之巨接墊結構106。例如，巨接墊結構206可連接至佈局區域202。IC佈局200可進一步包含其他合適結構且為簡潔起見在圖2中未進行繪示。IC佈局200中之組件係用於圖解說明目的且未按比例繪製。
佈局區域202可類似於圖1中繪示之佈局區域102。例如，佈局區域202亦可包含互連結構及被動及/或主動裝置。在一些實施例中，佈局區域202可具有任何合適寬度W 3及長度L 3。例如，寬度W 3可介於大約200 µm與大約300 µm之間，介於大約220 µm與大約280 µm之間，介於大約240 µm與大約260 µm之間，或任何合適尺寸。在一些實施例中，長度L 3可介於大約100 µm與大約200 µm之間，介於大約120 µm與大約180 µm之間，介於大約140 µm與大約160 µm之間，或任何合適尺寸。
圖2繪示單元格230之兩個陣列：陣列N及陣列N+1。額外陣列可被包含於IC佈局200中且為簡潔起見在圖2中未進行繪示。各陣列包含以列及行配置之單元格230以及電耦合至佈局區域202中之結構之巨接墊結構206。各單元格230包含一主動區232及一或多個微接墊結構234。放大視圖204繪示具有四個微接墊結構234之一單元格230：兩個微接墊結構234沿著主動區232之一頂部邊界定位且兩個微接墊結構234沿著主動區232之一底部邊界定位。額外或更少數目個微接墊結構可被包含於各單元格230中且在本揭露之範疇內。在一些實施例中，一陣列內之各單元格230可實現類似或不同電路功能。
執行故障偵測以識別佈局區域202內之結構之故障導電線或通路可提供各種益處。首先，佈局區域202之裝置及結構被劃分成陣列狀，其中單元格陣列之各陣列可包含至少兩個巨接墊結構。相較於覆蓋整個佈局區域之一單個區，將佈局劃分成更小區可改良故障偵測效率。例如，可在不同陣列之間同時及平行地應用測試。例如，圖2之IC佈局200中繪示之各陣列包含兩對巨接墊結構206，其中各對巨接墊結構206包含用於施加一測試訊號之一IN端子及用於接收該測試訊號之一OUT端子。在一些實施例中，可透過巨接墊結構206之IN及OUT端子對單元格230之陣列施加一電壓偏壓。
單元格230可透過相鄰微接墊結構234彼此電連接。例如，來自一列之一單元格230可電連接至來自處於正下方或上方之另一列之一單元格230。換言之，來自同一行之單元格230彼此電連接。另外，定位於一行之一頂部或底部處之單元格230亦連接至同一列中之一相鄰單元格230。因此，當透過巨接墊結構206之IN端子之一者施加一測試訊號時，該測試訊號之一訊號路徑210係預定且可預測的。例如，訊號路徑210實質上在一第一水平方向上(例如，沿著y方向)延伸通過單元格230之行且接著在該路徑到達單元格230之陣列內之單元格230之一頂列或底列時在一第二水平方向上(例如，沿著x方向)延伸。如圖2中所展示，訊號路徑210接近具有一故障導電線或一故障通路之一單元格230所處之位置220。與圖1A及圖1B中所繪示之訊號路徑108相反，訊號路徑210更緊湊。例如，訊號路徑210僅沿著佈局區域202之寬度之一小得多的部分延伸。另外，相較於訊號路徑108，訊號路徑210可係預定且可預測的，此係因為訊號路徑210僅沿著電連接之單元格230延伸。
圖3繪示根據一些實施例之一單元格及其組件。單元格之一實例可為圖2中繪示之單元格230。在一些實施例中，單元格230可包含沿著主動區232之一頂部邊界及沿著主動區232之一底部邊界形成之微接墊結構234。在一些實施例中，微接墊結構234可沿著主動區232之其他邊界(諸如沿著y方向延伸之左或右邊界)形成。在一些實施例中，沿著一第一邊界(例如，一頂部邊界)形成之微接墊結構234之數目可不同於沿著一第二邊界(例如，一底部邊界)形成之微接墊結構234之數目。在一些實施例中，微接墊結構234可沿著主動區232之多於兩個邊界形成。例如，微接墊結構234可沿著主動區232之頂部及底部邊界以及左及右邊界形成。各微接墊結構234電耦合至主動區232。
主動區232可包含經配置為CMOS電路、RF電路系統、邏輯電路、周邊電路系統及類似者之互連結構及被動/主動裝置(例如，電容器、電感器及/或電晶體)。互連結構可包含形成於各種合適金屬化層中之導電線及形成於金屬化層之間的通路。在一些實施例中，主動區232可具有一寬度W 4，該寬度W 4係介於大約5 µm與大約50 µm之間，介於大約10 µm與大約45 µm之間，介於大約15 µm與大約40 µm之間，或任何合適尺寸。在一些實施例中，主動區232可具有一長度L 4，該長度L 4係介於大約5 µm與大約50 µm之間，介於大約10 µm與大約45 µm之間，介於大約15 µm與大約40 µm之間，或任何合適尺寸。
微接墊結構234可在若干態樣方面不同於巨接墊結構206。首先，微接墊結構234可使用一互連結構之導電線及通路形成。如放大視圖320及330中所展示，微接墊結構234包含導電線302及304以及形成於上述導電線之相交處之通路306。放大視圖340亦透過放大視圖330之A-A’平面展示微接墊結構234之部分。放大視圖340繪示微接墊結構234亦包含形成於不同金屬化層中之導電線。例如，導電線310及形成於導電線304與310之間的通路308之部分亦形成於微接墊結構234內。在一些實施例中，導電線302、304及310分別形成於M3、M2及M1金屬化層中。在一些實施例中，導電線302、304及310可形成於其他合適金屬化層(諸如M4、M3及M2以及類似者)中。在一些實施例中，導電線302、304及310之寬度可介於大約5 nm與大約100 nm之間，介於大約10 nm與大約75 nm之間，介於大約20 nm與大約50 nm之間，或任何合適尺寸。在一些實施例中，通路306及308之寬度及長度可介於大約5 nm與大約100 nm之間，介於大約10 nm與大約75 nm之間，介於大約20 nm與大約50 nm之間，或任何合適尺寸。相比而言，巨接墊結構206係使用一單個金屬化層中之一單個連續導電材料片形成。
其次，微接墊結構234之尺寸比巨接墊結構206小幾個數量級。例如，微接墊結構234可具有一寬度W 5，該寬度W 5係介於大約0.1 µm與大約1 µm之間，介於大約0.08 µm與大約1.5 µm之間，介於大約0.05 µm與大約2 µm之間，或任何合適尺寸。例如，微接墊結構234可具有一長度L 5，該長度L 5係介於大約0.1 µm與大約1 µm之間，介於大約0.08 µm與大約1.5 µm之間，介於大約0.05 µm與大約2 µm之間，或任何合適尺寸。在一些實施例中，一比率W 4/W 5或L 4/L 5可介於大約10與大約100之間，介於大約5與大約500之間，介於大約2與大約1000之間，或任何合適比率。在一些實施例中，微接墊結構234可經放置成遠離主動區232達一距離d 1。在一些實施例中，距離d 1可介於大約0.5 µm與大約2 µm之間，介於大約0.75 µm與大約1.75 µm之間，介於大約1 µm與大約1.5 µm之間，或任何合適尺寸。在一些實施例中，微接墊結構234可自主動區232之一左或右邊界偏移達一距離d 2。在一些實施例中，距離d 2可介於大約0.5 µm與大約2 µm之間，介於大約0.75 µm與大約1.75 µm之間，介於大約1 µm與大約1.5 µm之間，或任何合適尺寸。
圖4係根據本揭露之一些實施例之用於在IC佈局中形成單元格及微接墊結構之一方法400的一流程圖。應注意，方法400之操作可按一不同順序執行及/或改變，且方法400可包含為簡潔起見未描述之更多操作。儘管描述用於形成單元格及微接墊結構之製程作為實例，但可將形成製程應用於各種合適半導體結構。所描述之形成製程係例示性的，且可執行圖中未展示之根據本揭露之替代製程。
根據本揭露之一些實施例，在操作402，掃描一裝置區之一電路佈局以判定合適佈局區域之一選擇。參考圖2，可掃描佈局區域202以判定適於實施單元格及微接墊結構之一電路佈局之區。在一些實施例中，可使用一或多個規則來選擇電路佈局之一區。例如，可選擇大於一臨限面積之一區域用於實施單元格及微接墊結構。在一些實施例中，臨限面積可為大約2000 µm 2。例如，臨限面積可介於大約500 µm 2與大約2500 µm 2之間，介於大約1000 µm 2與大約2000 µm 2之間，介於大約1500 µm 2與大約1800 µm 2之間，或任何合適值。回應於區域大於臨限面積，選擇該區域作為合適佈局區域。在一些實施例中，選擇規則可包含伺服一特定電路系統功能之佈局區域。例如，可選擇含有特定所關注功能單元(諸如鎖存器、切換器、加法器、比較器、放大器等)之電路佈局區。在一些實施例中，選擇規則可包含選擇具有特定預定特性之任何區。例如，可選擇含有故障導電線及/或通路之更高被發現性(susceptibility)之一區域用於實施單元格及微接墊結構。例如，選定之區域可具有擁有故障導電線及/或通路之一高概率(大於總電路元件之大約1%)。
一自動佈線及放置(APR)工具可經組態以掃描佈局區域202。基於上述預定選擇規則集，APR工具可經組態以識別及選擇滿足預定選擇規則集之一電路佈局之一區。在一些實施例中，選擇規則集可包含識別具有大於一臨限面積之面積，具有特定電路系統功能或具有任何合適特性之區。
根據本揭露之一些實施例，在操作404，將單元格放置於合適佈局區域之選擇中以形成單元格陣列。一APR工具可經組態以在合適佈局區域之選擇中及以列及行之形式放置單元格以形成一單元格陣列。若需要，APR工具可在合適區域之選擇中進一步形成多個陣列。參考圖2，APR工具可經組態以將單元格230放置於陣列N區及陣列N+1區中。APR工具可進一步經組態以將巨接墊結構(諸如巨接墊結構206)放置於陣列區中並將巨接墊結構206電耦合至佈局區域202中之結構及裝置。
根據本揭露之一些實施例，在操作406，藉由放置及佈線一互連結構之導電線及通路而將至少一個微接墊結構放置於一單元格周圍。參考圖3，各微接墊結構234可包含形成於任何合適金屬化層中之導電線及電連接導電線之通路。在一些實施例中，導電線(諸如導電線302、304及310)電連接至單元格230之主動區232內之合適裝置。在一些實施例中，額外微接墊結構可定位於單元格230之主動區232周圍。
圖5係根據本揭露之一些實施例之用於識別併入有單元格及微接墊結構之一電路佈局之故障組件之一方法500的一流程圖。應注意，方法500之操作可按一不同順序執行及/或改變，且方法500可包含為簡潔起見未描述之更多操作。儘管描述用於形成單元格及微接墊結構之製程作為實例，但可將形成製程應用於各種合適半導體結構。所描述之形成製程係例示性的，且可執行圖中未展示之根據本揭露之替代製程。
根據本揭露之一些實施例，在操作502，對巨接墊結構組執行一第一探測程序以識別含有一故障單元格之一單元格陣列。參考圖2，該第一探測程序可將測試訊號施加至多個單元格陣列(諸如陣列N及陣列N+1或任何其他合適陣列)以判定一單元格陣列是否含有任何故障單元格。第一探測程序可對多個單元格陣列同時執行或一次對一單元格陣列執行。在一些實施例中，第一探測程序可應用於一陣列之第一對巨接墊結構206，該第一對巨接墊結構206包含用作一輸入端子之一第一巨接墊結構206A及用作一輸出端子之一第二巨接墊結構206B。第一巨接墊結構206A連接至比連接至第二巨接墊結構206B之一電壓電位更大之一電壓電位用於判定陣列N之一訊號路徑之一RC常數。類似地，一第一探測程序可應用於包含巨接墊結構206C及206D之第二對巨接墊結構206。
根據本揭露之一些實施例，在操作504，自單元格群組內識別一故障單元格。參考圖2，可藉由分析施加至巨接墊結構206之測試訊號而將一故障單元格230定位於位置220處。位置220之判定可基於任何合適方法，諸如比較一經判定RC常數與一所要RC常數及基於該等RC常數之間的差判定故障單元格230之位置。在一些實施例中，可藉由比較故障單元格230之位置與一晶圓級或一晶片級圖來判定故障單元格230之位置。
根據本揭露之一些實施例，在操作506，對所識別故障單元格之一組微接墊結構執行一第二探測程序以識別故障導電線及/或故障通路。參考圖3，第二探測程序可將測試訊號施加至單元格230之微接墊結構234，以識別主動區232之故障導電線及/或故障通路。在一些實施例中，可藉由執行一掃描電子顯微鏡(SEM)檢測來判定主動區232之故障導電線及/或故障通路。在一些實施例中，第二探測程序可應用於一微接墊結構234 (諸如定位於主動區232之一頂部或底部邊界處之一或多個微接墊結構)。在一些實施例中，可使用兩個微接墊結構，其中一第一微接墊結構用作一輸入端子且一第二微接墊結構用作一輸出端子。在一些實施例中，一第一微接墊結構連接至比連接至一第二微接墊結構之一電壓電位更大之一電壓電位。如圖3中所展示，在位置380處識別一故障通路。
圖6係根據一些實施例之其中可實施本揭露之各項實施例之一實例性電腦系統600之一圖解。電腦系統600可為能夠執行本文中描述之功能及操作之任何電腦。例如但不限制，電腦系統600可能夠掃描電路佈局區域，識別電路佈局區域之一選擇，放置及佈線單元格及微接墊結構，執行模擬測試，識別故障單元格及識別故障導電線及/或通路。在一些實施例中，電腦系統600可為一EDA工具。電腦系統600可用於(例如)執行方法400、500及700中之一或多個操作，該一或多個操作描述用於形成放置及佈線單元格及微接墊結構以及識別故障單元格及故障單元格內之故障導電線及通路之例示性方法。
電腦系統600包含一或多個處理器(亦被稱為中央處理單元或CPU)，諸如一處理器604。處理器604連接至一通信基礎設施或匯流排606。電腦系統600亦包含透過(若干)輸入/輸出介面602與通信基礎設施或匯流排606通信之(若干)輸入/輸出裝置603 (諸如監視器、鍵盤、指標裝置等)。一EDA工具可經由(若干)輸入/輸出裝置603接收指令以實施本文中描述之功能及操作(例如，圖4之方法400、圖5之方法500及圖7之方法700)。電腦系統600亦包含一主或主要記憶體608，諸如隨機存取記憶體(RAM)。主記憶體608可包含一或多個快取區層級。主記憶體608在其中儲存有控制邏輯(例如，電腦軟體)及/或資料。在一些實施例中，控制邏輯(例如，電腦軟體)及/或資料可包含本文中關於圖4之方法400、圖5之方法500及圖7之方法700描述之操作之一或多者。例如，主記憶體608可包含具有儲存於其上之指令之一非暫時性電腦可讀媒體，該等指令在藉由電腦系統600執行時，引起電腦系統600執行操作(諸如形成排除(keep-out)區域及放置及/或重新佈線導電線)。
電腦系統600亦可包含一或多個輔助儲存裝置或記憶體610。例如，輔助記憶體610可包含一硬碟機612及/或一可抽換式儲存裝置或硬碟614。可抽換式儲存硬碟614可為一軟碟機、一磁帶機、一光碟機、一光學儲存裝置、磁帶備份裝置及/或任何其他儲存裝置/硬碟。
可抽換式儲存硬碟614可與一可抽換式儲存單元618互動。可抽換式儲存單元618包含其上儲存有電腦軟體(控制邏輯)及/或資料之一電腦可用或可讀儲存裝置。可抽換式儲存單元618可為一軟碟、磁帶、光碟、DVD、光學儲存碟片及/或任何其他電腦資料儲存裝置。可抽換式儲存硬碟614以一眾所周知的方式自可抽換式儲存單元618讀取及/或寫入至可抽換式儲存單元618。
根據一些實施例，輔助記憶體610可包含用於容許電腦程式及/或其他指令及/或資料由電腦系統600存取之其他構件、工具(instrumentality)或其他方法。例如，此等構件、工具或其他方法可包含一可抽換式儲存單元622及一介面620。可抽換式儲存單元622及介面620之實例可包含一程式儲存匣(cartridge)及儲存匣介面(諸如在視訊遊戲裝置中發現之程式儲存匣及儲存匣介面)、一可抽換式記憶體晶片(諸如一EPROM或PROM)及相關聯插座、一記憶棒及USB埠、一記憶卡及相關聯記憶卡槽，及/或任何其他可抽換式儲存單元及相關聯介面。在一些實施例中，輔助記憶體610、可抽換式儲存單元618及/或可抽換式儲存單元622可包含本文中關於圖4之方法400、圖5之方法500及圖7之方法700描述之操作之一或多者。
電腦系統600可進一步包含一通信或網路介面624。通信介面624使電腦系統600能夠與遠端裝置、遠端網路、遠端實體等(個別地及共同地由元件符號628引用)之任何組合通信及互動。例如，通信介面624可容許電腦系統600經由通信路徑626與遠端裝置628通信，該通信路徑626可為有線及/或無線的，且可包含LAN、WAN、網際網路等之任何組合。控制邏輯及/或資料可經由通信路徑626傳輸至電腦系統600及自電腦系統600傳輸。
前述實施例中之操作可以廣泛多種組態及架構實施。因此，本文中之實施例中之一些或所有操作(例如，圖4之方法400、圖5之方法500及圖7之方法700 (下文所描述))可在硬體中、在軟體中或兩者中執行。在一些實施例中，包括其上儲存有控制邏輯(軟體)之一有形電腦可用或可讀媒體之一有形設備或製品在本文中亦被稱為「一電腦程式產品」或「一程式儲存裝置」。此包含(但不限於)電腦系統600、主記憶體608、輔助記憶體610及可抽換式儲存單元618及622，以及體現前述之任何組合之有形製品。此控制邏輯在由一或多個資料處理裝置(諸如電腦系統600)執行時，引起此等資料處理裝置如本文中描述般操作。在一些實施例中，電腦系統600安裝有軟體以執行光罩及電路之製造中之操作，如圖7之方法700 (下文描述)中所繪示。在一些實施例中，電腦系統600包含用於製造光罩及電路製造之硬體/設備。例如，硬體/設備可連接至電腦系統600之遠端裝置628 ((若干)遠端裝置、(若干)網路、(若干)實體))或作為其部分。
圖7係根據一些實施例之用於電路製造之一例示性方法700之一圖解。在一些實施例中，方法700之操作/步驟可按一不同順序執行。方法700之變動亦應在本揭露之範疇內。
在操作701，提供一GDS檔案。該GDS檔案可由一EDA工具產生且包含基於本揭露最佳化之標準格結構。操作701中所描繪之操作可藉由(例如)在一電腦系統(諸如上文所描述之電腦系統600)上操作之一EDA工具執行。
在操作702，基於GDS檔案形成光罩。在一些實施例中，將在操作701提供之GDS檔案用於一成品出廠驗證(tape-out)操作以產生用於製造一或多個積體電路之光罩。在一些實施例中，可讀取包含於GDS檔案中之一電路佈局並將其轉移至一石英或玻璃基板上以形成對應於電路佈局之不透明圖案。該等不透明圖案可由(例如)鉻或其他合適金屬製成。操作702可由一光罩製造商執行，其中使用一合適軟體工具(例如，一EDA工具)讀取電路佈局且使用一合適印刷/沉積工具將電路佈局轉移至一基板上。光罩反映包含於GDA檔案中之電路佈局/特徵。
在操作703，基於在操作702產生之光罩形成一或多個電路。在一些實施例中，光罩係用於形成GDS檔案中所含之電路之圖案/結構。在一些實施例中，使用各種製造工具(例如，光微影設備、沉積設備及蝕刻設備)以形成一或多個電路之構件。
根據一些實施例，本揭露中所描述之各項實施例係關於具有微接墊結構之單元格之放置及佈線。在一些實施例中，一APR工具可經組態以掃描一IC封裝之電路佈局及識別電路佈局之適於實施單元格之區域。各單元格可包含一電路佈局之一或多個標準格且具有可程式化設計參數。在一些實施例中，APR工具可將單元格分組及放置成陣列狀，其中一陣列之各單元格可具有類似功能或電路設計。各單元格亦可包含用於將該單元格電連接至其他單元格或外部電路系統之至少一個微接墊結構。在一些實施例中，微接墊結構可包含互連結構(諸如導電線及通路)。相鄰單元格可藉由電連接相鄰單元格之各自微接墊結構來連接。
用於識別故障組件(諸如互連結構之故障金屬線及/或通路)之一測試方案可包含透過各種單元格陣列之一系列單元格發送測試訊號及識別含有一故障單元格之一單元格陣列之一第一探測程序。此外，藉由分析經接收訊號及/或經判定電路參數來判定該系列單元格之一故障單元格。一第二探測程序可包含將測試訊號施加至經識別之故障單元格及藉由分析故障單元格之經接收訊號及/或經判定電路參數來識別故障金屬導電線及/或通路。實施具有微接墊結構之單元格陣列之益處可包含改良識別一IC結構之故障組件之效率，此繼而改良電路製造良率。
在一些實施例中，一種方法包含掃描一電路佈局及識別該電路佈局之佈局區。該方法進一步包含將單元格放置於佈局區之一佈局區中及在該等單元格之一單元格之一邊界處形成一微接墊結構。該微接墊結構包括電連接至該單元格之互連結構。
在一些實施例中，一種方法包含對巨接墊結構執行一第一探測程序以識別含有一故障單元格之一單元格陣列，其中各巨接墊結構包含一單片導電材料。該方法亦包含自該單元格陣列識別該故障單元格。該方法進一步包含對該故障單元格之微接墊結構執行一第二探測程序以識別該故障單元格之一故障導電線或一故障通路。各微接墊結構包含一後段製程(BEOL)半導體結構之一互連結構。
在一些實施例中，一種具有儲存於其上之指令之非暫時性電腦可讀媒體，該等指令在藉由一運算裝置執行時，引起該運算裝置執行包含以下之操作：(i)掃描一電路佈局；(ii)識別該電路佈局之佈局區；(iii)將單元格放置於該等佈局區之一佈局區中；及(iv)在該等單元格之一單元格之一邊界處形成一微接墊結構，其中該微接墊結構包含電連接至該單元格且形成於一後段製程(BEOL)半導體結構中之互連結構。
應瞭解，[實施方式]段落而非[摘要]段落旨在用於解釋發明申請專利範圍。[摘要]段落可闡述如由(若干)發明者考慮之本揭露之一或多項而非所有可能實施例且因此，不旨在以任何方式限制附加之發明申請專利範圍。
前文揭露內容概述數種實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改用於執行本文中介紹之實施例之相同目的及/或達成本文中介紹之實施例之相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中進行各種改變、替換及更改。
100:積體電路(IC)佈局 102:佈局區域 104:放大視圖 106:巨接墊結構 108:訊號路徑 120:位置 200:積體電路(IC)佈局 202:佈局區域 204:放大視圖 206:巨接墊結構 206A:第一巨接墊結構 206B:第二巨接墊結構 206C:巨接墊結構 206D:巨接墊結構 210:訊號路徑 220:位置 230:單元格 232:主動區 234:微接墊結構 302:導電線 304:導電線 306:通路 308:通路 310:導電線 320:放大視圖 330:放大視圖 340:放大視圖 380:位置 400:方法 402:操作 404:操作 406:操作 500:方法 502:操作 504:操作 506:操作 600:電腦系統 602:輸入/輸出介面 603:輸入/輸出裝置 604:處理器 606:通信基礎設施或匯流排 608:主或主要記憶體 610:輔助儲存裝置或記憶體 612:硬碟機 614:可抽換式儲存裝置或硬碟 618:可抽換式儲存單元 620:介面 622:可抽換式儲存單元 624:通信或網路介面 626:通信路徑 628:遠端裝置 700:方法 701:操作 702:操作 703:操作 d 1:距離 d 2:距離 L 1:長度 L 2:長度 L 3:長度 L 4:長度 L 5:長度 W 1:寬度 W 2:寬度 W 3:寬度 W 4:寬度 W 5:寬度
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之慣例，各種構件未按比例繪製。事實上，為清楚論述，各種構件之尺寸可任意增大或減小。
圖1A係根據一些實施例之併入有巨(macro)接墊結構之一積體電路佈局之一示意性圖解。
圖1B係根據一些實施例之一積體電路佈局之一經模擬圖解。
圖2係根據一些實施例之併入有具有微接墊結構之單元格陣列之一積體電路佈局的一示意性圖解。
圖3係根據一些實施例之具有微接墊結構之一單元格之一示意性圖解。
圖4係根據一些實施例之用於形成具有微接墊結構之單元格陣列之一方法的一流程圖。
圖5係根據一些實施例之用於識別一積體電路之故障結構之一方法的一流程圖。
圖6係根據一些實施例之用於實施本揭露之各項實施例之一例示性電腦系統之一圖解。
圖7係根據一些實施例之用以基於一圖形資料庫系統(GDS)檔案形成標準格結構及導電線放置及佈線之一製程的一圖解。
100:積體電路(IC)佈局
102:佈局區域
104:放大視圖
106:巨接墊結構
108:訊號路徑
120:位置
L1:長度
L2:長度
W1:寬度
W2:寬度

Claims (10)

  1. 一種形成單元格之方法，其包括： 掃描一電路佈局； 識別該電路佈局之複數個佈局區； 將複數個單元格放置於該複數個佈局區之一佈局區中；及 在該複數個單元格之一單元格之一邊界處形成一微接墊結構，其中該微接墊結構包括電連接至該單元格之互連結構。
  2. 如請求項1之方法，其中放置該複數個單元格包括將該複數個單元格配置成一陣列。
  3. 如請求項1之方法，其中識別該複數個佈局區包括選擇滿足一選擇規則之佈局區。
  4. 如請求項1之方法，其中形成該微接墊結構包括放置及佈線該等互連結構之導電線及通路。
  5. 一種形成單元格之方法，其包括： 對巨接墊結構執行一第一探測程序以識別含有一故障單元格之一單元格陣列，其中各巨接墊結構包括一單片導電材料； 自該單元格陣列識別該故障單元格；及 對該故障單元格之微接墊結構執行一第二探測程序以識別該故障單元格之一故障導電線或一故障通路，其中各微接墊結構包括一後段製程(BEOL)半導體結構之一互連結構。
  6. 如請求項5之方法，其中執行該第一探測程序包括對該等巨接墊結構施加測試訊號。
  7. 如請求項5之方法，其中該互連結構包括導電線及通路。
  8. 一種具有儲存於其上之指令之非暫時性電腦可讀媒體，該等指令在藉由一運算裝置執行時，引起該運算裝置執行包括以下之操作： 掃描一電路佈局； 識別該電路佈局之複數個佈局區； 將複數個單元格放置於該複數個佈局區之一佈局區中；及 在該複數個單元格之一單元格之一邊界處形成一微接墊結構，其中該微接墊結構包括電連接至該單元格且形成於一後段製程(BEOL)半導體結構中之互連結構。
  9. 如請求項8之非暫時性電腦可讀媒體，其中識別該複數個佈局區包括選擇滿足一選擇規則之佈局區。
  10. 如請求項8之非暫時性電腦可讀媒體，其中形成該微接墊結構包括放置及佈線該等互連結構之導電線及通路。
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