TW202338825A - 動態隨機存取記憶體晶片 - Google Patents

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Abstract

本發明係有關於具有強化存取暨回復架構之動態隨機存取記憶體。動態隨機存取記憶體包含動態隨機存取記憶體單元，動態隨機存取記憶體單元具有存取電晶體與儲存電容，字元線耦接至存取電晶體之閘極端。在字元線被選擇以開啟存取電晶體與字元線未被選擇以關閉存取電晶體之間的時段中，第一電壓或第二電壓儲存於動態隨機存取記憶體單元中，其中該第一電壓高於應用在該動態隨機存取記憶體中的高電位信號的電壓，而第二電壓低於應用在該動態隨機存取記憶體中低電位信號的電壓。

Description

動態隨機存取記憶體晶片
本發明係有關於動態記憶體，特別有關於具有強化存取暨回復架構之動態記憶體。
現有技術中，最廣泛使用的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)單元(cell)包含一存取電晶體和一儲存電容，其中存取電晶體的源極連接儲存電容，而存取電晶體的汲極則連接一位元線。位元線耦接第一級感測放大器，而第一級感測放大器從動態隨機存取記憶體單元所讀出(READ out)的訊號通過列開關(column switches)後，再傳送至一第二級感測放大器，其中第二級感測放大器連接輸入/輸出線(也就是資料線)。DRAM在寫入操作(WRITE operation)期間，由輸入/輸出緩衝器所驅動的訊號會被穩定在資料線，而輸入/輸出緩衝器驅動的訊號會進一步通過第一級感測放大器後，再過存取電晶體寫入至儲存電容。存取電晶體進行激活模式(active mode，也就是對應述存取電晶體已開啟穩定)後，存取電晶體可進行儲存電容的讀取操作(READ operation)或儲存電容的寫入操作(WRITE operation)。而在存取電晶體的非激活模式(inactive mode，也就是該存取電晶體已開啟關閉)下，存取電晶體則可避免儲存電容所儲存的資料遺失。
在現有技術中，存取電晶體被設計具有一高的閾值電壓，盡量將通過存取電晶體的漏電流最小化，但隨之而來的缺點是當存取電晶體開啟時，存取電晶體的性能降低。因此，連接存取電晶體的閘極的字元線必須被升壓或連接至一高的電壓VPP(通常來自一字元線驅動電路)以允許存取電晶體具有高驅動能力而將訊號寫入至該儲存電容，其中電壓VPP是通過該字元線驅動電路載入至字元線或存取電晶體的閘極。因為電壓VPP是施加在存取電晶體的高壓，所以存取電晶體的閘極的電介質材料(例如，一氧化層或一高電介常數材料)必須比應用至動態隨機存取記憶體的其他週邊電路(例如命令解碼器，位址解碼器和其他輸入/輸出電路等)的閘極的電介質材料還要厚。因此，存取電晶體的設計面臨不是只能維持高性能、就是只能維持高可靠性的挑戰，且須在存取電晶體的可靠性和性能之間進行了艱難的權衡取捨。然而在現有技術中，存取電晶體的設計更專注於達成存取電晶體的高可靠性，卻同時必須犧牲存取電晶體的性能。
關於前述既有的存取電晶體設計，存取電晶體必須具有高閾值電壓以降低存取電晶體的漏電流(其中降低存取電晶體的漏電流有助於延長儲存電容中所儲存的電荷的保存時間(retention time))，具有厚的閘極電介質材料則可承受高的字元線電壓(例如電壓VPP)，以及犧牲該存取電晶體的性能。因此，通過存取電晶體對儲存電容寫入一高電位訊號(也就是訊號“ONE”，其中訊號“ONE”通常對應如圖1A所示的電壓VCCSA)將會花較長的時間達到或無法完全達到訊號“ONE”所對應的電壓VCCSA。也就是說，將訊號“ONE”所對應的電壓VCCSA完全寫入至該儲存電容所耗費的寫入時間(WRITE time)將較長。
另外，請再參照圖1A，其中圖1A是說明動態隨機存取記憶體單元最常用的設計的示意圖，其中動態隨機存取記憶體單元包含存取電晶體11和儲存電容12。存取電晶體11的閘極耦接於字元線WL，感測放大器20通過位元線BL耦接於存取電晶體11，其中感測放大器20可由P型金氧半電晶體P1、P2和N型金氧半電晶體N1、N2所組成，且P型金氧半電晶體P1、P2和N型金氧半電晶體N1、PN2的耦接關係可參照圖1A，在此不再贅述。動態隨機存取記憶體單元在寫入操作(WRITE operation)期間利用存取電晶體11做為一開關以控制電荷通過位元線BL儲存至儲存電容12，或是在讀取操作(READ operation)期間傳送儲存電容12所儲存的電荷至位元線BL，其中多個動態隨機存取記憶體單元分別連接位元線BL。例如，感測放大器20在讀出操作期間通過放大動態隨機存取記憶體單元傳送至位元線BL的訊號以閂鎖訊號“ONE”(其中訊號“ONE”可例如為1.2V，訊號“ONE”通常為感測放大器20所提供的電壓VCCSA)或訊號“ZERO”(其中訊號“ZERO” 可例如為0V，訊號“ZERO”通常為感測放大器20所提供的電壓VSS)，或者在寫入操作期間，儲送訊號“ONE”或訊號“ZERO”至感測放大器20，以儲存正確的訊號至動態隨機存取記憶體單元的儲存電容12。
請參照圖1B，圖1B是說明動態隨機存取記憶體單元在存取(讀取或寫入)操作期間的相關訊號的波形的示意圖。例如，動態隨機存取記憶體單元在25nm製程的設計下，通常具有下列與動態隨機存取記憶體單元陣列的相關參數∶位元線BL上的訊號“ONE”的電壓為1.2V，字元線WL上的開啟電壓為2.7V(也就是電壓VPP為2.7V)以及字元線WL上的等待(standby)電壓約為-0.3V，該閾值電壓介於0.7V和0.9V之間，存取電晶體11的閘極的電介質材料必須承受2.7V的電壓強度，其中在老化應力(burn-in stress)的條件下，存取電晶體11的閘極的電介質材料更必須承受3.4V的電壓強度以維持可接受的可靠性裕度(reliability margin)，以及必須採用厚的存取電晶體11的閘極的電介質材料，其中厚的存取電晶體11的閘極的電介質材料會犧牲存取電晶體11的性能。
如圖1B所示，儲存電容12在一開始是處於一等待模式(standby made)或非激活模式(也就是說此時存取電晶體11完全關閉)，且字元線WL上的電壓為-0.3V(等待電壓)。位元線BL和互補位元線BLB上的電壓被等化(equalized)在電壓VCCSA的一半(即0.6V)。當儲存電容12要進入激活模式(也就是存取電晶體11以完全開啟)時，字元線WL上的電壓先從該等待電壓(-0.3V)被提升至電壓VPP(例如2.7V)，其中電壓VPP大於電壓VCCSA(1.2V)和存取電晶體11的閾值電壓VT(可為0.7V或0.8V)的總和，以在存取電晶體11的閘源極電壓(例如2.7V - 1.2V - 0.8V = 0.7V)上提供足夠大的驅動力。另外，因為存取電晶體11開啟，所以位元線BL可耦接儲存電容12。如圖1B所示，在存取(讀出或寫入)操作期間，字元線WL上的電壓持續維持在電壓VPP，且在存取操作期間之後是伴隨著一回復階段(RESTORE phase)，或者是預充電階段(precharge phase)。在回復階段，感測放大器20將根據儲存電容12所儲存的訊號“ONE”或訊號“ZERO”對儲存電容12再充電。經過回復階段，字元線WL上的電壓將從電壓VPP下拉至該等待電壓(-0.3V)，導致存取電晶體11再次處於該非激活模式。
綜上所述，電壓VPP所造成的高壓應力將使得存取電晶體11的閘極被設計成具有較厚的電介質材料，其中存取電晶體11的閘極的電介質材料比應用在動態隨機存取記憶體單元的週邊電路中的電晶體的閘極的電介質材料還要厚，然而存取電晶體11的閘極所具有較厚的電介質材料將降低存取電晶體11的性能(例如存取電晶體11的短通道效應更嚴重，存取電晶體11的開啟/關閉電流的比值更小，以及衡量存取電晶體11的開啟/關閉的回應能力的擺幅斜率(swing slope)變差等)。另外，雖然閾值電壓是比應用在動態隨機存取記憶體單元的週邊電路中的電晶體的閾值電壓還要高，但在等待模式或非激活模式期間，通過存取電晶體11的漏電流仍然很大到可降低儲存電容12中用於感測所需的儲存電荷。尤其是在12nm或7nm的鰭式場效電晶體（fin field-effect transistor, FinFET）製程技術中，當電壓VCCSA較低(例如0.6~0.8V)時，存取電晶體11在該等待模式或該非激活模式期間的漏電流會變得更嚴重。
因此，本發明提出具有強化存取暨回復架構之動態隨機存取記憶體。根據本發明之一方面，動態隨機存取記憶體包含產生第一電壓的第一維持電壓產生器，第一電壓高於用於動態隨機存取記憶體中的一高電位訊號或訊號“ONE”之電壓。動態隨機存取記憶體亦包含動態隨機存取記憶體單元，動態隨機存取記憶體單元包含存取電晶體與儲存電容，其中在動態隨機存取記憶體單元關閉之前，第一維持電壓產生器之第一電壓儲存於動態隨機存取記憶體單元中。
根據本發明之一方面，動態隨機存取記憶體更包含耦接至存取電晶體之閘極端的字元線，其中字元線被選擇以在第一時段與第二時段開啟存取電晶體，第二時段在第一時段之後，且在第二時段中，第一維持電壓產生器之第一電壓儲存於動態隨機存取記憶體單元中。在第一時段中，動態隨機存取記憶體單元係為可存取的。動態隨機存取記憶體更包含感測放大器，感測放大器透過位元線電性耦接至動態隨機存取記憶體單元，其中第一維持電壓產生器在第二時段中連接至感測放大器，且第一維持電壓產生器之第一電壓透過感測放大器與位元線提供給動態隨機存取記憶體單元。此外，電壓源在第一時段中連接至感測放大器，且在第二時段中未連接至感測放大器，其中電壓源之電壓等於高電位訊號之電壓。
本發明之另一方面提供具有強化存取暨回復架構之動態隨機存取記憶體晶片。動態隨機存取記憶體晶片包含動態隨機存取記憶體單元與透過位元線電性耦接至動態隨機存取記憶體單元之感測放大器。動態隨機存取記憶體單元包含存取電晶體與電容。第一維持電壓產生器及/或第二維持電壓產生器選擇性地耦接至感測放大器，其中第一維持電壓產生器產生第一電壓，該第一電壓高於應用在該動態隨機存取記憶體中的高電位信號的電壓，而第二電壓低於應用在該動態隨機存取記憶體中低電位信號的電壓。在動態隨機存取記憶體單元之存取電晶體關閉之前，第一電壓或第二電壓儲存於動態隨機存取記憶體單元中。
根據本發明之一方面，動態隨機存取記憶體更包含耦接至存取電晶體之閘極端的字元線，其中字元線被選擇以在第一時段與第二時段開啟存取電晶體，第二時段在第一時段之後，且在第二時段中，第一電壓或第二電壓儲存於動態隨機存取記憶體單元中。在第一時段中，動態隨機存取記憶體單元係為可存取的。第二維持電壓產生器在第二時段中連接至感測放大器，且第二維持電壓產生器之第二電壓透過感測放大器與位元線提供給動態隨機存取記憶體單元。此外，電壓源在第一時段中連接至感測放大器，且在第二時段中未連接至感測放大器，其中電壓源之電壓等於低電位信號的電壓之電壓。
本發明之一目的可為提供具有強化存取暨回復架構之動態隨機存取記憶體。根據本發明之一方面，動態隨機存取記憶體包含動態隨機存取記憶體單元與字元線，動態隨機存取記憶體單元具有存取電晶體與儲存電容，字元線耦接至存取電晶體之閘極端。在字元線被選擇以開啟存取電晶體與字元線未被選擇以關閉存取電晶體之間的時段中，第一電壓或第二電壓儲存於動態隨機存取記憶體單元中，其中第一電壓高於用於動態隨機存取記憶體中的高電位訊號之電壓，且第二電壓低於用於動態隨機存取記憶體中的低電位訊號之電壓。此外，根據本發明之一方面，動態隨機存取記憶體更包含電性耦接至動態隨機存取記憶體單元的感測放大器，其中產生第一電壓之第一維持電壓產生器與產生第二電壓之第二維持電壓產生器選擇性地耦接至感測放大器。
本發明之一目的可為提供具有強化存取暨回復架構之動態隨機存取記憶體晶片。根據本發明之一方面，動態隨機存取記憶體晶片包含第一組動態隨機存取記憶體單元與第二組動態隨機存取記憶體單元，每一動態隨機存取記憶體單元包含存取電晶體與儲存電容。動態隨機存取記憶體晶片亦包含第一字元線與第二字元線，第一字元線耦接第一組動態隨機存取記憶體單元中的每一動態隨機存取記憶體單元之存取電晶體之閘極端，第二字元線耦接第二組動態隨機存取記憶體單元中的每一動態隨機存取記憶體單元之存取電晶體之閘極端。在第一字元線被選擇以開啟第一組動態隨機存取記憶體單元中的每一動態隨機存取記憶體單元之存取電晶體與第一字元線未被選擇以關閉第一組動態隨機存取記憶體單元中的每一動態隨機存取記憶體單元之存取電晶體之間的時段中，第一組動態隨機存取記憶體單元之每一動態隨機存取記憶體單元被施加第一電壓或第二電壓，其中第一電壓高於用於動態隨機存取記憶體晶片中的高電位訊號之電壓位準，且第二電壓低於用於動態隨機存取記憶體晶片中的低電位訊號之電壓。
根據本發明之另一方面，動態隨機存取記憶體晶片更包含電性耦接至第一組動態隨機存取記憶體單元的第一組感測放大器，其中第一電壓或第二電壓透過第一組感測放大器被提供給第一組動態隨機存取記憶體單元之每一動態隨機存取記憶體單元。此外，動態隨機存取記憶體晶片更包含電性耦接至第二組動態隨機存取記憶體單元的第二組感測放大器，且當第一字元線被選擇時，第二字元線未被選擇，第二組感測放大器耦接於第一電壓源與第二電壓源，第一電壓源之電壓等於高電位訊號之電壓，第二電壓源之電壓等於低電位訊號之電壓。
本發明之一目的可為提供具有較長保存(retention)時間或刷新(refresh)時間之動態隨機存取記憶體晶片。根據本發明之一方面，動態隨機存取記憶體晶片包含第一組動態隨機存取記憶體單元與電性耦接於第一組動態隨機存取記憶體單元之第一組感測放大器，其中在第一參考溫度時的動態隨機存取記憶體晶片之保存時間相同或實質相同於在第二參考溫度時的動態隨機存取記憶體晶片之保存時間，且相同或實質相同於在第三參考溫度時的動態隨機存取記憶體晶片之保存時間，其中第一參考溫度小於第二參考溫度，且第二參考溫度小於第三參考溫度。
根據本發明之另一方面，動態隨機存取記憶體晶片包含第一組動態隨機存取記憶體單元與電性耦接於第一組動態隨機存取記憶體單元之第一組感測放大器，其中在第一參考溫度時的動態隨機存取記憶體晶片之保存時間小於在第二參考溫度時的動態隨機存取記憶體晶片之保存時間，在第二參考溫度時的動態隨機存取記憶體晶片之保存時間小於在第三參考溫度時的動態隨機存取記憶體晶片之保存時間，其中第一參考溫度小於第二參考溫度，且第二參考溫度小於第三參考溫度。
根據本發明之另一方面，動態隨機存取記憶體晶片包含第一組動態隨機存取記憶體單元與電性耦接於第一組動態隨機存取記憶體單元之第一組感測放大器，其中動態隨機存取記憶體晶片之保存時間從第一參考溫度、第二參考溫度至第三參考溫度逐漸變化，且動態隨機存取記憶體晶片之保存時間在第四參考溫度與第五參考溫度時相同或實質相同，其中第一參考溫度小於第二參考溫度，第二參考溫度小於第三參考溫度，第三參考溫度等於或小於第四參考溫度，第四參考溫度小於第五參考溫度。
根據本發明之另一方面，動態隨機存取記憶體晶片包含第一組動態隨機存取記憶體單元與電性耦接於第一組動態隨機存取記憶體單元之第一組感測放大器，其中動態隨機存取記憶體晶片之保存時間從第一參考溫度、第二參考溫度至第三參考溫度逐漸變化，其中在第一參考溫度、第二參考溫度與第三參考溫度時的動態隨機存取記憶體晶片之保存時間分別是在第一參考溫度、第二參考溫度與第三參考溫度時的預定保存時間的至少2.2倍。
本發明之一目的可為提供具有強化存取暨回復架構之動態隨機存取記憶體晶片。根據本發明之另一方面，動態隨機存取記憶體晶片包含動態隨機存取記憶體單元與產生第一電壓的第一維持電壓產生器，動態隨機存取記憶體單元包含存取電晶體與儲存電容，第一電壓高於用於動態隨機存取記憶體晶片中的高電位訊號之電壓。在動態隨機存取記憶體單元之存取電晶體關閉之前，第一電壓儲存於動態隨機存取記憶體單元中，其中第一電壓的大小取決於動態隨機存取記憶體晶片之溫度。
根據本發明之另一方面，動態隨機存取記憶體晶片包含動態隨機存取記憶體單元與產生第一電壓的第一維持電壓產生器，動態隨機存取記憶體單元包含存取電晶體與儲存電容，第一電壓高於用於動態隨機存取記憶體晶片中的高電位訊號之電壓。在動態隨機存取記憶體單元之存取電晶體關閉之前，第一電壓耦接動態隨機存取記憶體單元，且動態隨機存取記憶體單元之儲存電容之一電極耦接至預定電壓，預定電壓不小於用於動態隨機存取記憶體晶片中的高電位訊號之電壓的1/2倍。
本發明之一目的可為提供具有強化存取暨回復架構之動態隨機存取記憶體晶片。根據本發明之另一方面，動態隨機存取記憶體晶片包含動態隨機存取記憶體單元，動態隨機存取記憶體單元包含存取電晶體與儲存電容。在動態隨機存取記憶體單元之存取電晶體關閉之前，第一電壓耦接動態隨機存取記憶體單元，其中第一電壓高於用於動態隨機存取記憶體晶片中的高電位訊號之電壓，動態隨機存取記憶體晶片外部的第一維持電壓產生器提供第一電壓。
在閱讀以下對附圖所示之較佳實施例的具體描述後，本發明之這些與其他目的對於本技術領域中具有通常知識者而言將是顯而易見的。
此處透過示例而非作為限制的方式，並搭配附圖，提供所揭露的設備與方法之以下描述的實施例的詳細描述。雖然詳細說明與示出某些實施例，但應理解的是，仍可在不背離隨附申請專利範圍之範圍的情況下進行各種變化與修改。本發明之範圍並不限於構成元件之數量、材料、形狀、相對配置等，且僅作為本發明之多個實施例之示例。
本發明揭露一種具有強化存取暨回復架構的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，其中維持電壓源在該動態隨機存取記憶體單元所包含的存取電晶體關閉之前，電連接該動態隨機存取記憶體單元所包含的儲存電容，其中該維持電壓源所提供的電壓是高於動態隨機存取記憶體中的高電位訊號(即訊號“ONE”)電壓值，或小於低電位訊號(即訊號“ZERO”)電壓值。又於動態隨機存取記憶體進行其他特定操作時(例如進行自動預充電階段(auto-precharge phase)，回復階段(restore phase)，刷新階段(refresh phase)，以及預充電階段)，亦將使動態隨機存取記憶體單元中存取電晶體被開啟，因此，在存取電晶體開啟期間，該維持電壓源將電連接至儲存電容，所以即使在存取電晶體關閉後仍有漏電流通過存取電晶體，但儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明的第一實施例∶
圖2是說明第一實施例的動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關訊號的波形的示意圖，其中動態隨機存取記憶體單元可參照圖1A。如圖2所示，該動態隨機存取記憶體在一開始是處於一等待模式(standby mode)或一非激活模式(inactive mode)，且字元線WL被偏壓在一等待電壓(-0.3V)以完全關閉存取電晶體11。在該第一實施例中，電壓VCCSA為1.2V，電壓VSS為0V，訊號“ONE”(也就是一高電位訊號)為1.2V，以及訊號“ZERO”為0V(也就是一低電位訊號，且等於地端所具有的電位)。另外，在該第一實施例中，位元線BL和位元線BLB上的電壓被均等在0.6V，也就是說位元線BL和位元線BLB上的電壓介於訊號“ONE”(1.2V)和訊號“ZERO”(0V)之間。
在一時間T0，字元線WL上的電壓將從等待電壓(-0.3V)提升至電壓VPP(2.7V)以開啟存取電晶體11，其中電壓VPP(2.7V)是遠大於電壓VCCSA(1.2V)和存取電晶體11的閾值電壓VT(0.8V)的總和，也就是說電壓VPP(2.7V)可為開啟的存取電晶體11提供足夠的驅動力以將訊號“ONE”或訊號“ZERO”傳送到位元線BL和位元線BLB。然後感測放大器20被啟動以放大位元線BL和位元線BLB上的訊號直到位元線BL和位元線BLB上的訊號被發展到一定大小，其中感測放大器20可為一交叉耦合感測放大器。在時間T1之後一段時間，可執行讀取操作(通過感測放大器20放大位元線BL和位元線BLB上從動態隨機存取記憶體單元所讀出的訊號)，或該寫入操作(外界寫入訊號“ONE”或訊號“ZERO”至感測放大器20以儲存正確的訊號至動態隨機存取記憶體單元的儲存電容12)。在存取操作期間中，一電壓源通過開啟一開關14(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12。該電壓源可提供電壓VCCSA(也就是訊號“ONE”或供電電壓)，其中圖3A是說明感測放大器20選擇性地耦接於一第一維持電壓源的示意圖。如圖3A所示，在該存取操作期間，通過關閉一開關13使感測放大器20不能接收一第一電壓VCCSA+M1。然而，除了讀取操作和寫入操作，其他動態隨機存取記憶體的操作也可在時間T1後執行，也就是說在時間T1到一時間T2之間，該動態隨機存取記憶體單元可以執行該存取操作，其中時間T1到時間T2之間的時間區間為一第一時間區間。
在時間T2後的該回復階段，電壓VPP持續從字元線WL載入至存取電晶體11的閘極的電介質材料以縮短該回復階段的時間。在回復階段，前述第一維持電壓源電耦接於該動態隨機存取記憶體單元的儲存電容12，其中該第一維持電壓源可提供高於電壓VCCSA(1.2V)或訊號“ONE”(1.2V)的第一電壓VCCSA+M1，該第一維持電壓源可通過開啟開關13(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12，且電壓M1為一正電壓以使第一電壓VCCSA+M1高於電壓VCCSA(1.2V)。另外，如圖3A所示，在該回復階段，通過關閉開關14使感測放大器20不能接收電壓VCCSA。另外，在本發明的一實施例中，電壓M1可介於電壓VCCSA(1.2V)的1/3和電壓VCCSA(1.2V)的2/3之間，例如0.6V。另外，在本發明的另一實施例中，電壓M1也可以是0.1V~0.8V之間的任一值，如0.1V, 0.2V, 0.3 V或0.4V等。例如，當儲存電容12最初是儲存訊號“ONE”(1.2V)時，在該回復階段，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在一時間T3關閉存取電晶體11前(其中當關閉存取電晶體11期間時，字元線WL上的電壓將從電壓VPP逐漸被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由該第一維持電壓源提供第一電壓VCCSA+M1(也就是說在時間T3後完全關閉存取電晶體11前，儲存電容12可儲存第一電壓VCCSA+M1)，其中第一電壓VCCSA+M1高於訊號“ONE”(也就是該高電位訊號)，時間T2到時間T3之間的時間區間(也就是該回復階段)為一第二時間區間，且該第二時間區間在該第一時間區間後。因此，即使在關閉存取電晶體11後仍有漏電流通過存取電晶體11，但儲存電容12所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，該第一維持電壓源可斷開感測放大器20。另外，在關閉存取電晶體11後或在該回復階段後，位元線BL和位元線BLB可耦接於用以提供一電壓Vbl的一位元線電壓源，所以位元線BL和位元線BLB上的電壓可在關閉存取電晶體11後或在該回復階段後被重置於電壓Vbl (如圖2所示)。
進一步，在本發明的另一實施例中，回復階段中，另一個第二維持電壓源被耦接於該動態隨機存取記憶體單元的儲存電容12。該第二維持電壓源可通過開啟一開關23提供低於電壓VSS(0V)或訊號“ZERO”(0V)的一第二電壓VSS-M2至感測放大器20(如圖3B所示)，其中圖3B是說明感測放大器20選擇性地耦接於該第二維持電壓源的示意圖，電壓M2為一正電壓，且在該存取操作期間，另一電壓源已先通過開啟一開關24(如圖3B所示)電連接或耦接感測放大器20以耦接於儲存電容12。該另一電壓源可提供電壓VSS(也就是訊號“ZERO”或另一供電電壓)。在本發明的一實施例中，電壓M2可介於0.4V和0.8V之間，例如0.6V。另外，在本發明的另一實施例中，電壓M2也可以是0.1V~0.8V之間的任一值，如0.1V, 0.2V, 0.3 V或0.4V等。另外，當第二維持電壓源在回復階段耦接於感測放大器20時，開關24關閉以使感測放大器20不能接收電壓VSS。當儲存電容12最初是儲存訊號“ZERO”時，在該回復階段，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在時間T3後完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP逐漸被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由第二維持電壓源提供第二電壓VSS-M2(也就是說在時間T3關閉存取電晶體11前，儲存電容12是儲存第二電壓VSS-M2)，其中第二電壓VSS-M2低於訊號“ZERO”(也就是該低電位訊號)。在本發明的一實施例中，在關閉存取電晶體11後或在該回復階段後，第二維持電壓源可斷開感測放大器20。
另外，在本發明的另一實施例中，在回復階段，第一維持電壓源和該第二維持電壓源都耦接於該動態隨機存取記憶體單元的儲存電容12。因此，在字元線WL上的電壓從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓之前，當儲存電容12最初是儲存訊號“ONE”時，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20傳送並儲存至儲存電容12；或當儲存電容12最初是儲存訊號“ZERO”時，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20傳送並儲存至儲存電容12。
本發明的第二實施例∶
為了減少漏電流以保持儲存電容12所儲存的電荷不會通過存取電晶體11被洩漏出，通常存取電晶體11被設計成具有非常高的閾值電壓。當電壓VCCSA降至0.6V時，在該動態隨機存取記憶體的設計中，7奈米或5奈米工藝的Tri-gate電晶體或鰭式場效電晶體將被應用至該動態隨機存取記憶體單元的週邊電路，其中應用至該週邊電路的電晶體的閾值電壓將會對應地縮小，例如應用至該週邊電路的電晶體的閾值電壓被降至0.3V。然而在本發明的第二實施例中，存取電晶體11的閾值電壓可根據上述減少漏電流的概念被有意地提高至0.5V-0.6V。因此，從儲存電容12流出的漏電流可被大幅地減少至少3~4個數量級(如果用於衡量漏電流的S因數為68mV/數量級(decade)且存取電晶體11的閾值電壓被提高至0.6V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流低4個數量級；如果存取電晶體11的閾值電壓提高至0.5V，則從儲存電容12流出的漏電流將比應用至該週邊電路的Tri-gate電晶體的漏電流降低2~3個數量級)。因此，在本發明的第二實施例中，存取電晶體11的閾值電壓將被提高到接近電壓VCCSA或至少超過0.6V的80%。另外，在本發明的第二實施例中，存取電晶體11(例如鰭式場效電晶體或Tri-gate電晶體)的閘極的電介質材料的厚度仍然和應用至該週邊電路的電晶體的閘極的電介質材料的厚度相同或幾乎相同，所以存取電晶體11使用Tri-gate結構的高性能的優點仍可被維持住。
圖4是說明該第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關訊號的波形的示意圖，其中在第二實施例中，訊號“ONE”為0.6V以及訊號“ZERO”為0V(也就是該地端所具有的電位)。在回復階段，一第一維持電壓源耦接於該動態隨機存取記憶體單元的儲存電容12。該第一維持電壓源可提供高於電壓VCCSA(0.6V)或訊號“ONE”(0.6V)的一第一電壓VCCSA+K，其中該第一維持電壓源可通過電連接或耦接感測放大器20以耦接儲存電容12，且電壓K為一正電壓 。在本發明的一實施例中，電壓K可介於電壓VCCSA(0.6V)的1/3和電壓VCCSA(0.6V)的2/3之間，例如0.3V或0.4V。另外，在本發明的另一實施例中，電壓K也可以是0.05V~0.4V之間的任一值，如0.05V, 0.1V, 0.2V, 0.3 V或0.4V等。因此，當儲存電容12最初是儲存訊號“ONE”(0.6V)時，在該回復階段，第一電壓VCCSA+K(0.6V+0.4V)是提供給儲存電容12。也就是說如圖4所示，在時間T3後完全關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓)，儲存電容12可由第一維持電油壓源提供第一電壓VCCSA+K，其中第一電壓VCCSA+K高於訊號“ONE”(0.6V)。因此，當儲存電容12最初是儲存訊號“ONE”(0.6V)時，在字元線WL上的電壓被上拉至電壓VPP後且在被下拉至該等待電壓前，第一電壓VCCSA+K(1V)可被儲存至儲存電容12。另外，在本發明的一實施例中，在該回復階段後，位元線BL和位元線BLB可耦接於用以提供電壓Vbl的該位元線電壓源，所以位元線BL和位元線BLB上的電壓在該回復階段後將被重置於電壓Vbl(如圖4所示)。另外，當儲存電容12最初是儲存訊號“ZERO”時，在字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該等待模式的等待電壓前，該第二維持電壓源所提供的第二電壓可被儲存至儲存電容12，其中該第二維持電壓源所提供的第二電壓是低於儲存訊號“ZERO”，例如-0.4V。另外，在本發明的另一實施例中，該第二電壓也可以是-0.05V~-0.4V之間的任一值，如-0.05V, -0.1V, -0.2V,或 -0.3 V等。
本發明的第三實施例∶
圖5是本發明的第三實施例所公開的用於預充電(precharge)操作的電路和功能框圖的示意圖，其中在該第三實施例中，電壓VCCSA為0.6V以及電壓VSS為0V(也就是該地端的電位)。在預充電操作中，所有在存儲區5(Sec 5)中連接被選擇的字元線的動態隨機存取記憶體單元(之後稱為第一動態隨機存取記憶體單元)將被預充電，以及在其他在存儲區(例如Sec4，Sec6等)連接未被選擇的字元線的動態隨機存取記憶體單元(之後稱為第二動態隨機存取記憶體單元)將處於空閒狀態(idle state)。
感測放大器41、42(耦接於該第一動態隨機存取記憶體單元)將根據一預充電脈衝訊號30連接一第三維持電壓源，其中該第三維持電壓源可提供一第三電壓VHSA(0.6V+K)，所以可以加速恢復該第一動態隨機存取記憶體單元在預充電階段時的訊號。第三電壓VHSA高於電壓VCCSA(0.6V)約幾百毫伏(mV)，例如 0.3V或0.4V。另外，在被選擇的字元線關閉之前(也就是該第一動態隨機存取記憶體單元內的存取電晶體完全關閉之前)，第三電壓VHSA(0.6V+0.4V)是高於隨後要儲存至該第一動態隨機存取記憶體單元內的儲存電容的訊號“ONE”。另一方面，第二動態隨機存取記憶體單元仍然接收電壓VCCSA。
另外，請參照圖6，圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖，其中用於輔助說明圖6的符號的說明如下∶
LSLP ∶連接該第一動態隨機存取記憶體單元的感測放大器中用於接收高電壓的節點；
LSLN ∶連接該第一動態隨機存取記憶體單元的感測放大器中用於接收低電壓的節點；
Vpl ∶ 電路板上的共同電壓；
SN ∶ 儲存節點；
WL ∶ 字元線；
BL ∶ 位元線；
Vsg1,2 ∶ 連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P1、P2的源閘極電壓；
Vgs3,4 ∶ 連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N3、N4的閘源極電壓；
Vsg5,6 ∶ 連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P5、P6的源閘極電壓；
Vgs7,8 ∶ 連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N7、N8的閘源極電壓。
請參照第6圖，字元線WL100耦接多個儲存節點，例如SN1與SN9。當訊號“ONE”（0.6 V）儲存於儲存節點SN1（儲存節點SN1連接字元線WL100）時，在發出預充電指令且字元線WL100被選擇後（也就是，字元線開啟後），感測放大器之節點LSLP耦接第三電壓VHSA（1.0 V），因此節點LSLP的電壓反衝從0.6 V增為1.0 V，且節點LSLN維持0 V。從而，感測放大器之P型金氧半電晶體P1關閉且源閘極電壓Vsg1 = 0 V。而且，感測放大器之P型金氧半電晶體P2開啟且源閘極電壓Vsg2反衝從0.6 V增為1.0 V，1.0 V的電壓透過位元線BL1被完全充電至儲存節點SN1。與此同時，感測放大器之電晶體N3開啟且閘源極電壓Vgs3亦反衝從0.6 V增為1.0 V。此外，感測放大器之N型金氧半電晶體N4關閉且閘源極電壓Vgs4為0 V。
當訊號“ZERO”（0 V）儲存於儲存節點SN9（儲存節點SN9連接字元線WL100）時，在發出預充電指令且字元線WL100被選擇後，感測放大器耦接第三電壓VHSA（1.0 V），因此節點LSLP的電壓反衝從0.6 V增為1.0 V，且節點LSLN維持0 V。從而，感測放大器之P型金氧半電晶體P5開啟且源閘極電壓Vsg5反衝從0.6 V增為1.0 V。而且，感測放大器之P型金氧半電晶體P6關閉且源閘極電壓Vsg2為0 V。與此同時，感測放大器之N型金氧半電晶體N7關閉且閘源極電壓Vgs7為0 V。此外，感測放大器之N型金氧半電晶體N8開啟且閘源極電壓Vgs8反衝從0.6 V增為1.0 V，且0 V的電壓透過位元線BL9強力地回復至儲存節點SN9。當然，如前所述，當儲存電容中最初為訊號“ZERO”，節點LSLN可在預充電階段耦接另一維持電壓源VLSN （0 V - K）。VLSN之電壓低於訊號“ZERO”之電壓，且在此情況下VLSN之電壓可為-0.4 V。接著，在預充電階段，-0.4 V透過位元線BL9強力地回復至儲存節點SN9。
在另一實施例中，只要在耦接動態隨機存取記憶體單元之字元線關閉之前將第一維持電壓源耦接至感測放大器（或動態隨機存取記憶體單元），將第一維持電壓源（其電壓高於訊號“ONE”之電壓）耦接至感測放大器（或動態隨機存取記憶體單元）可應用於刷新操作或其他操作（例如具有自動預充電操作之讀取/寫入操作）。只要在耦接動態隨機存取記憶體單元之字元線關閉之前將第二維持電壓源耦接至感測放大器（或動態隨機存取記憶體單元），將第二維持電壓源（其電壓低於訊號“ZERO”之電壓）耦接至感測放大器（或動態隨機存取記憶體單元）亦可應用於刷新操作或其他操作。用於位元線或感測放大器之脈衝電壓（不論是第一維持電壓源或第二維持電壓源）可以是動態隨機存取記憶體本身產生的，或由其他未包含於動態隨機存取記憶體中的外部電路產生。
根據三標準差法則得出之平均tREF (ms) ATE溫度75 ATE溫度85 ATE溫度95 ATE溫度105 ATE溫度115 ATE溫度125
Tc 85 Tc 95 Tc 105 Tc 115 Tc 125 Tc 135
2Gb DDR3 25奈米 （鈺創） 135.0 106.0 83.5 65.7 51.8 40.8
新的1Gb DDR3 （鈺創） 測量值 158.5 124.9 98.3 77.4 61.0 48.0
4Gb DDR3 （鈺創） 預估值 208.9 164.4 129.5 101.9 80.3 63.2
1. ATE溫度 = 環境溫度 = 產品應用溫度 = 空氣溫度 2. JEDEC封裝表面溫度(Case Temperature; TC) = 環境溫度 + 10 （高溫） 3. JEDEC核心溫度 (Junction Temperature; TJ) = 環境溫度 + 20 （高溫）
根據本發明，新的動態隨機存取記憶體結構中，儲存於儲存單元中的數據可具有較長的保存時間，可顯著改善動態隨機存取記憶體的保存時間或刷新時間(tREF)，且由於刷新時間延長，AC效能亦可提升。如上表所示，根據三標準差法則(3-Sigma)，從傳統的2Gb DDR3規格的動態隨機存取記憶體（25奈米製程）（位元線或感測放大器電壓未反衝）測得其在環境溫度85 、95 、105 、115 與125 時的平均tREF係分別為106.0 ms、83.5 ms、65.7 ms、51.8 ms與40.8 ms（數據列於上表中的第三列）。上表中，「根據三標準差法則得出之平均tREF」的數值是將動態隨機存取記憶體單元之統計分布結果的平均tREF當作參考值，且然後使用參考值減去三倍標準差(Sigma)。
另一方面，將本發明運用於1Gb DDR3規格的動態隨機存取記憶體，當最初的電壓VCCSA（或對應於訊號“ONE”之電壓）為1.1 V且位元線或感測放大器電壓反衝至1.3 V，根據三標準差法則得出在環境溫度85 、95 、105 、115 與125 時的平均tREF係分別為124.9 ms、98.3 ms、77.4 ms、61.0 ms與48.0 ms（測得之數據列於上表中的第四列）。更積極地，將本發明運用於4Gb DDR3規格的動態隨機存取記憶體，當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.6 V，預估根據三標準差法則得出在環境溫度85 、95 、105 、115 與125 時的平均tREF會分別提升至164.4 ms、129.5 ms、101.9 ms、80.3 ms與63.2 ms（數據列於上表中的第五列）。
如前所示，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片在封裝表面溫度85 、95 與105 時的平均tREF會分別增為158.8 ms、124.9 ms與98.3 ms（或208.9 ms、164.4 ms與129.5 ms）。相較於根據三標準差法則得出未運用本發明的動態隨機存取記憶體晶片之平均tREF（在85 、95 與105 時分別為135 ms、106 ms與83.5 ms），根據三標準差法則得出的本發明之動態隨機存取記憶體晶片的平均tREF可分別提升為136 ms至210 ms之間（85 時）、107 ms至165 ms之間（95 時）、以及84 ms至130 ms之間（105 時）。即使在封裝表面溫度115 （或125 ）（某些交通工具會在此溫度下運作），根據三標準差法則得出的動態隨機存取記憶體晶片的平均tREF可提升至66 ms至102 ms之間（或52 ms至81 ms之間）。
下列表格顯示：
(a) JEDEC標準所定義之在不同封裝表面溫度Tc時的動態隨機存取記憶體保存時間或刷新時間(tREF)規格（第三列，標示為「DRAM標準」）。在JEDEC標準中，當動態隨機存取記憶體溫度增加攝氏10度（例如從85 增為95 ，或從95 增為105 等），保存時間將會減半（例如，當溫度從85 增為95 ，保存時間將會從64 ms降為32 ms；或者當溫度從95 增為105 ，保存時間將會從32 ms降為16 ms）；
(b) 運用本發明的1Gb DDR3規格的動態隨機存取記憶體，在不同封裝表面溫度Tc時的保存時間或刷新時間規格，當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.3 V時（第四列，標示為「新的1Gb DDR3（鈺創）」）；
(c) 運用本發明的4Gb DDR3規格的動態隨機存取記憶體，在不同封裝表面溫度Tc時的保存時間或刷新時間規格，當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.6 V時（第五列，標示為「4Gb DDR3（鈺創）」）；以及
(d)其他供應商之動態隨機存取記憶體在不同封裝表面溫度Tc時的保存時間或刷新時間規格（第六列，標示為「參考－其他供應商之DRAM」）。
tREF規格(ms) 封裝表面溫度(Tc)
85 95 105 115 125
JEDEC的DRAM標準 64 32 16 NA NA
新的1Gb DDR3（鈺創） 84 64 48 32 24
4Gb DDR3（鈺創） 112 88 72 56 48
參考－其他供應商之DRAM 64 32 32 16 8
在封裝表面溫度85 時（顯示於上表的第二欄），本發明之動態隨機存取記憶體的保存時間或刷新時間規格可增為84 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.3 V時）或112 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.6 V時），且本發明之動態隨機存取記憶體的保存時間或刷新時間規格不小於JEDEC標準的tREF的1.3倍（或不小於JEDEC標準的tREF的1.7倍）。
此外，在封裝表面溫度95 時（顯示於上表的第三欄），本發明之動態隨機存取記憶體的刷新時間規格可增為64 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.3 V時）或88 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.6 V時），且本發明之動態隨機存取記憶體的刷新時間規格不小於JEDEC標準的tREF的2倍（或不小於JEDEC標準的tREF的2.7倍）。
此外，在封裝表面溫度105 時（顯示於上表的第四欄），本發明之動態隨機存取記憶體的刷新時間規格可增為48 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.3 V時）或72 ms（當最初的電壓VCCSA為1.1 V且位元線或感測放大器電壓反衝至1.6 V時），且本發明之動態隨機存取記憶體的刷新時間規格不小於JEDEC標準的tREF的3倍（或不小於JEDEC標準的tREF的4.5倍）。
即使在封裝表面溫度115 （顯示於上表的第五欄）（某些交通工具或汽車中的動態隨機存取記憶體會在此溫度下運作），本發明之動態隨機存取記憶體的刷新時間規格不小於參考用的其他供應商之動態隨機存取記憶體的tREF的2倍（或3.5倍）。此外，在封裝表面溫度125 （顯示於上表的第六欄），本發明之動態隨機存取記憶體的刷新時間規格不小於參考用的其他供應商之動態隨機存取記憶體的tREF的3倍（或6倍）。因此，考慮到改良的比例，動態隨機存取記憶體的使用溫度愈高，本發明可提供之規格tREF之改善愈大。
因此，相較於上表中的JEDEC標準或參考用的其他供應商之動態隨機存取記憶體，根據三標準差法則得出的本發明之平均tREF（或規格tREF）之值無論在何種封裝表面溫度都有很大的提升。在本發明中，在動態隨機存取記憶體單元之存取電晶體關閉之前（或在自動預充電操作、回復階段、刷新階段與預充電階段期間），第一電壓（大於訊號“ONE”之電壓）提供給動態隨機存取記憶體單元，因此動態隨機存取記憶體晶片在第一參考溫度時的保存時間規格可不小於動態隨機存取記憶體晶片在第二參考溫度時的保存時間規格的1/2（或3/4），其中第一參考溫度大於第二參考溫度，且第一參考溫度與第二參考溫度之差值係為攝氏10度。
如前所示，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片在85 、95 與105 時的平均tREF會分別增為158.8 ms、124.9 ms與98.3 ms（或208.9 ms、164.4 ms與129.5 ms）。此外，JEDEC定義在85 、95 與105 時的保存時間分別為64 ms、32 ms與16 ms。從而，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片在85 、95 與105 時的平均tREF，分別大約是JEDEC定義在85 、95 與105 時的保存時間之2.5倍、3.9倍與6.1倍（或3.3倍、5.1倍與8.1倍）。另一方面，根據三標準差法則得出的傳統設計之動態隨機存取記憶體晶片的平均tREF（在85 、95 與105 時的平均tREF分別為135 ms、106 ms與83.5 ms），分別大約是JEDEC定義在85 、95 與105 時的保存時間之2.1倍、3.3倍與5.2倍。因此，在85 時，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片的平均tREF可提升為JEDEC定義的保存時間之2.2倍至3.3倍；在95 時，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片的平均tREF可提升為JEDEC定義的保存時間之3.4倍至5.2倍；在105 時，根據三標準差法則得出的本發明之動態隨機存取記憶體晶片的平均tREF可提升為JEDEC定義的保存時間之5.3倍至8.2倍。
換言之，本發明之動態隨機存取記憶體晶片在85 、95 與105 時的保存時間分別是JEDEC定義之在85 、95 與105 時的保存時間的至少2.2倍。本發明之動態隨機存取記憶體晶片在85 、95 與105 時的保存時間可能分別是JEDEC定義之在85 、95 與105 時的保存時間的2.11倍至3.3倍（例如2.4倍或3.2倍）。
當第一維持電壓源（第一電壓VCCSA+M1）或第二維持電壓源（第二電壓VSS-M2）連接感測放大器20，第一電壓VCCSA+M1或第二電壓VSS-M2之值可能是隨溫度變化的(temperature dependent)［例如，溫度愈高（例如室溫或動態隨機存取記憶體的封裝表面溫度 (TC)/核心溫度 (TJ)），第一電壓VCCSA+M1的值愈高；或者，溫度愈高，第二電壓VSS-M2的值愈低］。因此，依據對第一電壓VCCSA+M1或第二電壓VSS-M2的可變化的調整：
(a) 根據三標準差法則得出的本發明之動態隨機存取記憶體晶片之平均tREF在85 ~125 範圍內可為相同或實質相同的，例如在85 ~95 、105 ~115 或115 ~125 範圍內。例如，本發明之動態隨機存取記憶體晶片在85 、95 與105 時的保存時間可為實質相同的（例如約為130 ms）。
(b) 根據三標準差法則得出的本發明之動態隨機存取記憶體晶片之平均tREF在85 ~125 範圍內可為逐漸增加的，例如在85 ~105 範圍內。例如，動態隨機存取記憶體晶片在85 、95 與105 時的保存時間可從135 ms、140 ms逐漸增加為145 ms（或從130 ms、140 ms逐漸增加為150 ms）。斜率可不大於1 ms/℃。
(c) 根據三標準差法則得出的本發明之動態隨機存取記憶體晶片之平均tREF在第一範圍內可為逐漸變化的，例如在85 ~105 範圍內，且在第二範圍內可為相同或實質相同的，例如在105 ~115 或115 ~125 範圍內。例如，動態隨機存取記憶體晶片在85 、95 與105 時的保存時間可從140 ms、120 ms逐漸降低為100 ms。接著，動態隨機存取記憶體晶片在105 與115 時的保存時間可實質相同於100 ms（或者，動態隨機存取記憶體晶片在115 與125 時的保存時間可實質相同於80 ms）。
(d) 根據三標準差法則得出的本發明之動態隨機存取記憶體晶片之平均tREF在第一範圍內可為逐漸降低或逐漸增加的，但此刷新時間是JEDEC定義之第一範圍的保存時間的至少數倍。例如，本發明之動態隨機存取記憶體晶片在85 、95 與105 時的刷新時間是逐漸減少的（例如，從158 ms、125 ms逐漸減少為98 ms；或從208 ms、164 ms逐漸減少為129 ms），然而，前述的本發明之動態隨機存取記憶體晶片在85 、95 與105 時的刷新時間分別是JEDEC定義之在85 、95 與105 時的保存時間（例如分別為64 ms、32 ms、16 ms）的至少2.2倍。在另一示例中，本發明之動態隨機存取記憶體晶片在85 、95 與105 時的刷新時間分別是JEDEC定義之在85 、95 與105 時的保存時間（例如分別為64 ms、32 ms、16 ms）的2.11倍至3.3倍。例如是2.2倍、2.5倍、3倍、3.2倍等。
如第7A圖所示，可藉由正溫度係數電壓產生器(positive temperature coefficient (TC) voltage generator)來實現隨溫度變化的第一電壓VCCSA+M1，正溫度係數電壓產生器包含帶差參考電路(bandgap reference voltage circuit)、正溫度係數電流鏡(positive TC current mirror)與LDO電路(LDO circuit)。當溫度愈高，產生的第三電壓VHSA（可對應於第一電壓VCCSA+M1）將會按比例增加，其中第三電壓VHSA =(R4/R1) VT ln X。第一維持電壓源（第一電壓VCCSA+M1）可以在動態隨機存取記憶體晶片外部或可實現於動態隨機存取記憶體晶片內，第一電壓VCCSA+M1係為隨溫度變化的。
此外，如第7B圖所示，可藉由零溫度係數電壓產生器(zero temperature coefficient (TC) voltage generator)加上單元追蹤電路(cell tracking circuit)來實現隨溫度變化的第一電壓VCCSA+M1。零溫度係數電壓產生器包含帶差參考電路電路、負溫度係數電流鏡(negative TC current mirror)、正溫度係數電流鏡與LDO電路。單元追蹤電路係為電晶體，且被施加Vss（或字元線關閉電壓），以產生通過單元追蹤電路的iOFF1電流，且iOFF1電流具有正溫度係數。從而，當溫度愈高，產生的第三電壓VHSA（可對應於第一電壓VCCSA+M1）將會按比例增加。
此外，請參照第3A圖，當電晶體11開啟時，VCCSA電壓源最初未連接感測放大器，且第一維持電壓源（第一電壓VCCSA+M1）連接感測放大器20，第一電壓VCCSA+M1將會耦接電容12且電容12之電壓差可為第一電壓VCCSA+M1減去電壓Vp1。電壓Vp1的數值通常設定為電壓VCCSA的1/2，所以電容12之電壓差可以更大，且此更大的電壓差有時會降低或影響電容12之可靠度。從而，在本發明的另一實施例中，當第一維持電壓源（第一電壓VCCSA+M1）連接感測放大器20時，耦接電容12之另一電極的電壓Vp1可被提升（例如第一電壓VCCSA+M1的1/2，或高於1/2的電壓VCCSA之其他電壓），或者耦接電容12之另一電極的電壓Vp1在所有時間皆提升為第一電壓VCCSA+M1的1/2或其他電壓，以使電容12之電壓差可以維持在合適的範圍內。電容12之電壓差可大於、等於或小於電壓VCCSA的1/2，只要電容12可維持這樣的電壓差。
例如，當第7A圖或第7B圖產生的第三電壓VHSA（可對應於第一電壓VCCSA+M1）施加於電容12，施加於電容12之另一電極的電壓值Vp1可以設定為第三電壓VHSA的1/2，以使電容12的電壓差可維持於第三電壓VHSA的1/2。
綜上所述，本發明揭露具有強化存取暨回復架構之動態隨機存取記憶體。在動態隨機存取記憶體單元之存取電晶體關閉（或者耦接至動態隨機存取記憶體單元之字元線關閉）之前，高於訊號“ONE”之電壓的第一維持電壓可回復或儲存於動態隨機存取記憶體單元中。而且，在動態隨機存取記憶體單元之存取電晶體關閉（或者耦接至動態隨機存取記憶體單元之字元線關閉）之前，低於訊號“ZERO”之電壓的第二維持電壓可回復或儲存於動態隨機存取記憶體單元中。從而，在存取電晶體關閉之後，即使有漏電流通過存取電晶體，儲存電容所儲存的電荷仍可比傳統的動態隨機存取記憶體結構維持更長的時間。
雖然已搭配多個實施例描述本發明，應理解的是，本發明不限於所揭露的實施例，相反地，本發明涵蓋落在隨附申請專利範圍之精神與範圍中的各種變形與等效配置。
11:存取電晶體 12:儲存電容 13,14,23,24:開關 20:感測放大器 30:預充電脈衝訊號 41,42:感測放大器 BL,BL1,BL9:位元線 BLB:位元線 N3,N4,N7,N8:N型金氧半電晶體 P1,P2,P5,P6:P型金氧半電晶體 SN1,SN9:儲存節點 T0,T1,T2,T3:時間點 WL:字元線
第1A圖係繪示動態隨機存取記憶體晶片的常用設計； 第1B圖係繪示在多數現有動態隨機存取記憶體之存取（讀取或寫入）操作期間相關的訊號波形； 第2圖係繪示在根據本發明之實施例之動態隨機存取記憶體單元之存取（讀取或寫入）操作期間相關的訊號波形； 第3A圖係繪示選擇性耦接於高於電壓VCCSA之第一維持電壓源的感測放大器的示意電路圖； 第3B圖係繪示選擇性耦接於低於電壓VSS之第二維持電壓源的感測放大器的示意電路圖； 第4圖係繪示根據本發明之另一實施例之動態隨機存取記憶體單元的相關訊號波形； 第5圖係繪示和預充電操作有關的本發明之一實施例之功能方塊圖； 第6圖係繪示根據本發明之用於預充電操作的感測放大器之操作； 第7A圖係繪示正溫度係數(temperature coefficient; TC)電壓產生器之示意電路圖；及 第7B圖係繪示零溫度係數電壓產生器加上單元追蹤電路之示意電路圖。
30:預充電脈衝訊號
41,42:感測放大器

Claims (20)

  1. 一種動態隨機存取記憶體(DRAM)晶片，包含： 一第一維持電壓產生器，產生一第一電壓，該第一電壓高於應用於該動態隨機存取記憶體晶片中的一高電位訊號之電壓；以及 一動態隨機存取記憶體單元，包含一存取電晶體與一儲存電容； 其中在該動態隨機存取記憶體單元之該存取電晶體關閉之前，該第一電壓儲存於該動態隨機存取記憶體單元中，且其中該第一電壓的大小取決於該動態隨機存取記憶體晶片之溫度。
  2. 如請求項1所述之動態隨機存取記憶體晶片，其中該動態隨機存取記憶體晶片之溫度增加，該第一電壓增加。
  3. 如請求項1所述之動態隨機存取記憶體晶片， 其中該動態隨機存取記憶體晶片之溫度在一第一參考溫度時，該第一電壓的大小為V1；該動態隨機存取記憶體晶片之溫度在一第二參考溫度時，該第一電壓的大小為V2；其中，其中該第一參考溫度小於該第二參考溫度，V2大於V1。
  4. 如請求項3所述之動態隨機存取記憶體晶片，該動態隨機存取記憶體晶片在該第一參考溫度之保存時間，係相同或實質相同於該動態隨機存取記憶體晶片在該第二參考溫度時之保存時間。
  5. 如請求項3所述之動態隨機存取記憶體晶片，該動態隨機存取記憶體晶片在該第一參考溫度之保存時間，係小於該動態隨機存取記憶體晶片在該第二參考溫度時之保存時間。
  6. 如請求項1所述之動態隨機存取記憶體晶片，其中當該動態隨機存取記憶體晶片之溫度在115 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於32ms。
  7. 如請求項1所述之動態隨機存取記憶體晶片，其中當該動態隨機存取記憶體晶片之溫度在105 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於48ms。
  8. 如請求項1所述之動態隨機存取記憶體晶片，中當該動態隨機存取記憶體晶片之溫度在95 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於64ms。
  9. 如請求項1所述之動態隨機存取記憶體晶片，中當該動態隨機存取記憶體晶片之溫度在85 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間大於64ms。
  10. 一種動態隨機存取記憶體(DRAM)晶片，包含： 一第一維持電壓產生器，產生一第一電壓，該第一電壓高於用於該動態隨機存取記憶體晶片中的一高電位訊號之一電壓；以及 一動態隨機存取記憶體單元，包含一存取電晶體與一儲存電容； 其中在該動態隨機存取記憶體單元之該存取電晶體關閉之前，該第一電壓耦接至該動態隨機存取記憶體單元，且該動態隨機存取記憶體單元之該儲存電容之一電極耦接至一預定電壓，該預定電壓不小於用於該動態隨機存取記憶體晶片中的該高電位訊號之該電壓的1/2倍。
  11. 如請求項10所述之動態隨機存取記憶體晶片，其中該儲存電容中的兩電極之間的一電壓差不大於用於該動態隨機存取記憶體晶片中的該高電位訊號之該電壓的1/2倍。
  12. 如請求項10所述之動態隨機存取記憶體晶片，其中該動態隨機存取記憶體晶片之溫度在一第一參考溫度時，該第一電壓的大小為V1；該動態隨機存取記憶體晶片之溫度在一第二參考溫度時，該第一電壓的大小為V2；其中，其中該第一參考溫度小於該第二參考溫度，V2大於V1。
  13. 如請求項12所述之動態隨機存取記憶體晶片，該動態隨機存取記憶體晶片在該第一參考溫度之保存時間，係相同或實質相同於該動態隨機存取記憶體晶片在該第二參考溫度時之保存時間。
  14. 如請求項10所述之動態隨機存取記憶體晶片，其中當該動態隨機存取記憶體晶片之溫度在115 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於32ms。
  15. 如請求項10所述之動態隨機存取記憶體晶片，其中當該動態隨機存取記憶體晶片之溫度在105 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於48ms。
  16. 如請求項10所述之動態隨機存取記憶體晶片，中當該動態隨機存取記憶體晶片之溫度在95 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於64ms。
  17. 如請求項10所述之動態隨機存取記憶體晶片，中當該動態隨機存取記憶體晶片之溫度在85 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間大於64ms。
  18. 一種動態隨機存取記憶體(DRAM)晶片，包含： 一動態隨機存取記憶體單元，包含一存取電晶體與一儲存電容； 其中在該動態隨機存取記憶體單元之該存取電晶體關閉之前，一第一電壓耦接至該動態隨機存取記憶體單元，其中該第一電壓高於用於該動態隨機存取記憶體晶片中的一高電位訊號之一電壓，且該動態隨機存取記憶體晶片外部的一第一維持電壓產生器提供該第一電壓。
  19. 如請求項18所述之動態隨機存取記憶體晶片，其中當該動態隨機存取記憶體晶片之溫度在105 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間不小於48ms。
  20. 如請求項18所述之動態隨機存取記憶體晶片，中當該動態隨機存取記憶體晶片之溫度在85 ，該第一電壓的大小為V1，且該動態隨機存取記憶體晶片之保存時間大於64ms。
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