TW202335256A - 三維記憶體陣列之結構 - Google Patents

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Abstract

一種3D記憶體陣列包括形成具有在一X軸方向上布置之多個3D記憶體子陣列的一台地特徵件。每一3D記憶體子陣列包括：多個記憶體胞元，其等係分佈於在該X軸方向上布置之多行中；多個位元線，其等在一Z軸方向上延伸；多個源極線，其等在該Z軸方向上延伸；及多個字元線，其等在一Y軸方向上延伸。每一記憶體胞元包括一第一電極、一第二電極以及一閘極電極。每一位元線使在該Z軸方向上對準之該等記憶體胞元中之一些胞元的該等第一電極互連。每一位元線電氣連接至相同3D記憶體子陣列之另一位元線，其在該X軸方向上與該位元線對準，且與另一3D記憶體子陣列之位元線電氣隔離。

Description

三維記憶體陣列之結構
本發明實施例係有關於三維記憶體陣列。
一種二維(2D)記憶體陣列包括複數個記憶體胞元，其等係以行及列布置且由界定該等行的複數個位元線及界定該等列的複數個字元線連接。三維(3D)記憶體陣列架構係多個2D記憶體陣列的一集合。相較於2D記憶體陣列架構，3D記憶體陣列架構可在一給定晶片面積內提供較高胞元密度。
依據本發明之一實施例，提供一種三維(3D)記憶體陣列，其包含：一半導體基體；一台地特徵件，其形成於該半導體基體上方；以及複數個3D記憶體子陣列，其等係形成於該台地特徵件中且在一X軸方向上布置；其中，針對該等3D記憶體子陣列中之每一者：該3D記憶體子陣列包括分佈於在一Y軸方向上延伸且在該X軸方向上布置之多行中的複數個記憶體胞元、在一Z軸方向上延伸的複數個位元線、在該Z軸方向上延伸的複數個源極線，及在該Y軸方向上延伸的複數個字元線，其中該X軸方向、該Y軸方向及該Z軸方向係彼此橫向；該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極；在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中；該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等第一電極互連；該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等第二電極互連；該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等閘極電極互連；且該等位元線中之每一者係電氣連接至該3D記憶體子陣列之該等位元線中之另一者，其在該X軸方向上與該位元線對準；且其中，針對在該台地特徵件中之該等3D記憶體子陣列中之任兩者，該等3D記憶體子陣列中之一者的該等位元線中之每一者係與該等3D記憶體子陣列中之另一者的該等位元線電氣隔離。
依據本發明之一實施例，提供一種3D記憶體陣列，其包括：一半導體基體；複數個3D記憶體子陣列，其等形成於該半導體基體上方且以一X軸方向布置；以及一互連特徵件，其形成於該半導體基體上方，且使該等3D記憶體子陣列中之兩者互連。針對該等3D記憶體子陣列中之每一者：該3D記憶體子陣列包括分佈於在一Y軸方向上延伸且在該X軸方向上布置之多行中的複數個記憶體胞元、在一Z軸方向上延伸的複數個位元線、在該Z軸方向上延伸的複數個源極線，及在該Y軸方向上延伸的複數個字元線，其中該X軸方向、該Y軸方向及該Z軸方向彼此橫向；該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極；在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中；該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第一電極互連；該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第二電極互連；該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些者的該等閘極電極互連；且該等位元線中之每一者係電氣連接至該3D記憶體子陣列中之該等位元線中之另一者，其在該X軸方向上與該位元線對準。針對在該等3D記憶體子陣列中之任兩者，該等3D記憶體子陣列中之一者的該等位元線之每一者係與該等3D記憶體子陣列中之另一者的該等位元線電氣隔離。該互連特徵件具有在該Z軸方向上交替地堆疊在一起的多個金屬層及多個隔離層。
依據本發明之一實施例，提供用於形成一3D記憶體陣列的一方法。在一步驟中，多個隔離層及多個犧牲層被沉積成在一Z軸方向上交替地堆疊在一基體上以形成一堆疊特徵件。在一步驟中，在該堆疊特徵件中形成複數個溝槽。該等犧牲層被替換為金屬，以形成延伸在垂直於該Z軸方向之一Y軸方向上的複數個字元線。在一步驟中，一閘極介電層及一通道層係保形地形成於該等溝槽中。在一步驟中，形成多個位元線及多個源極線以於該等溝槽中在該Z軸方向上延伸。該等位元線及該等源極線與該等字元線、該閘極介電層及該通道層協作以形成複數個記憶體胞元，該等複數個記憶體胞元係分佈於在該Y軸方向上延伸且在垂直於該Y軸方向及該Z軸方向之一X軸方向上等距布置的多行中。在一步驟中，複數個第一位元線連接導線形成成在該X軸方向上延伸且在該Y軸方向上布置，且複數個第二位元線連接導線形成成在該X軸方向上延伸且在該Y軸方向上布置。該等第二位元線連接導線在該X軸方向上與該等第一位元線連接導線間隔開，且與該等第一位元線連接導線電氣隔離。該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極。在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中。該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第一電極互連。該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第二電極互連。該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些者的該等閘極電極互連。該等第一位元線連接導線中之每一者係使在該X軸方向上對準之該等位元線中之一些者互連。該等第二位元線連接導線中之每一者係使在該X軸方向上對準之該等位元線中之一些者互連。
以下揭露內容提供許多不同的實施例或範例，用於實行本發明的不同特徵。以下說明組件及布置的特定範例以簡化本揭露內容。當然，這些僅為範例，且並不意欲為限制性的。舉例而言，在以下說明中，一第一特徵於一第二特徵上方或該第二特徵上形成可包括該等第一及第二特徵係直接接觸地形成的實施例，且亦可包含可在該等第一及第二特徵間形成額外特徵以使得該等第一及第二特徵可不直接接觸的實施例。此外，本揭露內容在各種範例中可重複參考數字及/或字母。此重複係基於簡化與清楚之目的，且本身並不指定所論述之各種實施例及/或配置之間的關係。
另外，為便於說明，本文可使用諸如「在…上」、「在…上面」、「在…上方」、「朝下」、「朝上」及類似者的空間相對用語，以說明如圖式中所例示的一元件或特徵相對於另一(些)元件或特徵的關係。除了圖式中所繪示的定向外，該等空間相對用語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且可據此同樣地解讀本文中所使用的空間相對描述詞。
圖1例示根據本揭露內容之一3D記憶體陣列之一結構的一第一實施例。該3D記憶體陣列的該結構包括一基體100，以及形成於基體100上方的複數個3D記憶體子陣列300(下文中各被稱為一子陣列300)。
基體100可係一大塊半導體基體或一絕緣體上半導體(SOI)基體，其可係經摻雜(例如，以p型或n型摻雜物)或未摻雜。在一些實施例中，一SOI基體包括形成於一絕緣體層上的一半導體材料層。該絕緣體層可係一埋入式氧化物(BOX)層、氧化矽層或任何其他合適層。該絕緣體層可設置在一合適基體上，諸如矽、玻璃或類似者。基體100可由諸如矽或類似者的一合適半導體材料製成。在一些實施例中，基體100係一矽晶圓；且在其他實施例中，基體100係由一化合物半導體製成，諸如碳化矽、砷化鎵、砷化銦、磷化銦或其他合適材料。在又其他實施例中，基體100係由一合金半導體製成，諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其他合適材料。
在一些實施例中，基體100包括各種p型摻雜區及/或n型摻雜區，諸如p型井、n型井、p型源極/汲極特徵件及/或n型源極/汲極特徵件，其等係藉由諸如離子植入、熱擴散、其等之一組合或類似者的一合適程序形成。在一些實施例中，基體100可包括其他功能元件，諸如電阻器、電容器、二極體、電晶體及/或類似者。該等電晶體係例如為場效電晶體(FET)，諸如平面FET及/或3D FET(例如，鰭式場效電晶體(FinFET))。基體100可包括側向隔離特徵件(例如淺溝槽隔離(STI))，其等係組配來分開形成於基體100上及/或中的各種功能元件。舉例而言，基體100可包括構成用於該3D記憶體陣列之驅動器電路的電晶體。在本揭露內容之實施例中，該3D記憶體陣列係例示為一3D NOR FeRAM(鐵電式隨機存取記憶體)陣列，但本揭露內容不限於此方面。在一些實施例中，該3D記憶體陣列可實現為一3D NAND記憶體陣列。在一些實施例中，該3D記憶體陣列可使用其他類型的記憶體技術來實現，諸如快閃記憶體、MRAM(磁阻式隨機存取記憶體)、PMC(可規劃金屬化胞元)、PCM(相變化記憶體)、ReRAM(電阻式隨機存取記憶體)，或其他合適記憶體技術。
在該第一實施例中，子陣列300分別形成於複數個台地特徵件200中，該等台地特徵件係在一X軸方向上布置且彼此分開。圖2例示一單個台地特徵件200的一俯視圖。在台地特徵件200中之每一者中，形成於其中之子陣列300係由多個位元線-源極線連接導線對所界定，其中每一對包括一位元線連接導線311及一源極線連接導線312，以及由橫向於位元線連接導線311及源極線連接導線312的複數個字元線320所界定。位元線連接導線311係在該X軸方向上延伸，且係在一Y軸方向上平行布置。源極線連接導線312係在該X軸方向上延伸，且係在該Y軸方向上平行布置。字元線320係彼此平行，且係在該Y軸方向上延伸。
台地特徵件200中之每一者包括在一Z軸方向上交替地堆疊在一起的多個金屬層201及多個隔離層202，如圖3所示，其係沿著該Y軸方向之一單個台地特徵件200的一前視圖。該X軸方向、該Y軸方向及該Z軸方向彼此橫向。在例示性實施例中，該X軸方向、該Y軸方向及該Z軸方向彼此垂直。金屬層201經圖案化以形成由字元線隔離特徵件305分開的字元線320。字元線320係分佈於在該X軸方向上彼此分開的多行中。在字元線320之該等行之每一者中，字元線320係分佈於在該Z軸方向上布置的多層中。台地特徵件200中之每一者可分成一平原部分210及一階梯部分220。階梯部分220係連接至且包圍平原部分210。此一結構係藉由薄膜堆疊沉積、階梯蝕刻等製成。該階梯蝕刻係用於顯露金屬層201中之每一者的邊緣部分，使得不同金屬層201中的字元線320可被電氣連接至例如但不限於用於子陣列300的一驅動器電路(未示出)。由於該階梯蝕刻係一等向性程序，因此階梯部分220將形成於台地特徵件200之每一側處，且因此包圍平原部分210。階梯部分220包括在該Z軸方向上交替地堆疊在一起的多個金屬層201及多個隔離層202，且在階梯部分220中的金屬層201可視為形成有子陣列300之字元線320之複數個延伸部，其等分別電氣連接至子陣列300之字元線320，其中該等延伸部中之每一者係延伸於由安置在該延伸部上方的隔離層202中之任一者所覆蓋之一區域的外部，且因此係部分未被階梯部分220中之隔離層202所覆蓋。針對台地特徵件200中之每一者，子陣列300係形成於平原部分210中。兩鄰近子陣列300係藉由子陣列300形成於其中之台地特徵件200的階梯部分220在該X軸方向上彼此分開。
參看相似於圖2之圖4，其例示一單個台地特徵件200的一俯視圖，其中省略位元線連接導線311及源極線連接導線312。子陣列300包括以多行分佈的複數個記憶體胞元330，其等係在該Y軸方向上延伸且在該X軸方向上布置。在記憶體胞元330之該等行之每一者中，記憶體胞元330係分佈於在該Z軸方向上布置的多層中，其中每一層在位置上對應於金屬層201中之一個別者(例如，與金屬層201中之對應者處於相同高度位準)。應注意，記憶體胞元330之一單行係含有記憶體胞元330之兩線(或子行)，其中記憶體胞元330中之每一線係對應於將該行的記憶體胞元330夾在其等間的兩鄰近字元線320中之一個別者。進一步參看圖5，記憶體胞元330中之每一者包括一電晶體(例如，薄膜電晶體)，其具有電氣連接至一字元線320的一閘極電極、一第一源極/汲極電極331、一第二源極/汲極電極332、用以將第一源極/汲極電極331與第二源極/汲極電極332隔離的一源極汲極隔離特徵件333、一通道特徵件334、及一閘極介電特徵件335，其中該閘極電極及字元線320在對應金屬層201中係整合地形成在一起。在此實施例中，由於該3D記憶體陣列係例示為一FeRAM陣列，因此閘極介電特徵件335係由一鐵電材料製成，其可包括例如鍶鉍鉭礦(SBT)、鋯鈦酸鉛(PZT)、氧化鉿鋯(HZO)、二元氧化物(例如，氧化鉿(HfO 2))、三元氧化物(例如，矽酸鉿(HfSiO x)、鋯酸鉿(HfZrO x)、鈦酸鋇(BaTiO 3)、鈦酸鉛(PbTiO 3)、鈦酸鍶(SrTiO 3)、錳酸鈣(CaMnO 3)、鐵酸鉍(BiFeO 3)、氮化鋁鈧(AlScN)、氮化鋁鎵(AlGaN)、氮化鋁釔(AlYN))、四元氧化物(例如，鈦酸鋇鍶(BaSrTiOx))、一些其他合適鐵電材料，或其等之任何組合。該氧化鉿可使用例如鋯(Zr)、矽(Si)、釔(Y)、鋁(Al)、釓(Gd)、鑭(La)、鍶(Sr)、其他合適元素、或其等之任何組合來摻雜。
圖6例示沿著圖4之線A-A之子陣列300的一截面圖。源極/汲極電極331(或332)、通道特徵件334及閘極介電特徵件335中之每一者在該Z軸方向上延伸。因此，在記憶體胞元330之不同層中在該Z軸方向上對準的該等TFT，係使用與通道材料相同之薄膜及與閘極介電材料相同之薄膜來形成。在該Z軸方向上對準之該等TFT的第一源極/汲極電極331係電氣連接在一起，以形成在該Z軸方向上延伸的一位元線(在下文中亦由參考數字「331」表示)，且在該Z軸方向上對準之該等TFT的第二源極/汲極電極332係電氣連接在一起，以形成在該Z軸方向上延伸的一源極線(在下文中亦由參考數字「332」表示)。
參看圖2及4，一單個字元線320係對應於記憶體胞元330之兩鄰近線，其等分別對應於相同層中記憶體胞元330的不同行，且兩鄰近行中之記憶體胞元330係交錯的。針對子陣列300中之每一者，位元線連接導線311中之每一者使在該X軸方向上對準之記憶體胞元330之奇數或偶數行的位元線331互連，源極線連接導線312中之每一者使在該X軸方向上對準之記憶體胞元330之奇數或偶數行的源極線332互連，且字元線320中之每一者使在該Y軸方向上對準之記憶體胞元330之該等TFT的該等閘極電極互連。
在該第一實施例中，台地特徵件200中之每一者中的子陣列300係安置在二行虛設記憶體胞元338之間。虛設記憶體胞元338具有與子陣列300之記憶體胞元330相同的結構，但不使用，因為光微影程序通常在一圖案的邊緣部分處具有較低均一性，造成最外側兩行記憶體胞元338具有相對較差的效能。
圖7及8例示根據本揭露內容之一3D記憶體陣列之一結構的一第二實施例。該第二實施例中之該3D記憶體陣列之記憶體胞元330的結構係與該第一實施例中者相同，因此為了簡潔起見，本文中並未重複其細節。該第二實施例不同於該第一實施例之處，在於形成於基體100上方的一單個台地特徵件200具有形成於其平原部分210中且在該X軸方向上布置的多個子陣列300，其中平原部分210係由階梯部分220包圍，且子陣列300係安置在兩行虛設記憶體胞元338(亦即，在該X軸方向上最外側兩行記憶體胞元)之間。子陣列300中之每一者係相似於在第一實施例中所介紹者，且係由多個位元線-源極線連接導線對所界定，其中每一對包括一位元線連接導線311及一源極線連接導線312，以及由橫向於位元線連接導線311及源極線連接導線312的複數個字元線320所界定。針對子陣列300中之每一者，在該X軸方向上對準之位元線331係透過位元線連接導線311中之一者電氣連接在一起，且在該X軸方向上對準之源極線332係透過源極線連接導線312中之一者電氣連接在一起。然而，子陣列300中每一者的位元線連接導線311與另一子陣列300中的彼等位元線連接導線電氣隔離且在該X軸方向上與彼等位元線連接導線間隔開，因此在該X軸方向上對準之不同子陣列300的位元線331彼此電氣隔離。
在該第二實施例中，台地特徵件200的平原部分210可分成多個子陣列區段211、至少一互連區段212及兩虛設胞元區段213，其中子陣列區段211及互連區段212被夾在虛設胞元區段213之間，且在該X軸方向上交替地布置。在如圖7及8所示之例示性實施例中，台地特徵件200之平原部分210具有夾在虛設胞元區段213之間的三個子陣列區段211及兩個互連區段212，但本揭露內容不限於此方面。在該第二實施例之其他實行方式中，平原部分210可具有形成於其中之兩或三個以上的子陣列區段211。子陣列區段211中之每一者具有形成於其中之子陣列300中之一個別者，且具有在該Z軸方向上堆疊且藉由隔離層202彼此分開的多層記憶體胞元330。子陣列區段211中之每一者可分成在該X軸方向上交替地布置的多個字元線區211A及多個胞元區211B。字元線區211A中之每一者具有由在該Z軸方向上交替地堆疊在一起之多個金屬層201及多個隔離層202(參看圖6所示之結構的左邊或右邊部分)所組成的一堆疊結構，且胞元區211B中之每一者包括形成於一鄰近字元線區211A之一側壁上的閘極介電特徵件335、形成於閘極介電特徵件335上的通道特徵件334、接觸通道特徵件334的位元線331及源極線332，以及源極汲極隔離特徵件333(參看圖5及6)。互連區段212中之每一者具有由在該Z軸方向上交替地堆疊在一起之多個金屬層201與多個隔離層202所組成的一堆疊結構，且係安置於子陣列區段211中在該X軸方向上鄰近的兩者間且與其等互連，以便將該等兩子陣列區段211中之一者中之子陣列300的位元線連接導線311與該等兩子陣列區段211中之另一者中之子陣列300的位元線連接導線311分開。具體而言，互連區段212中之每一者與一單個字元線區211A具有相同結構及在該X軸方向上的相同寬度，因此台地特徵件200中所有子陣列300的記憶體胞元330係分佈為一大記憶體胞元陣列，其中記憶體胞元330係分佈於在該Y軸方向上延伸且在該X軸方向上等距布置的多行中。結果，子陣列300之記憶體胞元330的效能將係均一的。在該第二實施例中，由於在該X軸方向上布置之多個子陣列300係整合到一台地特徵件200中，所以在鄰近子陣列300間不存在階梯，因此可節省晶片面積。此外，藉助於在一台地特徵件200中形成多個子陣列300，相較於該第一實施例，減少了虛設記憶體胞元338的行數。參看圖1及7，第一實施例就三個子陣列300具有六行虛設記憶體胞元338，且一台地特徵件200包括有三個子陣列300形成於其中的第二實施例，僅具有兩行虛設記憶體胞元338。結果，因為虛設記憶體胞元338的減少，在第二實施例中進一步節省晶片面積。
圖9範例性地例示在陣列下方之CMOS的一結構。在一些實施例中，複數個CMOS驅動電晶體110係形成於該3D記憶體陣列下方的基體100中，且係組配來例如驅動記憶體胞元330的操作，但本揭露內容不限於此方面。在例示性實施例中，CMOS驅動電晶體110係布置於一陣列中，且在位置上分別對應於字元線320之顯露邊緣部分。針對字元線320中之每一者，在該Z軸方向上延伸的一第一接觸通孔120係形成來連接至字元線320之該顯露邊緣部分的一頂表面，在該Z軸方向上延伸的一第二接觸通孔125係形成成穿過鄰近於字元線320的字元線隔離特徵件305以連接至CMOS驅動電晶體110中之一者，且在該X軸方向上延伸的一連接導線130係形成來使第一接觸通孔120及第二接點通孔125的上部分互連。因此，CMOS驅動電晶體110中之每一者係電氣連接至字元線320中之一對應者，用以驅動記憶體胞元330中其閘極電極係電氣連接至字元線320者的操作。藉助於CMOS驅動電晶體110在位置上分別對應於字元線320之該等顯露邊緣部分，第二接觸通孔125可直接連接至對應的CMOS驅動電晶體110，而不需要額外金屬層來將第二接觸通孔125連接至CMOS驅動電晶體110。在例示性實施例中，CMOS驅動電晶體110係安置在平原部分210中該3D記憶體陣列形成的一側處。在一些實施例中，CMOS驅動電晶體110可安置在平原部分210的相對側處。舉例而言，對應於記憶體胞元330之奇數行的CMOS驅動電晶體110可布置於平原部分210的一側處，且對應於記憶體胞元330之偶數行的CMOS驅動電晶體110可布置於平原部分210的另一側處，因此由一單個CMOS驅動電晶體110所將佔據之平均面積變得較大，且CMOS驅動電晶體110可製成較大以增強驅動能力。
圖10例示根據本揭露內容之一3D記憶體陣列之一結構的一第三實施例，其係該第二實施例的一變化例。該第三實施例不同於該第二實施例之處，在於該第三實施例之互連區段212中之每一者包括在該X軸方向上交替地布置的多個字元線區212A及至少一虛設記憶體胞元區212B。字元線區212A中之每一者係與子陣列區段211的一單個字元線區211A相同。虛設記憶體胞元區212B中之每一者係與子陣列區段211的一單個胞元區211B相同，且包括複數個虛設記憶體胞元338。結果，子陣列區段211中所有子陣列300的記憶體胞元330及互連區段212中的虛設記憶體胞元338係分佈為一大記憶體胞元陣列，其中該等記憶體胞元(包括子陣列區段211中的記憶體胞元330及互連區段212中的虛設記憶體胞元338)係分佈於在該Y軸方向上延伸且在該X軸方向上等距布置的多行中。結果，子陣列300之記憶體胞元330的效能將係均一的。相較於該第一實施例，該第三實施例針對相同數目的子陣列300使用較少的晶片面積，因為該第三實施例在鄰近子陣列300之間不具有階梯結構，且具有較少行的虛設記憶體胞元338。
圖11例示根據本揭露內容之一3D記憶體陣列之一結構的一第四實施例，其係該第二實施例的一變化例。該第四實施例不同於該第二實施例之處，在於該第四實施例之該3D記憶體陣列包括多列子陣列300，其中該等列係在該Y軸方向上布置。在例示性實施例中，該第四實施例之該3D記憶體陣列包括但不限於布置成兩列及三行的六個子陣列300。六個子陣列300係形成於在該Y軸方向上對準且彼此電氣隔離的兩台地特徵件200中。台地特徵件200中之每一者包括該等子陣列300中布置成在該X軸方向上延伸之一列的三者。在該Y軸方向上對準且鄰近之台地特徵件200藉由字元線隔離特徵件305彼此連接，該等字元線隔離特徵件係安置在台地特徵件200的階梯部分中且從形成於台地特徵件200中之子陣列300之記憶體胞元330的該等行延伸。藉助於在多個台地特徵件200中形成在該Y軸方向上布置之多列子陣列300，可更高效且靈活地使用晶片面積。
圖12例示根據本揭露內容之一3D記憶體陣列之一結構的一第五實施例，其係第二實施例的一變化例。該第五實施例不同於該第二實施例之處，在於該第五實施例之該3D記憶體陣列包括多列子陣列300，其中該等列係在該Y軸方向上布置。在例示性實施例中，該第五實施例之該3D記憶體陣列包括但不限於布置成兩列及三行的六個子陣列300。六個子陣列300係形成於在該Y軸方向上對準之兩台地特徵件200中。台地特徵件200中之每一者包括該等子陣列300中布置成在該X軸方向上延伸之一列的三者。在該Y軸方向上鄰近之台地特徵件200彼此分離。藉助於在多個台地特徵件200中形成在該Y軸方向上布置之多列子陣列300，可更高效且靈活地使用晶片面積。
圖13為根據本揭露內容之與圖14至27配合以例示用於製造該3D記憶體陣列之一範例性程序的一流程圖，其中圖14、16、18、20、22、24及26分別例示在不同步驟中一單個台地特徵件200的一中間部分(中間為在該X軸方向上)，且圖15、17、19、21、23、25及27分別例示在不同步驟中一單個台地特徵件200的一角落部分。
參看圖14及15，在步驟500中，多個隔離層202及多個犧牲層203交替地沉積以在基體100上形成一堆疊204。隔離層202中之每一者可包括例如Si xO y、Si xN y、SiO xN y、其他合適材料，或其等之任何組合。犧牲層203中之每一者可包括例如Si xO y、Si xN y、SiO xN y、其他合適材料，或其等之任何組合。然而，隔離層202及犧牲層203係由不同材料製成。在例示性實施例中，隔離層202係由SiO2製成，且犧牲層203係由SiN製成，但本揭露內容不限於此方面。隔離層202及犧牲層203可使用例如但不限於化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、其他合適技術，或其等之一組合來沉積。
參看圖16及17，在步驟500之後的步驟510中，一光阻層(未示出)係形成於堆疊204上，且多個光阻修整程序及蝕刻程序被交替地執行以在隔離層202及犧牲層203中形成階梯結構。隔離層202及犧牲層203之蝕刻可使用例如反應性離子蝕刻(RIE)、其他合適技術，或其等之任何組合來執行。
參看圖18及19，在步驟510之後的步驟520中，一金屬間介電(IMD)層205係形成於堆疊204上，接著進行一化學機械平坦化(CMP)程序以顯露隔離層202中之一頂部者。IMD層205可包括例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)、其他合適材料，或其等之任何組合。
參看圖20及21，在步驟520之後的步驟530中，堆疊204經部分蝕刻至基體100以在其中形成複數個溝槽206。堆疊204之隔離層202及犧牲層203的蝕刻可使用例如RIE、其他合適技術，或其等之任何組合來執行。隨後，執行一字元線替換程序來用金屬替換犧牲層203以形成字元線320。在該字元線替換程序中，犧牲層203可使用例如濕式蝕刻、其他合適技術，或其等之任何組合來移除。接著，使用例如CVD、PECVD、ALD、PVD、其他合適技術，或其等之任何組合來執行一金屬沉積程序，以便在隔離層202之間形成字元線320。字元線320可由例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其他合適材料，或其等之任何組合製成。
參看圖22及23，在步驟530之後的步驟540中，一閘極介電層207及一通道層208係保形地形成於溝槽206中。在例示性實施例中，閘極介電層207可包括一鐵電材料。在其他實施例中，閘極介電層207可包括例如一高k介電材料、氧化物-氮化物-氧化物(ONO)結構、氮化物-氧化物-氮化物(NON)結構、SiON、SiN、其他合適材料，或其等之任何組合。通道層208可包括例如含銦材料(例如，In xGa yZn zMO，其中M可係Ti、Al、Ag、Si、Sn或類似者；且X、Y及Z可各係0與1之間的任何值)、氧化銦鎢(IWO)、氧化鋅、多晶矽、其他合適材料，或其等之任何組合。在閘極介電層207及通道層208保形地形成於溝槽206中之後，一隔離層209被沉積以填充溝槽206，接著進行一CMP程序。隔離層209可包括例如Si xO y、Si xN y、SiO xN y、其他合適材料，或其等之任何組合。在例示性實施例中，隔離層209係由SiO 2製成。
參看圖24及25，在步驟540之後的步驟550中，形成多個胞元隔離特徵件340以界定並隔離在該Y軸方向上對準之記憶體胞元330。胞元隔離特徵件340之形成可包括例如但不限於：蝕刻該隔離層209以界定用於胞元隔離特徵件340的空間；蝕刻自藉由蝕刻該隔離層209所形成之空間部分暴露的通道層208，以形成通道特徵件334(參看圖4及5)：以及使用例如但不限於SiO 2來填充藉蝕刻該隔離層209及該通道層208所形成的空間。
參看圖26及27，在步驟550之後的步驟560中，隔離層209經部分蝕刻至基體100以界定用於位元線331及源極線332的空間(參看圖4及5)。隨後，使用例如CVD、PECVD、ALD、PVD、其他合適技術，或其等之任何組合來執行一金屬沉積程序，以便在如此界定之空間中形成位元線331及源極線332。位元線331及源極線332可由例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其他合適材料，或其等之一組合製成。
在步驟560之後，位元線連接導線311及源極線連接導線312形成，如圖1、7、10、11及12所示。位元線連接導線311及源極線連接導線312可由例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其他合適材料，或其等之一組合製成，且可使用例如CVD、PECVD、ALD、PVD、其他合適技術，或其等之任何組合來沉積。
應注意，本揭露內容之實施例可應用於記憶體胞元330的各種設計。作為一範例，圖28例示記憶體胞元330的另一設計，其中閘極介電特徵件335係由一鐵電材料製成。相較於圖5所示之記憶體胞元330，圖28中之每一記憶體胞元330進一步包括安置在通道特徵件334上的一介電特徵件336。藉助於介電特徵件336，位元線331及源極線332可進一步朝內延伸，以便在一電場被施加在記憶體胞元330之該TFT的源極/汲極電極331、332與該閘極電極之間時，增強閘極介電特徵件335之相變。介電特徵件336可由例如氧化鋁(AlO)、其他合適高k介電材料，或其等之任何組合製成。
總之，根據本揭露內容之一些實施例，藉由在一台地特徵件200中形成多個3D記憶體子陣列300，在鄰近子陣列300之間不存在階梯，且虛設記憶體胞元338的行數可減少，以便節省晶片面積。
根據一些實施例，一種3D記憶體陣列包括：一半導體基體；一台地特徵件，其形成於該半導體基體上方；以及複數個3D記憶體子陣列，其等係形成於該台地特徵件中且在一X軸方向上布置。針對該等3D記憶體子陣列中之每一者：該3D記憶體子陣列包括分佈於在一Y軸方向上延伸且在該X軸方向上布置之多行中的複數個記憶體胞元、在一Z軸方向上延伸的複數個位元線、在該Z軸方向上延伸的複數個源極線，及在該Y軸方向上延伸的複數個字元線，其中該X軸方向、該Y軸方向及該Z軸方向彼此橫向；該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極；在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中；該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第一電極互連；該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第二電極互連；該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些者的該等閘極電極互連；且該等位元線中之每一者係電氣連接至該3D記憶體子陣列中之該等位元線中之另一者，其在該X軸方向上與該位元線對準。針對在該台地特徵件中之該等3D記憶體子陣列中之任兩者，該等3D記憶體子陣列中之一者的該等位元線之每一者係與該等3D記憶體子陣列中之另一者的該等位元線電氣隔離。
根據一些實施例，該台地特徵件包括一平原部分，以及連接至且包圍該等平原部分的一階梯部分。該等3D記憶體子陣列係形成於該平原部分中。
根據一些實施例，該台地特徵件包括在該Z軸方向上交替地堆疊的多個金屬層及多個隔離層，且該等字元線係由該等金屬層形成。
根據一些實施例，該等字元線中之每一者在該階梯部分中係延伸在由安置在該字元線上方的該(等)隔離層中之任一者所覆蓋之一區域的外部。
根據一些實施例，該3D記憶體陣列進一步包括兩行虛設記憶體胞元，其等係形成於該平原部分中且其等在該X軸方向上將該等3D記憶體子陣列夾在其等間。
根據一些實施例，針對在該X軸方向上鄰近之該等3D記憶體子陣列中之兩者，該3D記憶體陣列進一步包括安置在該等3D記憶體子陣列中之該兩者間的一行虛設記憶體胞元。
根據一些實施例，該等字元線係分佈於在該X軸方向上彼此分開的多行中。在該等字元線之該等行之每一者中，該等字元線係分佈於在該Z軸方向上布置的多層中。
根據一些實施例，該基體具有複數個驅動電晶體形成於其中，且該等驅動電晶體中之每一者係電氣連接至該等字元線中之一對應者，以用於驅動該等記憶體胞元中電氣連接至該字元線者的操作。
根據一些實施例，該台地特徵件包括一平原部分，以及連接至且包圍該等平原部分的一階梯部分。該等3D記憶體子陣列係形成於該平原部分中。針對在該X軸方向上鄰近之該等字元線之該等行中之任兩者，該階梯部分包括安置在該等字元線之該等行中之該兩者間的一字元線隔離特徵件。該3D記憶體陣列進一步包括形成於該基體上方且具有與該台地特徵件相同之一結構的另一台地特徵件。該台地特徵件的該字元線隔離特徵件係連接至該另一台地特徵件的該字元線隔離特徵件。
根據一些實施例，該等3D記憶體子陣列中之每一者包括在該X軸方向上延伸之複數個位元線連接導線及複數個源極線連接導線。針對該等3D記憶體子陣列中之每一者，該等位元線連接導線中之每一者使在該X軸方向上對準之該等位元線中之一些者互連，且該等源極線連接導線中之每一者使在該X軸方向上對準之該等源極線中之一些者互連。針對在該X軸方向上鄰近之該等3D記憶體子陣列中之兩者，該等3D記憶體子陣列中一者的該等位元線連接導線中之每一者係與該等3D記憶體子陣列中另一者的該等位元線連接導線中之任一者電氣隔離。
根據一些實施例，一種3D記憶體陣列包括：一半導體基體；複數個3D記憶體子陣列，其等形成於該半導體基體上方且以一X軸方向布置；以及一互連特徵件，其形成於該半導體基體上方，且使該等3D記憶體子陣列中之兩者互連。針對該等3D記憶體子陣列中之每一者：該3D記憶體子陣列包括分佈於在一Y軸方向上延伸且在該X軸方向上布置之多行中的複數個記憶體胞元、在一Z軸方向上延伸的複數個位元線、在該Z軸方向上延伸的複數個源極線，及在該Y軸方向上延伸的複數個字元線，其中該X軸方向、該Y軸方向及該Z軸方向彼此橫向；該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極；在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中；該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第一電極互連；該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第二電極互連；該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些者的該等閘極電極互連；且該等位元線中之每一者係電氣連接至該3D記憶體子陣列中之該等位元線中之另一者，其在該X軸方向上與該位元線對準。針對在該等3D記憶體子陣列中之任兩者，該等3D記憶體子陣列中之一者的該等位元線之每一者係與該等3D記憶體子陣列中之另一者的該等位元線電氣隔離。該互連特徵件具有在該Z軸方向上交替地堆疊在一起的多個金屬層及多個隔離層。
根據一些實施例，該等3D記憶體子陣列中之每一者包括在該X軸方向上交替地布置且協作地形成該等記憶體晶胞的多個字元線區及多個胞元區。針對該等3D記憶體子陣列中之每一者：該等字元線區中之每一者具有由在該Z軸方向上交替地堆疊在一起之多個金屬層及多個隔離層所組成的一堆疊結構；該等胞元區中之每一者包括形成於介電該等字元線區中鄰近於該胞元區之一者之一側壁上的一閘極特徵件，及形成於該閘極介電特徵件上的一通道特徵件；且該通道特徵件與該等位元線中之一者及該等源極線中之一者接觸。
根據一些實施例，該互連特徵件與該等字元線區中之一者具有相同結構。
根據一些實施例，該互連特徵件包括在該X軸方向上交替地安置的多個互連字元線區及至少一虛設胞元區。該等互連字元線區中之每一者與該等3D記憶體子陣列之該等字元線區中之一者具有相同結構。該至少一虛設胞元區中之每一者與該等3D記憶體子陣列之該等胞元區中之一者具有相同結構。
根據一些實施例，該3D記憶體陣列進一步包括兩行虛設記憶體胞元，其等在該X軸方向上將該等3D記憶體子陣列及該等互連特徵件夾在其等間。
根據一些實施例，該3D記憶體陣列進一步包括一階梯特徵件，其連接至且包圍該等3D記憶體子陣列及該互連特徵件。
根據一些實施例，該階梯特徵件包括在該Z軸方向上交替地堆疊在一起的多個金屬層及多個隔離層，且該等金屬層係形成有分別電氣連接至該等3D記憶體子陣列之該等字元線的複數個字元線延伸部。
根據一些實施例，該等字元線延伸部中之每一者延伸在由安置在該字元線延伸部上方的該階梯特徵件之該(等)隔離層中之任一者所覆蓋之一區域的外部。
根據一些實施例，提供用於形成一3D記憶體陣列的一方法。在一步驟中，多個隔離層及多個犧牲層被沉積成在一Z軸方向上交替地堆疊在一基體上以形成一堆疊特徵件。在一步驟中，在該堆疊特徵件中形成複數個溝槽。該等犧牲層被替換為金屬，以形成延伸在垂直於該Z軸方向之一Y軸方向上的複數個字元線。在一步驟中，一閘極介電層及一通道層係保形地形成於該等溝槽中。在一步驟中，形成多個位元線及多個源極線以於該等溝槽中在該Z軸方向上延伸。該等位元線及該等源極線與該等字元線、該閘極介電層及該通道層協作以形成複數個記憶體胞元，該等複數個記憶體胞元係分佈於在該Y軸方向上延伸且在垂直於該Y軸方向及該Z軸方向之一X軸方向上等距布置的多行中。在一步驟中，複數個第一位元線連接導線形成成在該X軸方向上延伸且在該Y軸方向上布置，且複數個第二位元線連接導線形成成在該X軸方向上延伸且在該Y軸方向上布置。該等第二位元線連接導線在該X軸方向上與該等第一位元線連接導線間隔開，且與該等第一位元線連接導線電氣隔離。該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極。在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中。該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第一電極互連。該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些者的該等第二電極互連。該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些者的該等閘極電極互連。該等第一位元線連接導線中之每一者係使在該X軸方向上對準之該等位元線中之一些者互連。該等第二位元線連接導線中之每一者係使在該X軸方向上對準之該等位元線中之一些者互連。
根據一些實施例，在沉積該等隔離層與該等犧牲層之後，該堆疊特徵件經蝕刻以形成一階梯特徵件，且該等記憶體胞元係連接至該階梯特徵件並由該階梯特徵件包圍。
前述概述了若干實施例的特徵，使得熟習此藝者可更好地理解本揭露內容的態樣。熟習此藝者應理解，其可容易地使用本揭露內容作爲設計或修改其他程序及結構的基礎，來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此藝者應亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且他們可進行本文的各種改變、替代以及變更，而不脫離本揭露內容的精神及範圍。
100:基體 110:CMOS驅動電晶體 120:第一接觸通孔 125:第二接觸通孔 130:連接線 200:台地特徵件 201:金屬層 202,209:隔離層 203:犧牲層 204:堆疊 205:金屬間介電(IMD)層 206:溝槽 207:閘極介電層 208:通道層 210:平原部分 211:子陣列區段 211A,212A:字元線區 211B:胞元區 212:互連區段 212B:虛設記憶體胞元區 213:虛設胞元區段 220:階梯部分 300:(3D記憶體)子陣列 305:字元線隔離特徵件 311:位元線連接線 312:源極線連接線 320:字元線 330:記憶體胞元 331:(第一)源極/汲極電極,位元線 332:(第二)源極/汲極電極,源極線 333:源極汲極隔離特徵件 334:通道特徵件 335:閘極介電特徵件 336:介電特徵件 338:(虛設)記憶體胞元 340:胞元隔離特徵件 500,510,520,530,540,550,560:步驟
本揭露內容的態樣係在結合隨附圖式閱讀時而自以下詳細說明來被最佳理解。應注意，根據業界中之標準實踐，各種特徵並非按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種特徵的尺寸。
圖1例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖2例示如圖1所繪示之3D記憶體陣列之一單個台地特徵件的俯視圖。
圖3例示如圖1所繪示之3D記憶體陣列之一單個台地特徵件的前視圖。
圖4例示如圖1所繪示之3D記憶體陣列之一單個台地特徵件的俯視圖，其中省略位元線連接導線及源極線連接導線。
圖5例示如圖1所繪示之3D記憶體陣列之記憶體胞元的俯視圖。
圖6例示沿著圖4之線A-A所截取的部分截面圖。
圖7例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖8例示如圖7所繪示之3D記憶體陣列之一台地特徵件的俯視圖。
圖9例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖10例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖11例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖12例示根據一些實施例之一3D記憶體陣列之一結構的示意圖。
圖13為根據一些實施例之例示一用於製造一3D記憶體陣列之一程序的流程圖。
圖14至27為根據一些實施例之例示用於製造一3D記憶體陣列之程序的示意圖。
圖28例示根據一些實施例之3D記憶體陣列之記憶體胞元之一變化例的俯視圖。
100:基體
200:台地特徵件
201:金屬層
202:隔離層
300:(3D記憶體)子陣列
311:位元線連接線
312:源極線連接線
338:(虛設)記憶體胞元

Claims (10)

  1. 一種三維(3D)記憶體陣列，其包含： 一半導體基體； 一台地特徵件，其形成於該半導體基體上方；以及 複數個3D記憶體子陣列，其等係形成於該台地特徵件中且在一X軸方向上布置； 其中，針對該等3D記憶體子陣列中之每一者： 該3D記憶體子陣列包括分佈於在一Y軸方向上延伸且在該X軸方向上布置之多行中的複數個記憶體胞元、在一Z軸方向上延伸的複數個位元線、在該Z軸方向上延伸的複數個源極線，及在該Y軸方向上延伸的複數個字元線，其中該X軸方向、該Y軸方向及該Z軸方向係彼此橫向； 該等記憶體胞元中之每一者包括一第一電極、一第二電極及一閘極電極； 在該等記憶體胞元之該等行之每一者中，該等記憶體胞元係分佈於在該Z軸方向上布置的多層中； 該等位元線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等第一電極互連； 該等源極線中之每一者係使在該Z軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等第二電極互連； 該等字元線中之每一者係使在該Y軸方向上對準之該等記憶體胞元中之一些記憶體胞元的該等閘極電極互連；且 該等位元線中之每一者係電氣連接至該3D記憶體子陣列之該等位元線中之另一者，其在該X軸方向上與該位元線對準；且 其中，針對在該台地特徵件中之該等3D記憶體子陣列中之任兩者，該等3D記憶體子陣列中之一者的該等位元線中之每一者係與該等3D記憶體子陣列中之另一者的該等位元線電氣隔離。
  2. 如請求項1之3D記憶體陣列，其中該台地特徵件包括一平原部分，以及連接至且包圍該等平原部分的一階梯部分；且 其中該等3D記憶體子陣列係形成於該平原部分中。
  3. 如請求項2之3D記憶體陣列，其中該台地特徵件包括在該Z軸方向上交替地堆疊的多個金屬層及多個隔離層，且該等字元線係由該等金屬層形成。
  4. 如請求項3之3D記憶體陣列，其中該等字元線中之每一者係在該階梯部分中延伸於由安置在該字元線上方的該(等)隔離層中之任一者所覆蓋之一區域的外部。
  5. 如請求項2之3D記憶體陣列，其進一步包含兩行虛設記憶體胞元，其等係形成於該平原部分中且在該X軸方向上將該等3D記憶體子陣列夾在其等間。
  6. 如請求項2之3D記憶體陣列，其針對在該X軸方向上鄰近之該等3D記憶體子陣列中之兩者進一步包含安置在該等3D記憶體子陣列中之該兩者間的一行虛設記憶體胞元。
  7. 如請求項1之3D記憶體陣列，其中該等字元線係分佈於在該X軸方向上彼此分開的多行中；且 其中，在該等字元線之該等行之每一者中，該等字元線係分佈於在該Z軸方向上布置的多層中。
  8. 如請求項7之3D記憶體陣列，其中該基體具有形成於其中的複數個驅動電晶體，且該等驅動電晶體中之每一者係電氣連接至該等字元線中之一對應字元線，用以驅動該等記憶體胞元中電氣連接至該字元線之記憶體胞元的操作。
  9. 如請求項7之3D記憶體陣列，其中該台地特徵件包括一平原部分，以及連接至且包圍該等平原部分的一階梯部分； 其中該等3D記憶體子陣列係形成於該平原部分中; 其中，針對在該X軸方向上鄰近之該等字元線之該等行中之任兩者，該階梯部分包括安置在該等字元線之該等行中之該兩者間的一字元線隔離特徵件； 該3D記憶體陣列進一步包含形成於該基體上方且具有與該台地特徵件相同之一結構的另一台地特徵件；且 其中該台地特徵件的該字元線隔離特徵件係連接至該另一台地特徵件的該字元線隔離特徵件。
  10. 如請求項1之3D記憶體陣列，其中該等3D記憶體子陣列中之每一者包括在該X軸方向上延伸之複數個位元線連接導線及複數個源極線連接導線； 其中，針對該等3D記憶體子陣列中之每一者，該等位元線連接導線中之每一者使該等位元線中在該X軸方向上對準之一些位元線互連，且該等源極線連接導線中之每一者使該等源極線中在該X軸方向上對準之一些源極線互連； 其中，針對在該X軸方向上鄰近之該等3D記憶體子陣列中之兩者，該等3D記憶體子陣列中一者的該等位元線連接導線中之每一者係與該等3D記憶體子陣列中另一者的該等位元線連接導線中之任一者電氣隔離。
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