TW202332048A - 半導體器件及其製備方法與應用 - Google Patents
半導體器件及其製備方法與應用 Download PDFInfo
- Publication number
- TW202332048A TW202332048A TW111120704A TW111120704A TW202332048A TW 202332048 A TW202332048 A TW 202332048A TW 111120704 A TW111120704 A TW 111120704A TW 111120704 A TW111120704 A TW 111120704A TW 202332048 A TW202332048 A TW 202332048A
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor material
- material layer
- substrate
- semiconductor device
- word line
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 242
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000000463 material Substances 0.000 claims abstract description 186
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 14
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本公開實施例涉及半導體技術領域，具體公開了一種半導體器件及其製備方法與應用。其中，所述半導體器件，包括：基底；半導體材料層，半導體材料層位於基底上，且覆蓋部分基底；閘極，閘極位於半導體材料層和未被半導體材料層覆蓋的基底上；其中，沿閘極的延伸方向，半導體材料層的寬度小於基底的寬度，且半導體材料層與基底的材料的載子遷移率不同。
Description
[相關申請的交叉引用]
本公開基於申請號為202111208074.0、申請日為2021年10月18日、發明名稱為“半導體器件及其製備方法與應用”的中國專利申請提出，並要求該中國專利申請的優先權，該中國專利申請的全部內容在此引入本公開作為參考。
本公開涉及半導體技術領域，尤其涉及一種半導體器件及其製備方法與應用。
隨著積體電路產業的不斷發展，以金屬氧化物半導體（MOS）器件等比例縮小為動力的矽基積體電路技術已經邁入奈米尺寸，但是，進一步縮小電晶體的尺寸也對電晶體的性能產生了影響，例如產生閘極致漏（Gate Induced Drain Leakage，GIDL）電流等影響器件性能的問題。
有鑑於此，本公開實施例提供一種半導體器件及其製備方法與應用。
根據本公開實施例的第一方面，提供了一種半導體器件，包括：
基底；
半導體材料層，所述半導體材料層位於所述基底上，且覆蓋部分所述基底；
閘極，所述閘極位於所述半導體材料層和未被所述半導體材料層覆蓋的所述基底上；其中，
沿所述閘極的延伸方向，所述半導體材料層的寬度小於所述基底的寬度，且所述半導體材料層與所述基底的材料的載子遷移率不同。
在一些實施例中，所述基底的材料包括第一元素，所述半導體材料層的材料包括第一元素和不同於所述第一元素的第二元素。
在一些實施例中，所述第一元素為矽，所述第二元素為鍺。
在一些實施例中，所述半導體材料層中第二元素的百分比含量範圍為20%-40%。
在一些實施例中，所述半導體器件包括三個狀態，當施加於所述半導體器件的電壓小於第一閾值時，所述半導體器件為關斷狀態；當所述電壓大於第一閾值且小於第二閾值時，所述半導體器件為半導通狀態；當所述電壓大於第二閾值時，所述半導體器件為完全導通狀態。
在一些實施例中，還包括：
源極和汲極，所述源極和所述汲極位於所述閘極兩側，且貫穿所述半導體材料層，並延伸至所述基底內。
根據本公開實施例的第二方面，提供一種半導體器件的製備方法，包括：
提供基底；
在所述基底上形成半導體材料層，所述半導體材料層覆蓋部分所述基底；
在所述半導體材料層和未被所述半導體材料層覆蓋的所述基底上形成閘極；其中，
沿所述閘極的延伸方向，所述半導體材料層的寬度小於所述基底的寬度，且所述半導體材料層與所述基底的材料的載子遷移率不同。
在一些實施例中，所述基底的材料包括第一元素，所述半導體材料層的材料包括第一元素和不同於所述第一元素的第二元素。
在一些實施例中，所述第一元素為矽，所述第二元素為鍺。
在一些實施例中，所述半導體材料層中第二元素的百分比含量範圍為20%-40%。
在一些實施例中，採用原位摻雜外延製程形成半導體材料層，通過控制生長氣體的流量，調節半導體材料層在基底的中間區域和邊緣區域的生長速度，以使得所述半導體材料層覆蓋部分所述基底。
在一些實施例中，在覆蓋基底的遮罩層上形成光阻層；
對所述光阻層進行曝光和顯影，以將光罩上的半導體材料層預設圖案轉移至所述光阻層；
去除所述遮罩層上與所述半導體材料層預設圖案相對的部分，以使部分所述基底裸露；
在裸露的基底上形成半導體材料層。
在一些實施例中，還包括：
對所述閘極兩側的半導體材料層和位於所述半導體材料層下的基底進行離子摻雜，以形成貫穿所述半導體材料層，並延伸至所述基底內的源極和汲極。
根據本公開實施例的協力廠商面，提供一種半導體器件在電路中的應用，所述電路包括：
主字線、子字線、字線驅動電路和電壓控制模組，所述電壓控制模組包括如上述實施例中任一項所述的半導體器件，其中，
所述半導體器件包括源極端、汲極端和閘極端；所述源極端連接於高電平信號，所述汲極端連接於主字線，所述閘極端連接於待機信號；
所述字線驅動電路連接於所述主字線與所述子字線之間；
所述電壓控制模組被配置為：在待機狀態發生時，能夠降低輸出至所述字線驅動電路上的電壓。
在一些實施例中，所述字線驅動電路包括第一PMOS電晶體、第一NMOS電晶體和第二NMOS電晶體；其中，所述第一PMOS電晶體與所述第一NMOS電晶體的閘極相連並連接於主字線；所述第一NMOS電晶體的源極與第二NMOS電晶體的源極相連並接地；所述第一PMOS電晶體的汲極、所述第一NMOS電晶體的汲極和所述第二NMOS電晶體的汲極相連並連接於子字線。
根據本公開實施例的第四方面，提供一種電路的驅動方法，所述電路的驅動方法應用於本公開協力廠商面的實施例中任一項所述的電路；所述方法包括：
在未發生待機狀態時，控制半導體器件處於關斷狀態；
在待機狀態發生時，控制所述半導體器件處於半導通狀態，以提高所述半導體器件的等效阻值，降低輸出至字線驅動電路上的電壓。
本公開實施例中，通過形成沿閘極的延伸方向，寬度小於基底的寬度的半導體材料層，且根據半導體材料層與基底的載子遷移率的差異，提供了一種至少為三階的控制器件，該控制器件至少包括關斷、半導通和完全導通三個狀態。在實際電路應用中能夠根據電壓情況切換多種工作狀態，降低GIDL電流。
下面將參照附圖更詳細地描述本公開的示例性實施方式。雖然附圖中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現本公開，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，並且能夠將本公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本公開更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本公開可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本公開發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本公開教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本公開必然存在第一元件、部件、區、層或部分。
空間關係術語例如“在……下”、“在……下面”、“下麵的”、“在……之下”、“在……之上”、“上面的”等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在……下面”和“在……下”可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本公開的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列專案的任何及所有組合。
為了徹底理解本公開，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本公開的技術方案。本公開的較佳實施例詳細描述如下，然而除了這些詳細描述外，本公開還可以具有其他實施方式。
本公開實施例提供了一種半導體器件。圖1為本公開實施例提供的半導體器件的俯視圖，圖2為沿圖1中虛線A-A’方向的剖視圖，圖3為沿圖1中虛線B-B’方向的剖視圖。
參見圖1至圖3，所述半導體器件，包括：
基底10；半導體材料層20，所述半導體材料層20位於所述基底10上，且覆蓋部分所述基底10；閘極30，所述閘極30位於所述半導體材料層20和未被所述半導體材料層20覆蓋的所述基底10上；其中，沿所述閘極30的延伸方向，所述半導體材料層20的寬度小於所述基底10的寬度，且所述半導體材料層20與所述基底10的材料的載子遷移率不同。
本公開實施例中，通過形成沿閘極的延伸方向，寬度小於基底的寬度的半導體材料層，且根據半導體材料層與基底的載子遷移率的差異，提供了一種至少為三階的控制器件，該控制器件至少包括關斷、半導通和完全導通三個狀態。在實際電路應用中能夠根據電壓情況切換多種工作狀態，降低GIDL電流。
所述基底10可以為單質半導體材料基底（例如為矽（Si）基底、鍺（Ge)基底等）、複合半導體材料基底（例如為鍺矽（SiGe）基底等），或絕緣體上矽（SOI）基底、絕緣體上鍺（GeOI）基底等。在本公開實施例中，所述基底10為矽基底。
在一實施例中，所述半導體材料層20的載子遷移率大於所述基底10材料的載子遷移率，如此，提高了通道區的載子遷移率，優化了半導體器件的運行速度，改善半導體器件的電學性能。
所述閘極30可以包括依次層疊的氧化層、第一閘極導電層和第二閘極導電層等結構（圖中未示出）。
在一實施例中，如圖1所示，沿垂直於所述閘極30延伸的方向，所述半導體材料層20的寬度小於所述基底10的寬度。在其他一些實施例中，沿垂直於所述閘極30延伸的方向，所述半導體材料層20的寬度也可以等於所述基底10的寬度。
在一實施例中，所述基底10的材料包括第一元素，所述半導體材料層20的材料包括第一元素和不同於所述第一元素的第二元素。如此，因為基底和半導體材料層的材料之間存在差異，能夠影響載子遷移率，進而使得分別形成於所述半導體材料層和所述基底中的通道區的閾值電壓不同。
在一實施例中，所述第一元素為矽，所述第二元素為鍺。即所述基底10為矽基底，所述半導體材料層20為鍺矽層。材料鍺和矽之間存在晶格差異，通過它們之間的晶格差異，能夠影響載子遷移率，從而調節通道區閾值電壓。在其他一些實施例中，所述第一元素和第二元素也可以選自其他能夠影響載子遷移率的元素，例如包括但不限於矽、鍺、硼、碲、碘、碳、磷、砷、硫等。
在其他一些實施例中，所述基底10為矽基底，所述半導體材料層20為含碳的鍺矽層。
在一實施例中，所述半導體材料層20中第二元素的百分比含量範圍為20%-40%。如此，在此範圍內，半導體材料層能更好的影響載子遷移率，以及調節通道區的閾值電壓，從而使得形成的三階控制器件能更好的降低GIDL電流。
在一實施例中，所述半導體材料層20包括第一半導體材料層和第二半導體材料層（圖中未示出）；所述第一半導體材料層與所述第二半導體材料層並排設置，且所述第一半導體材料層與所述第二半導體材料層均沿從源極至汲極的方向延伸；所述第一半導體材料層的材料的遷移率、所述第二半導體材料層的材料的遷移率和所述基底的材料的遷移率不同。如此，根據第一半導體材料層、第二半導體材料層和基底的載子遷移率的差異，可使得半導體器件形成為更多階器件。
在一實施例中，如圖3所示，沿所述閘極30延伸的方向，所述閘極30的長度大於所述基底10的長度，即所述閘極30還會位於其他結構上，故閘極30的長度大於所述基底10的長度。如此，可以提高通道區的控制能力，改善器件漏電問題，同時多個器件結構可以共用同一個閘極。
在一實施例中，所述半導體器件包括三個狀態，當施加於所述半導體器件的電壓小於第一閾值時，所述半導體器件為關斷狀態；當所述電壓大於第一閾值且小於第二閾值時，所述半導體器件為半導通狀態；當所述電壓大於第二閾值時，所述半導體器件為完全導通狀態。
具體地，如圖1所示，由於所述半導體材料層20在沿閘極30延伸的方向上的寬度，小於所述基底10的寬度，所以半導體器件的通道區分為兩部分，一部分是被所述半導體材料層20覆蓋的中間區域，另一部分是沒有被半導體材料層20覆蓋的邊緣區域。由於半導體材料層20只在基底10上部分生長，因此在被半導體材料層20覆蓋的中間區域的通道區的閾值電壓較低，中間區域會提前開啟，待電壓到達邊緣區域的閾值電壓時，再開啟邊緣區域的通道，最終形成的電壓與電流曲線如圖4所示。
參見圖4，在階段0，半導體器件的電壓小於第一閾值，中間區域和邊緣區域都未到達開啟狀態，因此半導體器件處於關斷狀態；在階段1，半導體器件的電壓大於第一閾值且小於第二閾值，中間區域到達開啟狀態，而邊緣區域還處於關閉狀態，因此半導體器件處於半導通狀態，且對閘極電壓的冗餘度較高，不會因為閘極電壓的輕微波動導致汲極電流的變化；在階段2，半導體器件的電壓大於第二閾值，中間區域和邊緣區域都到達開啟狀態，因此半導體器件處於完全導通狀態，工作在飽和區。所述半導體器件的三個狀態即如圖4中虛線所示。如此，本公開實施例提供的半導體器件為一個三階控制器件。
在一實施例中，如圖2所示，所述半導體器件還包括：源極41和汲極42，所述源極41和所述汲極42位於所述閘極30兩側，且貫穿所述半導體材料層20，並延伸至所述基底10內。
本公開實施例還提供了一種半導體器件的製備方法，具體請參見附圖5，如圖所示，所述方法包括以下步驟：
步驟501：提供基底；
步驟502：在所述基底上形成半導體材料層，所述半導體材料層覆蓋部分所述基底；
步驟503：在所述半導體材料層和未被所述半導體材料層覆蓋的所述基底上形成閘極；其中，沿所述閘極的延伸方向，所述半導體材料層的寬度小於所述基底的寬度，且所述半導體材料層與所述基底的材料的載子遷移率不同。
下面結合具體實施例對本公開實施例提供的半導體器件的製備方法再作進一步詳細的說明。
圖6a至6g為本公開實施例提供的半導體器件在製備過程中的結構示意圖。
需要說明的是，圖6a至圖6e為沿圖1中虛線B-B’方向的剖視圖，圖6f至圖6g為沿圖1中虛線A-A’方向的剖視圖。
首先，參見圖6a，執行步驟501，提供基底10。所述基底10可以為單質半導體材料基底（例如為矽（Si）基底、鍺（Ge)基底等）、複合半導體材料基底（例如為鍺矽（SiGe）基底等），或絕緣體上矽（SOI）基底、絕緣體上鍺（GeOI）基底等。在本公開實施例中，所述基底10為矽基底。
接著，參見圖6b至圖6d，執行步驟502。在所述基底10上形成半導體材料層20，所述半導體材料層20覆蓋部分所述基底10。
在實際操作中，參見圖6b，可以首先在基底10上形成遮罩層50，接著，在覆蓋基底10的遮罩層50上形成光阻層60。
在一實施例中，所述遮罩層50可以為二氧化矽和氮化矽的複合材料層。
接著，對所述光阻層60進行曝光和顯影，以將光罩（圖中未顯示）上的半導體材料層預設圖案轉移至所述光阻層60，形成圖案化的光阻層。
參見圖6c，基於圖案化的光阻層，蝕刻去除所述遮罩層50上與所述半導體材料層預設圖案相對的部分，以使部分所述基底10裸露。在一實施例中，去除位於基底10的中間區域上的遮罩層和光阻層，以使基底10的中間區域裸露。
可選地，所述光阻層60為正光阻劑或負光阻劑，正光阻劑在光照後可形成可溶性物質，而負光阻劑在光照後則形成不可溶物質。
參見圖6d，在裸露的基底10上形成半導體材料層20。並且，在形成半導體材料層20後，將剩餘的光阻層60和遮罩層50去除。
在本公開實施例中，可以不重新增加光罩，通過修改前面工序中的光罩，例如PMOS光罩，以形成用於形成所述半導體材料層的光罩。如此，可減少工序，節約成本。
在圖6b至圖6d所示的實施例中，是通過形成光阻層的方法形成半導體材料層20，在其他一些實施例中，還可通過原位摻雜外延製程形成半導體材料層20。
採用原位摻雜外延製程形成半導體材料層20，通過控制生長氣體的流量，調節半導體材料層20在基底10的中間區域和邊緣區域的生長速度，以使得所述半導體材料層20覆蓋部分所述基底10。
具體地，所述生長氣體包括HCL、SiH
4和GeH
4。通過調節HCL、SiH
4和GeH
4的流量比可以獲得鍺原子的不同百分比含量，且鍺原子分佈均勻，製程步驟簡單，形成的半導體材料層的均勻性較好。
在一實施例中，所述基底10的材料包括第一元素，所述半導體材料層20的材料包括第一元素和不同於所述第一元素的第二元素。如此，因為基底10和半導體材料層20的材料之間存在差異，能夠影響載子遷移率，進而使得半導體材料層20和基底10中通道區的閾值電壓產生差異。
在一實施例中，所述第一元素為矽，所述第二元素為鍺。即所述基底10為矽基底，所述半導體材料層20為鍺矽層。材料鍺和矽之間存在晶格差異，通過它們之間的晶格差異，能夠影響載子遷移率，從而調節通道區閾值電壓。在其他一些實施例中，所述第一元素和第二元素也可以選自其他能夠影響載子遷移率的元素，例如包括但不限於矽、鍺、硼、碲、碘、碳、磷、砷、硫等。
在其他一些實施例中，所述基底10為矽基底，所述半導體材料層20為含碳的鍺矽層。
在一實施例中，所述半導體材料層中第二元素的百分比含量範圍為20%-40%。如此，在此範圍內，半導體材料層能更好的影響載子遷移率，以及調節通道區的閾值電壓，從而使得形成的三階控制器件能更好的降低GIDL電流。
接著，參見圖6e和圖6f，需要說明的是，圖6e為沿圖1中虛線B-B’方向的剖視圖，圖6f為沿圖1中虛線A-A’方向的剖視圖。執行步驟503，在所述半導體材料層20和未被所述半導體材料層20覆蓋的所述基底10上形成閘極30；其中，沿所述閘極30的延伸方向，所述半導體材料層20的寬度小於所述基底10的寬度，且所述半導體材料層20與所述基底10的材料的載子遷移率不同。
在一實施例中，所述半導體材料層20的載子遷移率大於所述基底10材料的載子遷移率，如此，提高了通道區的載子遷移率，優化了半導體器件的運行速度，改善半導體器件的電學性能。
在實際操作中，所述形成閘極30，具體包括：可以先在所述半導體材料層20和未被所述半導體材料層20覆蓋的所述基底10上形成一層遮罩層（圖中未示出），接著對該遮罩層進行圖案化，以在遮罩層上顯示出要蝕刻的閘極溝槽圖形，可以通過微影製程對該遮罩層進行圖案化。該遮罩層可以是光阻劑膜或者基於光阻遮罩進行圖案化的硬遮罩；當該遮罩層是光阻劑遮罩時，具體通過曝光、顯影和去光阻等步驟對該遮罩層進行圖案化。接著按照要蝕刻的閘極溝槽圖形蝕刻出具有一定深度的閘極溝槽。接著在閘極溝槽內形成閘極，並去除多餘的遮罩層。
所述閘極30可以包括依次層疊的氧化層、第一閘極導電層和第二閘極導電層等結構（圖中未示出）。
在一實施例中，所述半導體器件包括三個狀態，當施加於所述半導體器件的電壓小於第一閾值時，所述半導體器件為關斷狀態；當所述電壓大於第一閾值且小於第二閾值時，所述半導體器件為半導通狀態；當所述電壓大於第二閾值時，所述半導體器件為完全導通狀態。
具體地，如圖1所示，由於所述半導體材料層20在沿閘極30延伸的方向上的寬度，小於所述基底10的寬度，所以半導體器件的通道區分為兩部分，一部分是被所述半導體材料層20覆蓋的中間區域，另一部分是沒有被半導體材料層20覆蓋的邊緣區域。由於半導體材料層20只在基底10上部分生長，因此在被半導體材料層20覆蓋的中間區域的通道區的閾值電壓較低，中間區域會提前開啟，待電壓到達邊緣區域的閾值電壓時，再開啟邊緣區域的通道，最終形成的電壓與電流曲線如圖4所示。
參見圖4，在階段0，半導體器件的電壓小於第一閾值，中間區域和邊緣區域都未到達開啟狀態，因此半導體器件處於關斷狀態；在階段1，半導體器件的電壓大於第一閾值且小於第二閾值，中間區域到達開啟狀態，而邊緣區域還處於關閉狀態，因此半導體器件處於半導通狀態，且對閘極電壓的冗餘度較高，不會因為閘極電壓的輕微波動導致汲極電流的變化；在階段2，半導體器件的電壓大於第二閾值，中間區域和邊緣區域都到達開啟狀態，因此半導體器件處於完全導通狀態，工作在飽和區。所述半導體器件的三個狀態即如圖4中虛線所示。如此，本公開實施例提供的半導體器件為一個三階控制器件。
在一實施例中，如圖6e所示，沿所述閘極30延伸的方向，所述閘極30的長度大於所述基底10的長度，即所述閘極30還會位於其他結構上，故閘極30的長度大於所述基底10的長度。如此，可以提高通道區的控制能力，改善器件漏點問題，同時多個器件結構可以共用同一個閘極。
接著，參見圖6g，對所述閘極30兩側的半導體材料層20和位於所述半導體材料層20下的基底10進行離子摻雜，以形成貫穿所述半導體材料層20，並延伸至所述基底10內的源極41和汲極42。
具體地，在一實施例中，可以依次進行輕摻雜汲極區注入製程(LDD)、源/汲極區(S/D)離子注入、退火製程，從而在閘極30兩側形成源極41和汲極42；具體的製程參數可以根據實際製程要求來設定，本公開對此不作限。
在一實施例中，所述半導體材料層20包括第一半導體材料層和第二半導體材料層（圖中未示出）；所述第一半導體材料層與所述第二半導體材料層並排設置，且所述第一半導體材料層與所述第二半導體材料層均沿從源極至汲極的方向延伸；所述第一半導體材料層的材料的遷移率、所述第二半導體材料層的材料的遷移率和所述基底的材料的遷移率不同。如此，根據第一半導體材料層、第二半導體材料層和基底的載子遷移率的差異，可使得半導體器件形成為更多階器件。
本公開實施例還提供了一種電路，在所述電路中應用上述半導體器件，如圖7所示，所述電路包括：
主字線MWL（Main word line）、子字線WL（Word line）、字線驅動電路71和電壓控制模組72，所述電壓控制模組72包括如上述實施例中任一項所述的半導體器件721，其中，
所述半導體器件721包括源極端、汲極端和閘極端；所述源極端連接於高電平信號VPP，所述汲極端連接於主字線MWL，所述閘極端連接於待機信號STBY；
所述字線驅動電路71連接於所述主字線MWL與所述子字線WL之間；
所述電壓控制模組72被配置為：在待機狀態發生時，能夠降低輸出至所述字線驅動電路71上的電壓。
傳統的電路中，主字線MWL處於高電平，子字線WL處於低電平，第一PMOS電晶體711的閘極與源極或汲極之間存在電壓差，會導致第一PMOS電晶體711受到GIDL電流的影響。因此，本公開實施例中，在主字線MWL加入電壓控制模組72，如此，在待機狀態時，可將半導體器件控制在如圖4所示的階段1狀態，即半導通狀態，使得半導體器件的等效阻值增加，進而降低輸出至所述字線驅動電路71上的電壓，降低了GIDL電流。
所述半導體器件721為PMOS電晶體。
在一實施例中，所述字線驅動電路71包括第一PMOS電晶體711、第一NMOS電晶體712和第二NMOS電晶體713；其中，所述第一PMOS電晶體711與所述第一NMOS電晶體712的閘極相連並連接於主字線MWL；所述第一NMOS電晶體712的源極與第二NMOS電晶體713的源極相連並接地；所述第一PMOS電晶體711的汲極、所述第一NMOS電晶體712的汲極和所述第二NMOS電晶體713的汲極相連並連接於子字線WL。
在一實施例中，所述第一PMOS電晶體711和所述第一NMOS電晶體712形成為一反相電路，所述反相電路具有連接到主字線MWL的輸入端和連接到子字線WL的輸出端。所述第一PMOS電晶體711的源極可連接到子字線驅動信號PXID。所述第二NMOS電晶體713耦接在反相電路的輸出端和接地端VSS之間，所述第二NMOS電晶體713的閘極連接到反相的子字線驅動信號PXIB，並對反相的子字線驅動信號PXIB進行回應。
本公開實施例還提供了一種電路的驅動方法，所述電路的驅動方法應用於上述實施例中任一項所述的電路；所述方法包括：
在未發生待機狀態時，控制半導體器件處於關斷狀態；
在待機狀態發生時，控制所述半導體器件處於半導通狀態，以提高所述半導體器件的等效阻值，降低輸出至字線驅動電路上的電壓。
以上所述，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍，凡在本公開的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本公開的保護範圍之內。
[工業實用性]
本公開實施例中，通過形成沿閘極的延伸方向，寬度小於基底的寬度的半導體材料層，且根據半導體材料層與基底的載子遷移率的差異，提供了一種至少為三階的控制器件，該控制器件至少包括關斷、半導通和完全導通三個狀態。在實際電路應用中能夠根據電壓情況切換多種工作狀態，降低GIDL電流。
10:基底
20:半導體材料層
30:閘極
41:源極
42:汲極
50:遮罩層
60:光阻層
71:字線驅動電路
711:第一PMOS電晶體
712:第一NMOS電晶體
713:第二NMOS電晶體
72:電壓控制模組
721:半導體器件
圖1為本公開實施例提供的半導體器件的俯視圖；
圖2為沿圖1中虛線A-A’方向的剖視圖；
圖3為沿圖1中虛線B-B’方向的剖視圖；
圖4為閘極電壓與汲極電流的關係曲線圖；
圖5為本公開實施例提供的半導體器件的製備方法的流程示意圖；
圖6a至6g為本公開實施例提供的半導體器件在製備過程中的結構示意圖；
圖7為本公開實施例提供的電路的電路圖。
10:基底
20:半導體材料層
30:閘極
41:源極
42:汲極
Claims (10)
- 一種半導體器件，包括： 基底； 半導體材料層，所述半導體材料層位於所述基底上，且覆蓋部分所述基底； 閘極，所述閘極位於所述半導體材料層和未被所述半導體材料層覆蓋的所述基底上；其中， 沿所述閘極的延伸方向，所述半導體材料層的寬度小於所述基底的寬度，且所述半導體材料層與所述基底的材料的載子遷移率不同。
- 根據請求項1所述的半導體器件，其中， 所述基底的材料包括第一元素，所述半導體材料層的材料包括第一元素和不同於所述第一元素的第二元素； 優選地，所述第一元素為矽，所述第二元素為鍺； 優選地，所述半導體材料層中第二元素的百分比含量範圍為20%-40%； 優選地，所述半導體器件包括三個狀態，當施加於所述半導體器件的電壓小於第一閾值時，所述半導體器件為關斷狀態；當所述電壓大於第一閾值且小於第二閾值時，所述半導體器件為半導通狀態；當所述電壓大於第二閾值時，所述半導體器件為完全導通狀態。
- 根據請求項1所述的半導體器件，其中，還包括： 源極和汲極，所述源極和所述汲極位於所述閘極兩側，且貫穿所述半導體材料層，並延伸至所述基底內。
- 一種半導體器件的製備方法，包括： 提供基底； 在所述基底上形成半導體材料層，所述半導體材料層覆蓋部分所述基底； 在所述半導體材料層和未被所述半導體材料層覆蓋的所述基底上形成閘極；其中， 沿所述閘極的延伸方向，所述半導體材料層的寬度小於所述基底的寬度，且所述半導體材料層與所述基底的材料的載子遷移率不同。
- 根據請求項4所述的方法，其中， 所述基底的材料包括第一元素，所述半導體材料層的材料包括第一元素和不同於所述第一元素的第二元素； 優選地，所述第一元素為矽，所述第二元素為鍺； 優選地，所述半導體材料層中第二元素的百分比含量範圍為20%-40%； 優選地，採用原位摻雜外延製程形成半導體材料層，通過控制生長氣體的流量，調節半導體材料層在基底的中間區域和邊緣區域的生長速度，以使得所述半導體材料層覆蓋部分所述基底。
- 根據請求項4所述的方法，其中， 在覆蓋基底的遮罩層上形成光阻層； 對所述光阻層進行曝光和顯影，以將光罩上的半導體材料層預設圖案轉移至所述光阻層； 去除所述遮罩層上與所述半導體材料層預設圖案相對的部分，以使部分所述基底裸露； 在裸露的基底上形成半導體材料層。
- 根據請求項4所述的方法，其中，還包括： 對所述閘極兩側的半導體材料層和位於所述半導體材料層下的基底進行離子摻雜，以形成貫穿所述半導體材料層，並延伸至所述基底內的源極和汲極。
- 一種電路，所述電路包括： 主字線、子字線、字線驅動電路和電壓控制模組，所述電壓控制模組包括如請求項1-3中任一項所述的半導體器件，其中， 所述半導體器件包括源極端、汲極端和閘極端；所述源極端連接於高電平信號，所述汲極端連接於主字線，所述閘極端連接於待機信號； 所述字線驅動電路連接於所述主字線與所述子字線之間； 所述電壓控制模組被配置為：在待機狀態發生時，能夠降低輸出至所述字線驅動電路上的電壓。
- 根據請求項8所述的電路，其中， 所述字線驅動電路包括第一PMOS電晶體、第一NMOS電晶體和第二NMOS電晶體；其中，所述第一PMOS電晶體與所述第一NMOS電晶體的閘極相連並連接於主字線；所述第一NMOS電晶體的源極與第二NMOS電晶體的源極相連並接地；所述第一PMOS電晶體的汲極、所述第一NMOS電晶體的汲極和所述第二NMOS電晶體的汲極相連並連接於子字線。
- 一種電路的驅動方法，其中，所述電路的驅動方法應用於請求項8或9所述的電路；所述方法包括： 在未發生待機狀態時，控制半導體器件處於關斷狀態； 在待機狀態發生時，控制所述半導體器件處於半導通狀態，以提高所述半導體器件的等效阻值，降低輸出至字線驅動電路上的電壓。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111208074.0 | 2021-10-18 | ||
| CN202111208074.0A CN115995480A (zh) | 2021-10-18 | 2021-10-18 | 半导体器件及其制备方法与应用 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202332048A true TW202332048A (zh) | 2023-08-01 |
| TWI839746B TWI839746B (zh) | 2024-04-21 |
Family
ID=
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023065549A1 (zh) | 2023-04-27 |
| CN115995480A (zh) | 2023-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7067365B1 (en) | High-voltage metal-oxide-semiconductor devices and method of making the same | |
| KR101835655B1 (ko) | 핀 전계 효과 트랜지스터 및 이의 제조 방법 | |
| US6955969B2 (en) | Method of growing as a channel region to reduce source/drain junction capacitance | |
| US8183628B2 (en) | Semiconductor structure and method of fabricating the semiconductor structure | |
| CN107039506B (zh) | 对改进型晶体管的源/漏延伸控制 | |
| TWI393190B (zh) | 半導體裝置及其製造方法 | |
| US20080185662A1 (en) | Structure and method for forming asymmetrical overlap capacitance in field effect transistors | |
| US9048261B2 (en) | Fabrication of field-effect transistors with atomic layer doping | |
| US20090072278A1 (en) | Method for Applying a Stress Layer to a Semiconductor Device and Device Formed Therefrom | |
| KR20080086484A (ko) | 저전력 접합형 전계 효과 트랜지스터의 제조 및 동작 방법 | |
| KR20040103416A (ko) | 반도체 장치 | |
| WO2003058711A1 (en) | Asymmetric semiconductor device having dual work function gate and method of fabrication | |
| JP2010517254A (ja) | 半導体構造およびそれを形成する方法 | |
| US20100109045A1 (en) | Integrated circuit system employing stress-engineered layers | |
| US20130256797A1 (en) | Asymmetric FET Formed Through Use of Variable Pitch Gate for Use as Logic Device and Test Structure | |
| WO2013040833A1 (zh) | Sram单元及其制作方法 | |
| JP2007287728A (ja) | 半導体装置 | |
| US7772619B2 (en) | Semiconductor device having a fin structure and fabrication method thereof | |
| US9666717B2 (en) | Split well zero threshold voltage field effect transistor for integrated circuits | |
| TWI839746B (zh) | 半導體器件及其製備方法與應用 | |
| TW202332048A (zh) | 半導體器件及其製備方法與應用 | |
| TWI765298B (zh) | 具有分別形成之源極和汲極的電晶體及其形成方法 | |
| US20230118837A1 (en) | Semiconductor device, method for manufacturing same and application thereof | |
| TW202114217A (zh) | 具有獨立調諧的臨界電壓的場效電晶體 | |
| Liu et al. | Characterization of the ultrathin vertical channel CMOS technology |