TW202322390A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置，包含基底、閘極介電層、閘極電極、場板、源極電極和汲極電極。閘極介電層設置於基板上，且包含具有第一厚度的第一部分、具有第二厚度的第二部分、及具有第三厚度的第三部分，第一厚度、第二厚度和第三厚度彼此不同，且第一厚度小於第二厚度和第三厚度。閘極電極設置在閘極介電層的第一部分上，場板設置在閘極介電層的第二部分和第三部分上，場板與閘極電極分離並且電耦接到閘極電極，源極電極和汲極電極分別設置在閘極電極和場板的側邊。

Description

半導體裝置及其製作方法

本揭露涉及半導體裝置的領域，特別是涉及一種包含橫向擴散金屬氧化物半導體(laterally-diffused metal-oxide semiconductor, LDMOS)裝置的半導體裝置及其製作方法。

LDMOS裝置是一種金屬氧化物半導體(MOS)功率電晶體，其在閘極和汲極區之間包含漂移區(drift region)，漂移區是相對於源極區和汲極區的摻雜濃度較輕的輕摻雜區，用於避免或抑制源極區和汲極區之間的高電場。由於LDMOS裝置適合用於傳輸高頻和高功率電性信號，因此被廣泛使用於高壓功率的應用。

導通電阻(on-state resistance, Ron)是LDMOS裝置的一個重要指標，導通電阻與LDMOS裝置的功率消耗成正比。隨著對電子裝置的節能和更好性能的需求不斷增加，製造商持續尋求降低LDMOS裝置的漏電流和導通電阻的方法。雖然已經觀察到當漂移區的摻雜濃度增加時，習知的LDMOS裝置的導通電阻會降低，但是降低的導通電阻通常也會讓LDMOS裝置的關閉狀態崩潰電壓(off-state breakdown voltage)降低。因此，習知的LDMOS裝置能夠提供高的關閉狀態崩潰電壓，但無法提供低的導通電阻。

有鑑於此，有必要提供一種改良的半導體裝置及其製作方法，以降低導通電阻，且同時不會對崩潰電壓產生不良影響。

根據本揭露的一實施例，提供一種半導體裝置，包括基底、閘極介電層、閘極電極、場板、源極電極和汲極電極。閘極介電層設置於基板上，且包括具有第一厚度的第一部分、具有第二厚度的第二部分和具有第三厚度的第三部分，第一厚度、第二厚度與第三厚度彼此不同，且第一厚度小於第二厚度與第三厚度。閘極電極設置在閘極介電層的第一部分上，場板設置於閘極介電層的第二部分與第三部分上，場板與閘極電極分離並電耦接到閘極電極。 源極電極設置於閘極電極的一側，且汲極電極設置於場板的一側。

根據本揭露的一實施例，提供一種半導體裝置的製作方法，包括以下步驟。提供基底，並在基底上形成閘極介電層，閘極介電層包括具有第一厚度的第一部分、具有第二厚度的第二部分和具有第三厚度的第三部分，其中第一厚度、第二厚度和第三厚度彼此不同，且第一厚度小於第二厚度和第三厚度。在閘極介電層的第一部分上形成閘極電極，在閘極介電層的第二部分和第三部分上形成場板，場板與閘極電極分離並電耦接到閘極電極。在閘極電極的一側形成源極電極，以及在場板的一側形成汲極電極。

為讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「底」，「頂」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

本揭露係關於例如橫向擴散金屬氧化物半導體(LDMOS)場效電晶體(field-effect transistor, FET)裝置的半導體裝置及其製作方法。此半導體裝置包含具有閘極電極和場板的雙閘結構(dual gate structure)，其設置在具有三階的階梯形狀(triple step-shaped)的閘極介電層上，以達到最適當的降低表面電場(reduced surface field, RESURF)，從而降低導通電阻(Ron)，並維持臨界電壓(threshold voltage)和關閉狀態崩潰電壓(off-state breakdown voltage)。

第1圖為根據本揭露一實施例所繪示的半導體裝置的剖面示意圖。參閱第1圖，在一實施例中，半導體裝置100例如是LDMOS FET裝置，其包含基底101。基底101可以是半導體基底，其材料包含元素半導體，例如Si及/或Ge等；化合物半導體，例如GaN、SiC、GaAs、GaP、InP、InAs及/或InSb；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或者前述之組合。此外，基底101還可以是絕緣體上覆矽(silicon-on-insulator, SOI)基底。在一些實施例中，基底101可具有第一導電類型，例如為P型基底。

此外，半導體裝置100還包含一井區103和另一井區105，這些井區設置於基底101內且靠近基底101的頂面。井區103具有第二導電類型，例如N型，且井區105具有第一導電類型，例如P型。井區105可以被稱為主體區(body region)，井區103可以被稱為漂移區(drift region)。在一實施例中，井區105(主體區)鄰近井區103(漂移區)，並且井區105與井區103直接接觸。藉由使用圖案化遮罩，例如圖案化光阻，分別通過不同的離子植入基底101而形成井區103和井區105。在一些其他實施例中，第一導電類型可為N型，而第二導電類型則為P型。P型摻雜劑可包含B、Ga、Al、In、BF ₃離子或前述之組合。N型摻雜劑可包含P、As、N、Sb離子或前述之組合。由於井區105(主體區)的摻雜濃度至少是井區103(漂移區)的摻雜濃度的100倍，所以井區103和井區105的接面處(junction)之空乏區(depletion region)主要延伸到井區103(漂移區)內，而不會擴散到形成在井區105(主體區)內的通道區中。

此外，半導體裝置100還包含源極區109設置於井區105中，汲極區111設置於井區103中。在一些實施例中，源極區109和汲極區111為具有第二導電類型的重摻雜區，例如為N ⁺區。此外，還可以在井區105中且位於源極區109的左側設置另一具有第一導電類型的重摻雜區(第1圖中未繪示)，例如為P ⁺區，此P ⁺區與源極區109直接接觸。另外，如第1圖所示，淺溝槽隔離區(shallow trench isolation, STI)107設置在靠近汲極區111的井區103中，以將相鄰的裝置彼此電性隔離。

根據本揭露的實施例，如第1圖所示，半導體裝置100包含在剖面圖中呈現三階的階梯形狀結構的閘極介電層120，閘極介電層120包含具有第一厚度T1的第一部分120-1、具有第二厚度T2的第二部分120-2和具有第三厚度T3的第三部分120-3。第一部分120-1、第二部分120-2和第三部分120-3互相連接，且第一厚度T1、第二厚度T2和第三厚度T3彼此不同。詳細而言，第一厚度T1小於第二厚度T2，第二厚度T2小於第三厚度T3(T1＜T2＜T3)。在一些實施例中，例如第一厚度T1可為80埃(Angstroms)，第二厚度T2可為160埃，第三厚度T3可為460埃，但不限於此。此外，閘極介電層120的階梯側壁可以是垂直側壁、傾斜側壁、或前述之組合。閘極介電層120的材料可以是氧化矽、氮化矽、氮氧化矽、或前述之組合，可以通過例如化學氣相沉積(chemical vapor deposition, CVD)製程、其他合適的製程、或前述之組合的沉積製程形成閘極介電層120。在一些實施例中，可以通過多個沉積製程形成閘極介電層120。

此外，半導體裝置100還包含設置在閘極介電層120的第一部分120-1上的閘極電極131，以及設置在閘極介電層120的第二部分120-2和第三部分120-3上的場板132。如第1圖所示，閘極電極131具有第一長度L1，場板132具有第二長度L2，其中第二長度L2大於第一長度L1。詳細而言，場板132在第二部分120-2上的部分具有長度L2-1，而場板132在第三部分120-3上的另一部分具有長度L2-2。在一些實施例中，長度L2-1大致上可等於長度L2-2。例如，在一實施例中，第一長度L1可以是0.25μm，長度L2-1可以是0.20μm，長度L2-2可以是0.20μm，即第二長度L2可以是0.40μm，但不限於此。此外，場板132的厚度可以與閘極電極131的厚度相同。在一些實施例中，場板132和閘極電極131由相同的閘極材料層形成，因此場板132和閘極電極131可以由相同的材料形成。在一些實施例中，閘極電極131和場板132的材料包含多晶矽、金屬(例如鎢、鈦、鋁、銅、鉬、鎳、鉑等、或前述之組合)、金屬合金、金屬-氮化物(例如氮化鎢、氮化鉬、氮化鈦、氮化鉭等、或前述之組合)、金屬-矽化物(例如矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺等、或前述之組合)、金屬氧化物(例如氧化釕、氧化銦錫等、或前述之組合)、其他合適的材料、或前述之組合。根據本揭露的實施例，場板132與閘極電極131橫向分離，並且場板132通過互連結構(第1圖中未繪示)電耦接到閘極電極131。因此，場板132和閘極電極131在半導體裝置100的操作期間可以具有相同的電位。

閘極電極131係用於控制閘極電極131下方的通道區的導電性，通道區的長度由兩個邊界定義，其中一個邊界對應於源極區109和井區105之間的接面，另一個邊界對應於井區105和井區103之間的接面。

此外，由於場板132下方的第二部分120-2和第三部分120-3的厚度大於閘極電極131下方的第一部分120-1的厚度，所以場板132產生的電場不是用來控制半導體裝置100的開關狀態，而是用來控制井區103頂面的電場。

如第1圖所示，閘極電極131與場板132之間具有間隙133P。在一些實施例中，間隙133P可以位於閘極介電層120的第一部分120-1的正上方。另外，如第1圖所示，在一些實施例中，場板132的邊緣與閘極介電層120的第二部分120-2的邊緣對齊。

此外，半導體裝置100還包含設置在閘極電極131的一個側壁上的第一閘極間隙壁(spacer)135-1、填充在閘極電極131和場板132之間的間隙133P中的第二閘極間隙壁135-2、以及設置在場板132的一個側壁上的第三閘極間隙壁135-3。第一閘極間隙壁135-1、第二閘極間隙壁135-2和第三閘極間隙壁135-3的材料包含氧化矽、氮化矽、氮氧化矽、其他合適的介電材料、或前述之組合。第一閘極間隙壁135-1、第二閘極間隙壁135-2和第三閘極間隙壁135-3可以是單層結構或多層結構，並且這三個間隙壁可以同時形成。

如第1圖所示，半導體裝置100還包含覆蓋基底101的層間介電層(interlayer dielectric layer, ILD)140。層間介電層140可以包含一層或多層介電材料，例如氧化矽、氮化矽、氧氮化矽、四乙氧基矽烷(tetraethoxysilane, TEOS)、磷矽玻璃(phosphosilicate glass, PSG)、硼磷矽玻璃(borophosphosilicate glass,  BPSG)、低介電常數(low-k)介電材料、及/或其他合適的介電材料。低介電常數介電材料可以包含，但不限於，氟化石英玻璃(fluorinated silica glass, FSG)、氫倍半矽氧烷(hydrogen silsesquioxane, HSQ)、碳摻雜氧化矽(carbon doped silicon oxide)、非晶形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯環丁烯(bis-benzocyclobutenes, BCB)、或聚醯亞胺(polyimide)。層間介電層140可以通過化學氣相沉積(CVD)製程(例如，高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition, HDPCVD)製程、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition, APCVD)製程、低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)製程，或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)製程)、物理氣相沉積(physical vapor deposition, PVD)製程、原子層沉積(atomic layer deposition, ALD)製程、旋塗(spin-on coating)製程、其他合適的製程、或前述之組合形成。

此外，半導體裝置100包含設置在層間介電層140中且位於閘極電極131一側的源極電極142，以及設置在層間介電層140中且位於場板132一側的汲極電極144。根據本揭露的實施例，源極電極142與閘極電極131之間具有第一距離d1，汲極電極144與場板132之間具有第二距離d2，第二距離d2大於第一距離d1。源極電極142和汲極電極144中的每一個可以包含阻障層(barrier layer)和導電材料，阻障層可以形成在層間介電層140中的開口之側壁和底面上，並且導電材料填充在開口中。阻障層的材料可以是TiN、Ti、Ta、TaN、W、WN、其他合適的材料、或前述之組合，可以通過物理氣相沉積(PVD)製程(例如，蒸鍍或濺鍍)、原子層沉積(ALD)製程、電鍍製程、其他合適的製程、或前述之組合形成阻障層。導電材料包含金屬(例如W、Al或Cu)、金屬合金、多晶矽、其他合適的導電材料、或前述之組合。源極電極142和汲極電極144可以通過物理氣相沉積(PVD)製程、電鍍製程、原子層沉積(ALD)製程、其他合適的製程、或前述之組合來沉積導電材料，然後可以進行化學機械研磨(chemical mechanical polishing, CMP)製程或回蝕(etching back)製程來去除額外的導電材料，以形成源極電極142和汲極電極144。

此外，如第1圖所示，根據本揭露的實施例，閘極介電層120的第三部分120-3從場板132朝向汲極電極144突出。另外，閘極介電層120的第三部分120-3和汲極區111之間具有一距離d3，此距離d3可以大於源極電極142和閘極電極131之間的第一距離d1。

第2圖為根據本揭露的另一實施例，繪示第1圖的半導體裝置100的區域A的剖面示意圖。如第2圖所示，在一些其他實施例中，閘極電極131與場板132之間的間隙133P可以位於閘極介電層120的第二部分120-2的正上方。在一些其他實施例中，如第2圖所示，閘極電極131靠近間隙133P的邊緣可以與閘極介電層120的第二部分120-2的臺階的邊緣對齊。閘極電極131的另一邊緣可以與閘極介電層120的第一部分120-1的臺階的邊緣對齊。在此實施例中，場板132靠近間隙133P的邊緣從閘極介電層120的第二部分120-2的臺階的邊緣向內縮。第2圖的半導體裝置的其他部件可以與第1圖的半導體裝置100的那些部件相同，在此不再贅述。

第3圖是根據本揭露的一比較例之半導體裝置的剖面示意圖。如第3圖所示，本揭露的比較例之半導體裝置200包含設置在閘極介電層220上的閘極層230。閘極介電層220包含具有第四厚度T4的第一部分220-1和具有第五厚度T5的第二部分220-2，其中第四厚度T4小於第五厚度T5。在一比較例中，例如第四厚度T4可為102埃，而第五厚度T5可為510埃。閘極層230包含設置在閘極介電層220的第一部分220-1上的第一部分，以及設置在閘極介電層220的第二部分220-2上的第二部分，其中閘極層230的第一部分和第二部分是連續的，在這兩個部份之間沒有間隙。閘極層230的第一部分具有第四長度L4並作為閘極電極，閘極層230的第二部分具有第五長度L5並作為場板。在一比較例中，例如，第四長度L4可為0.4μm，第五長度L5可為0.3μm。此外，第一間隙壁235-1和第二間隙壁235-2分別設置在閘極層230的兩個側壁上。第3圖的半導體裝置200的其他部件可以與第1圖的半導體裝置100的那些部件相同，在此不再贅述。

第4圖為根據本揭露一實施例和一比較例所繪示的半導體裝置的摻雜濃度分佈圖，如(a)部分所示，其中曲線401為根據本揭露一實施例的半導體裝置，例如第1圖的半導體裝置100所得到的摻雜濃度分佈，曲線402為根據本揭露一比較例的半導體裝置，例如第3圖的半導體裝置200所得到的摻雜濃度分佈。此外，曲線401和曲線402分別是沿著第1圖的半導體裝置100和第3圖的半導體裝置200的通道區的中間位置之水平切線所取得。曲線401和曲線402是相對於同一水平面上的不同位置而變化的摻雜濃度。當比較曲線401和曲線402時，可以觀察到本揭露一實施例的半導體裝置100的漂移區之摻雜濃度高於比較例的半導體裝置200的漂移區之摻雜濃度。

如第4圖的(b)部分所示，其中曲線403是從第1圖的半導體裝置100所得到的摻雜濃度分佈，曲線404是從第3圖的半導體裝置200所得到的摻雜濃度分佈。曲線403和曲線404分別是沿著第1圖的半導體裝置100和第3圖的半導體裝置200的基底101頂面之垂直切線，且在通道區的中間位置所取得，曲線403和曲線404是隨著不同深度變化的摻雜濃度。當比較曲線403和曲線404時，可以觀察到本揭露一實施例的半導體裝置100的漂移區之摻雜濃度高於比較例的半導體裝置200的漂移區之摻雜濃度。此外，本揭露一實施例的半導體裝置100的漂移區面積大於比較例的半導體裝置200的漂移區面積。

如第4圖所示的摻雜濃度分佈圖，根據本揭露之實施例的半導體裝置100的漂移區的摻雜濃度和面積會大於比較例的半導體裝置200的漂移區的摻雜濃度和面積。因此，根據本揭露之實施例，由於增加了漂移區的摻雜濃度和面積，從而增強了電流流動並降低了導通電阻(Ron)，藉此降低了半導體裝置的導通電阻(Ron)。

第5圖為根據本揭露一實施例和一比較例所繪示的半導體裝置的電場強度分佈圖。如第5圖中的(a)部分所示，其中曲線501為根據本揭露的一實施例，從第1圖的半導體裝置100所得到的電場強度分佈，曲線502為根據本揭露的一比較例，從第3圖的半導體裝置200所得到的電場強度分佈。此外，曲線501和曲線502分別是沿著第1圖的半導體裝置100和第3圖的半導體裝置200的基底101頂面之水平切線所取得。曲線501和曲線502是在14.4V的操作電壓下，隨同一水平面的不同位置變化的電場強度。當比較曲線501和曲線502時，可以觀察到本揭露一實施例的半導體裝置100的最高表面電場強度低於比較例的半導體裝置200的最高表面電場強度。

如第5圖中的(b)部分所示，其中曲線503為根據本揭露的一實施例，從第1圖的半導體裝置100所得到的電場強度分佈，曲線504為根據本揭露的一比較例，從第3圖的半導體裝置200所得到的電場強度分佈。曲線503和曲線504也是分別沿著第1圖的半導體裝置100和第3圖的半導體裝置200的基底101頂面之水平切線所取得。曲線503和曲線504是在20V的操作電壓下，隨同一水平面的不同位置變化的電場強度。當比較曲線503和曲線504時，可以觀察到在比(a)部分更高的操作電壓下，本揭露一實施例的半導體裝置100的最高表面電場強度也低於比較例的半導體裝置200的最高表面電場強度。

如第5圖所示的電場強度分佈圖，根據本揭露之實施例的半導體裝置100的表面電場強度會低於比較例的半導體裝置200的表面電場強度。根據本揭露之實施例，通過在半導體裝置100的漂移區上方增加閘極介電層120的第二部分120-2的厚度T2，可以達到降低表面電場的效應。漂移區上方較厚的閘極介電層可以釋放電場分佈，因此，根據本揭露的實施例，由於降低表面電場的效應，從而增強了電流驅動能力並降低了導通電阻，這使得半導體裝置的導通電阻(Ron)得以降低。此外，根據本揭露的實施例，漂移區上方的閘極介電層之增加的厚度可以維持半導體裝置的關閉狀態崩潰電壓。此外，較低的電場強度則提高了本揭露之半導體裝置的可靠度。

當比較本揭露的前述實施例與比較例時，可以觀察到實施例的導通電阻(Ron)相較於比較例的導通電阻(Ron)降低了約16.73％，並且實施例的關閉狀態崩潰電壓與比較例的關閉狀態崩潰電壓在同一程度，例如約為20.80V至21.04V。此外，實施例的飽和電流相較於比較例的飽和電流增加了約20.49％。因此，根據本揭露的實施例，其降低了半導體裝置的導通電阻(Ron或Rdson)，並且還增加了半導體裝置的飽和電流(Idsat)。同時，還可以維持半導體裝置的關閉狀態崩潰電壓(VBD)。

第6圖、第7圖、第8圖、第9圖和第10圖是根據本揭露的一實施例，製作半導體裝置的一些中間階段的剖面示意圖。參閱第6圖，在一些實施例中，於基底101中形成井區103和井區105、源極區109、汲極區111和淺溝槽隔離區(STI)107之後，在井區103和井區105上，以及在源極區109和汲極區111之間形成第一介電層121，可以通過沉積製程和蝕刻製程形成第一介電層121。

接著，參閱第7圖，在一些實施例中，第一介電層121包含第一區121-1、第二區121-2和第三區121-3。於基底101上方形成圖案化遮罩113，其覆蓋第一介電層121的第一區121-1，並且圖案化遮罩113具有開口，以暴露出第一介電層121的第二區121-2和第三區121-3。然後，在一些實施例中，通過圖案化遮罩113的開口，藉由沉積製程，在第一介電層121的第二區121-2和第三區121-3上形成第二介電層122。

之後，參閱第8圖，在一些實施例中，在第一介電層121的第二區121-2的第二介電層122上形成另一圖案化遮罩115。然後，通過由圖案化遮罩113和圖案化遮罩115形成的開口，藉由沉積製程，在第一介電層121的第三區121-3的第二介電層122上形成第三介電層123。

在一些實施例中，第一介電層121、第二介電層122和第三介電層123可以由相同的材料形成。在一些其他實施例中，第一介電層121、第二介電層122和第三介電層123可以由彼此不同的材料形成。第一介電層121、第二介電層122和第三介電層123的材料可包含氧化矽、氮化矽、氮氧化矽、或前述之組合。形成第一介電層121、第二介電層122和第三介電層123的沉積製程例如為CVD製程、其他合適的製程、或前述之組合。

在一些實施例中，第一介電層121和第二介電層122可具有相同的厚度。第三介電層123的厚度可大於第一介電層121和第二介電層122的厚度。例如，第一介電層121、第二介電層122和第三介電層123的厚度可以分別為80埃、80埃和300埃，但不限於此。參閱第1圖和第8圖，在一些實施例中，閘極介電層120的第一部分120-1由第一介電層121的第一區121-1形成，閘極介電層120的第二部分120-2由第一介電層121的第二區121-2及其上方的第二介電層122的一部分形成，閘極介電層120的第三部分120-3由第一介電層121的第三區121-3及其上方的第二介電層122的另一部分和第三介電層123形成。

接著，參閱第9圖，在一些實施例中，移除圖案化遮罩113和圖案化遮罩115，然後在基底101上方形成另一圖案化遮罩117。圖案化遮罩117具有開口，以暴露出閘極介電層120。之後，在閘極介電層120上順應地(conformally)沉積閘極材料層130，可以通過CVD製程(例如LPCVD或PECVD)、PVD製程(例如，電阻加熱蒸鍍製程、電子束蒸鍍製程或濺鍍製程)、電鍍製程、ALD製程、其他合適的製程、或前述之組合沉積閘極材料層130。

然後，參閱第10圖，在一些實施例中，通過光微影製程和蝕刻製程將閘極材料層130圖案化，以形成閘極電極131和場板132。光微影製程包含例如光阻塗佈、軟烤、曝光、曝光後烘烤、顯影、其他合適的技術、或前述之組合。蝕刻製程包含例如濕蝕刻製程、乾蝕刻製程、其他合適的技術、或前述之組合。根據本揭露的實施例，閘極電極131和場板132通過間隙133P彼此分離。在一些實施例中，如第1圖所示，閘極電極131和場板132之間的間隙133P可以形成在閘極介電層120的第一部分120-1的正上方。在一些其他實施例中，如第2圖所示，間隙133P可以形成在閘極介電層120的第二部分120-2的正上方。間隙133P的位置以及閘極電極131和場板132的長度可以通過光微影製程中所使用的圖案化光阻來控制。之後，在基底101上方形成其他特徵，例如第1圖的閘極間隙壁135-1、135-2和135-3、層間介電層140、源極電極142、汲極電極144和其他特徵，以完成第1圖的半導體裝置100。

根據本揭露的實施例，將閘極電極和場板設置在具有三種不同厚度的三階階梯形狀結構的閘極介電層上，可以達到充分的降低表面電場(RESURF)的效應，其降低導通電阻(Ron)，增加飽和電流(Idsat)，並且可維持半導體裝置的關閉狀態崩潰電壓。閘極介電層的較薄的第一部分可降低通道區的電場強度，從而提高電流驅動能力，進而降低本揭露的半導體裝置的導通電阻(Ron)。閘極介電層的較厚的第二部分和第三部分可釋放電場分佈，進而維持本揭露的半導體裝置的關閉狀態崩潰電壓。此外，在漂移區增加的摻雜濃度分佈也增強了電流驅動能力，進而降低本揭露的半導體裝置的導通電阻(Ron)。另外，較低的電場可提高本揭露的半導體裝置的可靠度。因此，根據本揭露的實施例，可以改善半導體裝置的電性效能和可靠度。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:半導體裝置 101:基底 103:井區 105:井區 107:淺溝槽隔離區 109:源極區 111:汲極區 113、115、117:圖案化遮罩 120:閘極介電層 120-1:第一部份 120-2:第二部份 120-3:第三部份 121:第一介電層 121-1:第一區 121-2:第二區 121-3:第三區 122:第二介電層 123:第三介電層 130:閘極材料層 131:閘極電極 132:場板 133P:間隙 135-1:第一閘極間隙壁 135-2:第二閘極間隙壁 135-3:第三閘極間隙壁 140:層間介電層 142:源極電極 144:汲極電極 T1:第一厚度 T2:第二厚度 T3:第三厚度 L1:第一長度 L2:第二長度 L2-1、L2-2:長度 d1:第一距離 d2:第二距離 d3:距離 A:區域 200:半導體裝置 220:閘極介電層 220-1:第一部份 220-2:第二部份 230:閘極層 235-1:第一間隙壁 235-2:第二間隙壁 T4:第四厚度 T5:第五厚度 L4:第四長度 L5:第五長度 401、402、403、404、501、502、503、504:曲線

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖為根據本揭露一實施例所繪示的半導體裝置的剖面示意圖。 第2圖為根據本揭露的另一實施例所繪示的第1圖的半導體裝置的區域A的剖面示意圖。 第3圖為根據本揭露的一比較例所繪示的半導體裝置的剖面示意圖。 第4圖為半導體裝置的摻雜濃度分佈圖，其中的(a)部分為根據本揭露一實施例和一比較例，沿著水平方向的半導體裝置的摻雜濃度分佈圖；(b)部分為根據本揭露一實施例和一比較例，沿著垂直方向的半導體裝置的摻雜濃度分佈圖。 第5圖為半導體裝置的電場強度分佈圖，其中的(a)部分為根據本揭露一實施例和一比較例，當汲極電壓為14.4V時，半導體裝置的電場強度分佈圖；(b)部分為根據本揭露一實施例和一比較例，當汲極電壓為20V時，半導體裝置的電場強度分佈圖。 第6圖、第7圖、第8圖、第9圖和第10圖為根據本揭露的一實施例，製作半導體裝置的一些中間階段的剖面示意圖。

100:半導體裝置

101:基底

103:井區

105:井區

107:淺溝槽隔離區

109:源極區

111:汲極區

120:閘極介電層

120-1:第一部份

120-2:第二部份

120-3:第三部份

131:閘極電極

132:場板

133P:間隙

135-1:第一閘極間隙壁

135-2:第二閘極間隙壁

135-3:第三閘極間隙壁

140:層間介電層

142:源極電極

144:汲極電極

T1:第一厚度

T2:第二厚度

T3:第三厚度

L1:第一長度

L2:第二長度

L2-1:長度

L2-2:長度

d1:第一距離

d2:第二距離

d3:距離

A:區域

Claims (20)

1. 一種半導體裝置，包括： 一基底； 一閘極介電層，設置於該基板上，其中該閘極介電層包括具有一第一厚度的一第一部分、具有一第二厚度的一第二部分和具有一第三厚度的一第三部分，該第一厚度、該第二厚度和該第三厚度彼此不同，且該第一厚度小於該第二厚度和該第三厚度； 一閘極電極，設置在該閘極介電層的該第一部分上； 一場板，設置在該閘極介電層的該第二部分和該第三部分上，其中該場板與該閘極電極分離且電耦接到該閘極電極； 一源極電極，設置於該閘極電極的一側；以及 一汲極電極，設置於該場板的一側。
2. 如請求項1所述之半導體裝置，其中該第二厚度小於該第三厚度。
3. 如請求項1所述之半導體裝置，其中該閘極介電層的該第一部分、該第二部分和該第三部分互相連接。
4. 如請求項1所述之半導體裝置，其中該閘極電極與該場板之間具有一間隙，且該間隙位於該閘極介電層的該第一部分或該第二部分的正上方。
5. 如請求項1所述之半導體裝置，其中該閘極電極和該場板具有相同的電位。
6. 如請求項1所述之半導體裝置，其中該閘極電極具有一第一長度，該場板具有一第二長度，且該第二長度大於該第一長度。
7. 如請求項1所述之半導體裝置，其中該源極電極與該閘極電極之間具有一第一距離，該汲極電極與該場板之間具有一第二距離，且該第二距離大於該第一距離。
8. 如請求項1所述之半導體裝置，其中該場板的一邊緣或該閘極電極的一邊緣與該閘極介電層的該第二部分的一邊緣對齊。
9. 如請求項1所述之半導體裝置，其中該閘極介電層的該第三部分從該場板朝向該汲極電極突出，且該閘極介電層的該第三部分與一汲極區之間具有一距離。
10. 如請求項1所述之半導體裝置，更包括： 一第一閘極間隙壁，設置於該閘極電極的一側壁上； 一第二閘極間隙壁，填充於該閘極電極與該場板之間的一間隙中；以及 一第三閘極間隙壁，設置於該場板的一側壁上。
11. 一種半導體裝置的製作方法，包括： 提供一基底； 在該基底上形成一閘極介電層，其中該閘極介電層包括具有一第一厚度的一第一部分、具有一第二厚度的一第二部分和具有一第三厚度的一第三部分，該第一厚度、該第二厚度和該第三厚度彼此不同，且該第一厚度小於該第二厚度和該三厚度； 在該閘極介電層的該第一部分上形成一閘極電極； 在該閘極介電層的該第二部分和該第三部分上形成一場板，其中該場板與該閘極電極分離且電耦接到該閘極電極； 在該閘極電極的一側形成一源極電極；以及 在該場板的一側形成一汲極電極。
12. 如請求項11所述之半導體裝置的製作方法，其中該第二厚度小於該第三厚度。
13. 如請求項11所述之半導體裝置的製作方法，其中該閘極介電層的該第一部分、該第二部分和該第三部分互相連接。
14. 如請求項11所述之半導體裝置的製作方法，其中形成該閘極介電層包括： 在該基底上形成一第一介電層，其中該第一介電層包括一第一區、一第二區和一第三區； 在該第一介電層的該第二區和該第三區上形成一第二介電層；以及 在該第一介電層的該第三區的該第二介電層上形成一第三介電層。
15. 如請求項14所述之半導體裝置的製作方法，其中該閘極介電層的該第一部分由該第一介電層的第一區形成，該閘極介電層的該第二部分由該第一介電層的該第二區及其上方的該第二介電層的一部分形成，且該閘極介電層的該第三部分由該第一介電層的該第三區及其上方的該第二介電層的另一部分和該第三介電層形成。
16. 如請求項14所述之半導體裝置的製作方法，其中該第一介電層、該第二介電層和該第三介電層由相同的材料形成。
17. 如請求項14所述之半導體裝置的製作方法，其中該第一介電層、該第二介電層和該第三介電層由不同的材料形成。
18. 如請求項11所述之半導體裝置的製作方法，其中形成該閘極電極和該場板包括： 在該閘極介電層上沉積一閘極材料層；以及 圖案化該閘極材料層，以形成該閘極電極和該場板，其中該閘極電極與該場板之間形成一間隙。
19. 如請求項18所述之半導體裝置的製作方法，其中該間隙形成於該閘極介電層的該第一部分或該第二部分的正上方。
20. 如請求項11所述之半導體裝置的製作方法，其中該閘極電極具有一第一長度，該場板具有一第二長度，且該第二長度大於該第一長度。

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