CN116190429A - 半导体装置及其制作方法 - Google Patents

半导体装置及其制作方法 Download PDF

Info

Publication number
CN116190429A
CN116190429A CN202111423888.6A CN202111423888A CN116190429A CN 116190429 A CN116190429 A CN 116190429A CN 202111423888 A CN202111423888 A CN 202111423888A CN 116190429 A CN116190429 A CN 116190429A
Authority
CN
China
Prior art keywords
dielectric layer
semiconductor device
thickness
gate
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111423888.6A
Other languages
English (en)
Inventor
赛沙瓦尔·伊玛目
李家豪
林志鸿
林昆翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN202111423888.6A priority Critical patent/CN116190429A/zh
Publication of CN116190429A publication Critical patent/CN116190429A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种半导体装置，包含基底、栅极介电层、栅极电极、场板、源极电极和漏极电极。栅极介电层设置于基板上，且包含具有第一厚度的第一部分、具有第二厚度的第二部分、及具有第三厚度的第三部分，第一厚度、第二厚度和第三厚度彼此不同，且第一厚度小于第二厚度和第三厚度。栅极电极设置在栅极介电层的第一部分上，场板设置在栅极介电层的第二部分和第三部分上，场板与栅极电极分离并且电耦接到栅极电极，源极电极和漏极电极分别设置在栅极电极和场板的侧边。

Description

半导体装置及其制作方法
技术领域
本发明涉及半导体装置的领域，特别是涉及一种包含横向扩散金属氧化物半导体(laterally-diffused metal-oxide semiconductor,LDMOS)装置的半导体装置及其制作方法。
背景技术
LDMOS装置是一种金属氧化物半导体(MOS)功率晶体管，其在栅极和漏极区之间包含漂移区(drift region)，漂移区是相对于源极区和漏极区的掺杂浓度较轻的轻掺杂区，用于避免或抑制源极区和漏极区之间的高电场。由于LDMOS装置适合用于传输高频和高功率电性信号，因此被广泛使用于高压功率的应用。
导通电阻(on-state resistance,Ron)是LDMOS装置的一个重要指标，导通电阻与LDMOS装置的功率消耗成正比。随着对电子装置的节能和更好性能的需求不断增加，制造商持续寻求降低LDMOS装置的漏电流和导通电阻的方法。虽然已经观察到当漂移区的掺杂浓度增加时，已知的LDMOS装置的导通电阻会降低，但是降低的导通电阻通常也会让LDMOS装置的关闭状态崩溃电压(off-state breakdown voltage)降低。因此，已知的LDMOS装置能够提供高的关闭状态崩溃电压，但无法提供低的导通电阻。
发明内容
有鉴于此，有必要提供一种改良的半导体装置及其制作方法，以降低导通电阻，且同时不会对崩溃电压产生不良影响。
根据本发明的一实施例，提供一种半导体装置，包括基底、栅极介电层、栅极电极、场板、源极电极和漏极电极。栅极介电层设置于基板上，且包括具有第一厚度的第一部分、具有第二厚度的第二部分和具有第三厚度的第三部分，第一厚度、第二厚度与第三厚度彼此不同，且第一厚度小于第二厚度与第三厚度。栅极电极设置在栅极介电层的第一部分上，场板设置于栅极介电层的第二部分与第三部分上，场板与栅极电极分离并电耦接到栅极电极。源极电极设置于栅极电极的一侧，且漏极电极设置于场板的一侧。
根据本发明的一实施例，提供一种半导体装置的制作方法，包括以下步骤。提供基底，并在基底上形成栅极介电层，栅极介电层包括具有第一厚度的第一部分、具有第二厚度的第二部分和具有第三厚度的第三部分，其中第一厚度、第二厚度和第三厚度彼此不同，且第一厚度小于第二厚度和第三厚度。在栅极介电层的第一部分上形成栅极电极，在栅极介电层的第二部分和第三部分上形成场板，场板与栅极电极分离并电耦接到栅极电极。在栅极电极的一侧形成源极电极，以及在场板的一侧形成漏极电极。
为让本发明的特征明显易懂，下文特举出实施例，并配合附图，作详细说明如下。
附图说明
为了使下文更容易被理解，在阅读本发明时可同时参考附图及其详细文字说明。通过本文中的具体实施例并参考相对应的附图，以详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，附图中的各特征可能未按照实际的比例绘制，因此某些附图中的部分特征的尺寸可能被刻意放大或缩小。
图1为根据本发明一实施例所绘示的半导体装置的剖面示意图。
图2为根据本发明的另一实施例所绘示的图1的半导体装置的区域A的剖面示意图。
图3为根据本发明的一比较例所绘示的半导体装置的剖面示意图。
图4为半导体装置的掺杂浓度分布图，其中的(a)部分为根据本发明一实施例和一比较例，沿着水平方向的半导体装置的掺杂浓度分布图；(b)部分为根据本发明一实施例和一比较例，沿着垂直方向的半导体装置的掺杂浓度分布图。
图5为半导体装置的电场强度分布图，其中的(a)部分为根据本发明一实施例和一比较例，当漏极电压为14.4V时，半导体装置的电场强度分布图；(b)部分为根据本发明一实施例和一比较例，当漏极电压为20V时，半导体装置的电场强度分布图。
图6、图7、图8、图9和图10为根据本发明的一实施例，制作半导体装置的一些中间阶段的剖面示意图。
附图标记说明如下：
100半导体装置；101基底；103井区；105井区；107浅沟槽隔离区；
109源极区；111漏极区；113、115、117图案化遮罩；120栅极介电层；
120-1第一部分；120-2第二部分；120-3第三部分；121第一介电层；
121-1第一区；121-2第二区；121-3第三区；122第二介电层；
123第三介电层；130栅极材料层；131栅极电极；132场板；133P间隙；
135-1第一栅极间隙壁；135-2第二栅极间隙壁；135-3第三栅极间隙壁；
140层间介电层；142源极电极；144漏极电极；T1第一厚度；
T2第二厚度；T3第三厚度；L1第一长度；L2第二长度；
L2-1、L2-2长度；d1第一距离；d2第二距离；d3距离；A区域；
200半导体装置；220栅极介电层；220-1第一部分；220-2第二部分；
230栅极层；235-1第一间隙壁；235-2第二间隙壁；T4第四厚度；
T5第五厚度；L4第四长度；L5第五长度；
401、402、403、404、501、502、503、504曲线。
具体实施方式
本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。举例而言，下文中针对“第一特征形成在第二特征上或上方”的叙述，其可以是指“第一特征与第二特征直接接触”，也可以是指“第一特征与第二特征之间还存在有其他特征”，致使第一特征与第二特征并不直接接触。此外，本发明中的各种实施例可能使用重复的参考符号和/或文字注记。使用这些重复的参考符号与注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”，“低”，“下”，“上方”，“之上”，“上”，“底”，“顶”和类似词汇时，为便于叙述，其用法均在于描述附图中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了附图中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在使用中以及操作时的可能摆向。随着半导体装置的摆向的不同(旋转90度或其它方位)，用以描述其摆向的空间相关叙述也应通过类似的方式予以解释。
虽然本发明使用第一、第二、第三等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解，这些元件、部件、区域、层、及/或区块不应被这些用词所限制。这这些用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表所述元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以以第二元件、部件、区域、层、或区块等词称呼。
本发明中所提及的“约”或“实质上”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，也即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。
虽然下文是通过具体实施例来描述本发明的发明，然而本发明的发明原理也可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，这些被省略的细节是属于所属技术领域中具有通常知识者的知识范围。
本发明是关于例如横向扩散金属氧化物半导体(LDMOS)场效晶体管(field-effect transistor,FET)装置的半导体装置及其制作方法。此半导体装置包含具有栅极电极和场板的双栅结构(dual gate structure)，其设置在具有三阶的阶梯形状(triplestep-shaped)的栅极介电层上，以达到最适当的降低表面电场(reduced surface field,RESURF)，从而降低导通电阻(Ron)，并维持临界电压(threshold voltage)和关闭状态崩溃电压(off-state breakdown voltage)。
图1为根据本发明一实施例所绘示的半导体装置的剖面示意图。参阅图1，在一实施例中，半导体装置100例如是LDMOS FET装置，其包含基底101。基底101可以是半导体基底，其材料包含元素半导体，例如Si及/或Ge等；化合物半导体，例如GaN、SiC、GaAs、GaP、InP、InAs及/或InSb；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或者前述的组合。此外，基底101还可以是绝缘体上覆硅(silicon-on-insulator,SOI)基底。在一些实施例中，基底101可具有第一导电类型，例如为P型基底。
此外，半导体装置100还包含一井区103和另一井区105，这些井区设置于基底101内且靠近基底101的顶面。井区103具有第二导电类型，例如N型，且井区105具有第一导电类型，例如P型。井区105可以被称为主体区(body region)，井区103可以被称为漂移区(driftregion)。在一实施例中，井区105(主体区)邻近井区103(漂移区)，并且井区105与井区103直接接触。通过使用图案化遮罩，例如图案化光阻，分别通过不同的离子植入基底101而形成井区103和井区105。在一些其他实施例中，第一导电类型可为N型，而第二导电类型则为P型。P型掺杂剂可包含B、Ga、Al、In、BF3离子或前述的组合。N型掺杂剂可包含P、As、N、Sb离子或前述的组合。由于井区105(主体区)的掺杂浓度至少是井区103(漂移区)的掺杂浓度的100倍，所以井区103和井区105的接面处(junction)的空乏区(depletion region)主要延伸到井区103(漂移区)内，而不会扩散到形成在井区105(主体区)内的通道区中。
此外，半导体装置100还包含源极区109设置于井区105中，漏极区111设置于井区103中。在一些实施例中，源极区109和漏极区111为具有第二导电类型的重掺杂区，例如为N+区。此外，还可以在井区105中且位于源极区109的左侧设置另一具有第一导电类型的重掺杂区(图1中未绘示)，例如为P+区，此P+区与源极区109直接接触。另外，如图1所示，浅沟槽隔离区(shallow trench isolation,STI)107设置在靠近漏极区111的井区103中，以将相邻的装置彼此电性隔离。
根据本发明的实施例，如图1所示，半导体装置100包含在剖面图中呈现三阶的阶梯形状结构的栅极介电层120，栅极介电层120包含具有第一厚度T1的第一部分120-1、具有第二厚度T2的第二部分120-2和具有第三厚度T3的第三部分120-3。第一部分120-1、第二部分120-2和第三部分120-3互相连接，且第一厚度T1、第二厚度T2和第三厚度T3彼此不同。详细而言，第一厚度T1小于第二厚度T2，第二厚度T2小于第三厚度T3(T1<T2<T3)。在一些实施例中，例如第一厚度T1可为80埃(Angstroms)，第二厚度T2可为160埃，第三厚度T3可为460埃，但不限于此。此外，栅极介电层120的阶梯侧壁可以是垂直侧壁、倾斜侧壁、或前述的组合。栅极介电层120的材料可以是氧化硅、氮化硅、氮氧化硅、或前述的组合，可以通过例如化学气相沉积(chemical vapor deposition,CVD)制程、其他合适的制程、或前述的组合的沉积制程形成栅极介电层120。在一些实施例中，可以通过多个沉积制程形成栅极介电层120。
此外，半导体装置100还包含设置在栅极介电层120的第一部分120-1上的栅极电极131，以及设置在栅极介电层120的第二部分120-2和第三部分120-3上的场板132。如图1所示，栅极电极131具有第一长度L1，场板132具有第二长度L2，其中第二长度L2大于第一长度L1。详细而言，场板132在第二部分120-2上的部分具有长度L2-1，而场板132在第三部分120-3上的另一部分具有长度L2-2。在一些实施例中，长度L2-1大致上可等于长度L2-2。例如，在一实施例中，第一长度L1可以是0.25μm，长度L2-1可以是0.20μm，长度L2-2可以是0.20μm，即第二长度L2可以是0.40μm，但不限于此。此外，场板132的厚度可以与栅极电极131的厚度相同。在一些实施例中，场板132和栅极电极131由相同的栅极材料层形成，因此场板132和栅极电极131可以由相同的材料形成。在一些实施例中，栅极电极131和场板132的材料包含多晶硅、金属(例如钨、钛、铝、铜、钼、镍、铂等、或前述的组合)、金属合金、金属-氮化物(例如氮化钨、氮化钼、氮化钛、氮化钽等、或前述的组合)、金属-硅化物(例如硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒等、或前述的组合)、金属氧化物(例如氧化钌、氧化铟锡等、或前述的组合)、其他合适的材料、或前述的组合。根据本发明的实施例，场板132与栅极电极131横向分离，并且场板132通过互连结构(图1中未绘示)电耦接到栅极电极131。因此，场板132和栅极电极131在半导体装置100的操作期间可以具有相同的电位。
栅极电极131用于控制栅极电极131下方的通道区的导电性，通道区的长度由两个边界定义，其中一个边界对应于源极区109和井区105之间的接面，另一个边界对应于井区105和井区103之间的接面。
此外，由于场板132下方的第二部分120-2和第三部分120-3的厚度大于栅极电极131下方的第一部分120-1的厚度，所以场板132产生的电场不是用来控制半导体装置100的开关状态，而是用来控制井区103顶面的电场。
如图1所示，栅极电极131与场板132之间具有间隙133P。在一些实施例中，间隙133P可以位于栅极介电层120的第一部分120-1的正上方。另外，如图1所示，在一些实施例中，场板132的边缘与栅极介电层120的第二部分120-2的边缘对齐。
此外，半导体装置100还包含设置在栅极电极131的一个侧壁上的第一栅极间隙壁(spacer)135-1、填充在栅极电极131和场板132之间的间隙133P中的第二栅极间隙壁135-2、以及设置在场板132的一个侧壁上的第三栅极间隙壁135-3。第一栅极间隙壁135-1、第二栅极间隙壁135-2和第三栅极间隙壁135-3的材料包含氧化硅、氮化硅、氮氧化硅、其他合适的介电材料、或前述的组合。第一栅极间隙壁135-1、第二栅极间隙壁135-2和第三栅极间隙壁135-3可以是单层结构或多层结构，并且这三个间隙壁可以同时形成。
如图1所示，半导体装置100还包含覆盖基底101的层间介电层(interlayerdielectric layer,ILD)140。层间介电层140可以包含一层或多层介电材料，例如氧化硅、氮化硅、氧氮化硅、四乙氧基硅烷(tetraethoxysilane,TEOS)、磷硅玻璃(phosphosilicateglass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、低介电常数(low-k)介电材料、及/或其他合适的介电材料。低介电常数介电材料可以包含，但不限于，氟化石英玻璃(fluorinated silica glass,FSG)、氢倍半硅氧烷(hydrogen silsesquioxane,HSQ)、碳掺杂氧化硅(carbon doped silicon oxide)、非晶形氟化碳(amorphous fluorinatedcarbon)、聚对二甲苯(parylene)、双苯环丁烯(bis-benzocyclobutenes,BCB)、或聚酰亚胺(polyimide)。层间介电层140可以通过化学气相沉积(CVD)制程(例如，高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition,HDPCVD)制程、大气压化学气相沉积(atmospheric pressure chemical vapor deposition,APCVD)制程、低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)制程，或等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)制程)、物理气相沉积(physical vapor deposition,PVD)制程、原子层沉积(atomic layer deposition,ALD)制程、旋涂(spin-on coating)制程、其他合适的制程、或前述的组合形成。
此外，半导体装置100包含设置在层间介电层140中且位于栅极电极131一侧的源极电极142，以及设置在层间介电层140中且位于场板132一侧的漏极电极144。根据本发明的实施例，源极电极142与栅极电极131之间具有第一距离d1，漏极电极144与场板132之间具有第二距离d2，第二距离d2大于第一距离d1。源极电极142和漏极电极144中的每一个可以包含阻挡层(barrier layer)和导电材料，阻挡层可以形成在层间介电层140中的开口的侧壁和底面上，并且导电材料填充在开口中。阻挡层的材料可以是TiN、Ti、Ta、TaN、W、WN、其他合适的材料、或前述的组合，可以通过物理气相沉积(PVD)制程(例如，蒸镀或溅镀)、原子层沉积(ALD)制程、电镀制程、其他合适的制程、或前述的组合形成阻挡层。导电材料包含金属(例如W、Al或Cu)、金属合金、多晶硅、其他合适的导电材料、或前述的组合。源极电极142和漏极电极144可以通过物理气相沉积(PVD)制程、电镀制程、原子层沉积(ALD)制程、其他合适的制程、或前述的组合来沉积导电材料，然后可以进行化学机械研磨(chemicalmechanical polishing,CMP)制程或回蚀(etching back)制程来去除额外的导电材料，以形成源极电极142和漏极电极144。
此外，如图1所示，根据本发明的实施例，栅极介电层120的第三部分120-3从场板132朝向漏极电极144突出。另外，栅极介电层120的第三部分120-3和漏极区111之间具有一距离d3，此距离d3可以大于源极电极142和栅极电极131之间的第一距离d1。
图2为根据本发明的另一实施例，绘示图1的半导体装置100的区域A的剖面示意图。如图2所示，在一些其他实施例中，栅极电极131与场板132之间的间隙133P可以位于栅极介电层120的第二部分120-2的正上方。在一些其他实施例中，如图2所示，栅极电极131靠近间隙133P的边缘可以与栅极介电层120的第二部分120-2的台阶的边缘对齐。栅极电极131的另一边缘可以与栅极介电层120的第一部分120-1的台阶的边缘对齐。在此实施例中，场板132靠近间隙133P的边缘从栅极介电层120的第二部分120-2的台阶的边缘向内缩。图2的半导体装置的其他部件可以与图1的半导体装置100的那些部件相同，在此不再赘述。
图3是根据本发明的一比较例的半导体装置的剖面示意图。如图3所示，本发明的比较例的半导体装置200包含设置在栅极介电层220上的栅极层230。栅极介电层220包含具有第四厚度T4的第一部分220-1和具有第五厚度T5的第二部分220-2，其中第四厚度T4小于第五厚度T5。在一比较例中，例如第四厚度T4可为102埃，而第五厚度T5可为510埃。栅极层230包含设置在栅极介电层220的第一部分220-1上的第一部分，以及设置在栅极介电层220的第二部分220-2上的第二部分，其中栅极层230的第一部分和第二部分是连续的，在这两个部分之间没有间隙。栅极层230的第一部分具有第四长度L4并作为栅极电极，栅极层230的第二部分具有第五长度L5并作为场板。在一比较例中，例如，第四长度L4可为0.4μm，第五长度L5可为0.3μm。此外，第一间隙壁235-1和第二间隙壁235-2分别设置在栅极层230的两个侧壁上。图3的半导体装置200的其他部件可以与图1的半导体装置100的那些部件相同，在此不再赘述。
图4为根据本发明一实施例和一比较例所绘示的半导体装置的掺杂浓度分布图，如(a)部分所示，其中曲线401为根据本发明一实施例的半导体装置，例如图1的半导体装置100所得到的掺杂浓度分布，曲线402为根据本发明一比较例的半导体装置，例如图3的半导体装置200所得到的掺杂浓度分布。此外，曲线401和曲线402分别是沿着图1的半导体装置100和图3的半导体装置200的通道区的中间位置的水平切线所取得。曲线401和曲线402是相对于同一水平面上的不同位置而变化的掺杂浓度。当比较曲线401和曲线402时，可以观察到本发明一实施例的半导体装置100的漂移区的掺杂浓度高于比较例的半导体装置200的漂移区的掺杂浓度。
如图4的(b)部分所示，其中曲线403是从图1的半导体装置100所得到的掺杂浓度分布，曲线404是从图3的半导体装置200所得到的掺杂浓度分布。曲线403和曲线404分别是沿着图1的半导体装置100和图3的半导体装置200的基底101顶面的垂直切线，且在通道区的中间位置所取得，曲线403和曲线404是随着不同深度变化的掺杂浓度。当比较曲线403和曲线404时，可以观察到本发明一实施例的半导体装置100的漂移区的掺杂浓度高于比较例的半导体装置200的漂移区的掺杂浓度。此外，本发明一实施例的半导体装置100的漂移区面积大于比较例的半导体装置200的漂移区面积。
如图4所示的掺杂浓度分布图，根据本发明的实施例的半导体装置100的漂移区的掺杂浓度和面积会大于比较例的半导体装置200的漂移区的掺杂浓度和面积。因此，根据本发明的实施例，由于增加了漂移区的掺杂浓度和面积，从而增强了电流流动并降低了导通电阻(Ron)，由此降低了半导体装置的导通电阻(Ron)。
图5为根据本发明一实施例和一比较例所绘示的半导体装置的电场强度分布图。如图5中的(a)部分所示，其中曲线501为根据本发明的一实施例，从图1的半导体装置100所得到的电场强度分布，曲线502为根据本发明的一比较例，从图3的半导体装置200所得到的电场强度分布。此外，曲线501和曲线502分别是沿着图1的半导体装置100和图3的半导体装置200的基底101顶面的水平切线所取得。曲线501和曲线502是在14.4V的操作电压下，随同一水平面的不同位置变化的电场强度。当比较曲线501和曲线502时，可以观察到本发明一实施例的半导体装置100的最高表面电场强度低于比较例的半导体装置200的最高表面电场强度。
如图5中的(b)部分所示，其中曲线503为根据本发明的一实施例，从图1的半导体装置100所得到的电场强度分布，曲线504为根据本发明的一比较例，从图3的半导体装置200所得到的电场强度分布。曲线503和曲线504也是分别沿着图1的半导体装置100和图3的半导体装置200的基底101顶面的水平切线所取得。曲线503和曲线504是在20V的操作电压下，随同一水平面的不同位置变化的电场强度。当比较曲线503和曲线504时，可以观察到在比(a)部分更高的操作电压下，本发明一实施例的半导体装置100的最高表面电场强度也低于比较例的半导体装置200的最高表面电场强度。
如图5所示的电场强度分布图，根据本发明的实施例的半导体装置100的表面电场强度会低于比较例的半导体装置200的表面电场强度。根据本发明的实施例，通过在半导体装置100的漂移区上方增加栅极介电层120的第二部分120-2的厚度T2，可以达到降低表面电场的效应。漂移区上方较厚的栅极介电层可以释放电场分布，因此，根据本发明的实施例，由于降低表面电场的效应，从而增强了电流驱动能力并降低了导通电阻，这使得半导体装置的导通电阻(Ron)得以降低。此外，根据本发明的实施例，漂移区上方的栅极介电层的增加的厚度可以维持半导体装置的关闭状态崩溃电压。此外，较低的电场强度则提高了本发明的半导体装置的可靠度。
当比较本发明的前述实施例与比较例时，可以观察到实施例的导通电阻(Ron)相较于比较例的导通电阻(Ron)降低了约16.73％，并且实施例的关闭状态崩溃电压与比较例的关闭状态崩溃电压在同一程度，例如约为20.80V至21.04V。此外，实施例的饱和电流相较于比较例的饱和电流增加了约20.49％。因此，根据本发明的实施例，其降低了半导体装置的导通电阻(Ron或Rdson)，并且还增加了半导体装置的饱和电流(Idsat)。同时，还可以维持半导体装置的关闭状态崩溃电压(VBD)。
图6、图7、图8、图9和图10是根据本发明的一实施例，制作半导体装置的一些中间阶段的剖面示意图。参阅图6，在一些实施例中，在基底101中形成井区103和井区105、源极区109、漏极区111和浅沟槽隔离区(STI)107之后，在井区103和井区105上，以及在源极区109和漏极区111之间形成第一介电层121，可以通过沉积制程和蚀刻制程形成第一介电层121。
接着，参阅图7，在一些实施例中，第一介电层121包含第一区121-1、第二区121-2和第三区121-3。在基底101上方形成图案化遮罩113，其覆盖第一介电层121的第一区121-1，并且图案化遮罩113具有开口，以暴露出第一介电层121的第二区121-2和第三区121-3。然后，在一些实施例中，通过图案化遮罩113的开口，通过沉积制程，在第一介电层121的第二区121-2和第三区121-3上形成第二介电层122。
之后，参阅图8，在一些实施例中，在第一介电层121的第二区121-2的第二介电层122上形成另一图案化遮罩115。然后，通过由图案化遮罩113和图案化遮罩115形成的开口，通过沉积制程，在第一介电层121的第三区121-3的第二介电层122上形成第三介电层123。
在一些实施例中，第一介电层121、第二介电层122和第三介电层123可以由相同的材料形成。在一些其他实施例中，第一介电层121、第二介电层122和第三介电层123可以由彼此不同的材料形成。第一介电层121、第二介电层122和第三介电层123的材料可包含氧化硅、氮化硅、氮氧化硅、或前述的组合。形成第一介电层121、第二介电层122和第三介电层123的沉积制程例如为CVD制程、其他合适的制程、或前述的组合。
在一些实施例中，第一介电层121和第二介电层122可具有相同的厚度。第三介电层123的厚度可大于第一介电层121和第二介电层122的厚度。例如，第一介电层121、第二介电层122和第三介电层123的厚度可以分别为80埃、80埃和300埃，但不限于此。参阅图1和图8，在一些实施例中，栅极介电层120的第一部分120-1由第一介电层121的第一区121-1形成，栅极介电层120的第二部分120-2由第一介电层121的第二区121-2及其上方的第二介电层122的一部分形成，栅极介电层120的第三部分120-3由第一介电层121的第三区121-3及其上方的第二介电层122的另一部分和第三介电层123形成。
接着，参阅图9，在一些实施例中，移除图案化遮罩113和图案化遮罩115，然后在基底101上方形成另一图案化遮罩117。图案化遮罩117具有开口，以暴露出栅极介电层120。之后，在栅极介电层120上顺应地(conformally)沉积栅极材料层130，可以通过CVD制程(例如LPCVD或PECVD)、PVD制程(例如，电阻加热蒸镀制程、电子束蒸镀制程或溅镀制程)、电镀制程、ALD制程、其他合适的制程、或前述的组合沉积栅极材料层130。
然后，参阅图10，在一些实施例中，通过光微影制程和蚀刻制程将栅极材料层130图案化，以形成栅极电极131和场板132。光微影制程包含例如光阻涂布、软烤、曝光、曝光后烘烤、显影、其他合适的技术、或前述的组合。蚀刻制程包含例如湿蚀刻制程、干蚀刻制程、其他合适的技术、或前述的组合。根据本发明的实施例，栅极电极131和场板132通过间隙133P彼此分离。在一些实施例中，如图1所示，栅极电极131和场板132之间的间隙133P可以形成在栅极介电层120的第一部分120-1的正上方。在一些其他实施例中，如图2所示，间隙133P可以形成在栅极介电层120的第二部分120-2的正上方。间隙133P的位置以与栅极电极131和场板132的长度可以通过光微影制程中所使用的图案化光阻来控制。之后，在基底101上方形成其他特征，例如图1的栅极间隙壁135-1、135-2和135-3、层间介电层140、源极电极142、漏极电极144和其他特征，以完成图1的半导体装置100。
根据本发明的实施例，将栅极电极和场板设置在具有三种不同厚度的三阶阶梯形状结构的栅极介电层上，可以达到充分的降低表面电场(RESURF)的效应，其降低导通电阻(Ron)，增加饱和电流(Idsat)，并且可维持半导体装置的关闭状态崩溃电压。栅极介电层的较薄的第一部分可降低通道区的电场强度，从而提高电流驱动能力，进而降低本发明的半导体装置的导通电阻(Ron)。栅极介电层的较厚的第二部分和第三部分可释放电场分布，进而维持本发明的半导体装置的关闭状态崩溃电压。此外，在漂移区增加的掺杂浓度分布也增强了电流驱动能力，进而降低本发明的半导体装置的导通电阻(Ron)。另外，较低的电场可提高本发明的半导体装置的可靠度。因此，根据本发明的实施例，可以改善半导体装置的电性效能和可靠度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
一基底；
一栅极介电层，设置于所述基板上，其中所述栅极介电层包括具有一第一厚度的一第一部分、具有一第二厚度的一第二部分和具有一第三厚度的一第三部分，所述第一厚度、所述第二厚度和所述第三厚度彼此不同，且所述第一厚度小于所述第二厚度和所述第三厚度；
一栅极电极，设置在所述栅极介电层的所述第一部分上；
一场板，设置在所述栅极介电层的所述第二部分和所述第三部分上，其中所述场板与所述栅极电极分离且电耦接到所述栅极电极；
一源极电极，设置于所述栅极电极的一侧；以及
一漏极电极，设置于所述场板的一侧。
2.如权利要求1所述的半导体装置，其特征在于，所述第二厚度小于所述第三厚度。
3.如权利要求1所述的半导体装置，其特征在于，所述栅极介电层的所述第一部分、所述第二部分和所述第三部分互相连接。
4.如权利要求1所述的半导体装置，其特征在于，所述栅极电极与所述场板之间具有一间隙，且所述间隙位于所述栅极介电层的所述第一部分或所述第二部分的正上方。
5.如权利要求1所述的半导体装置，其特征在于，所述栅极电极和所述场板具有相同的电位。
6.如权利要求1所述的半导体装置，其特征在于，所述栅极电极具有一第一长度，所述场板具有一第二长度，且所述第二长度大于所述第一长度。
7.如权利要求1所述的半导体装置，其特征在于，所述源极电极与所述栅极电极之间具有一第一距离，所述漏极电极与所述场板之间具有一第二距离，且所述第二距离大于所述第一距离。
8.如权利要求1所述的半导体装置，其特征在于，所述场板的一边缘或所述栅极电极的一边缘与所述栅极介电层的所述第二部分的一边缘对齐。
9.如权利要求1所述的半导体装置，其特征在于，所述栅极介电层的所述第三部分从所述场板朝向所述漏极电极突出，且所述栅极介电层的所述第三部分与一漏极区之间具有一距离。
10.如权利要求1所述的半导体装置，其特征在于，还包括：
一第一栅极间隙壁，设置于所述栅极电极的一侧壁上；
一第二栅极间隙壁，填充于所述栅极电极与所述场板之间的一间隙中；以及
一第三栅极间隙壁，设置于所述场板的一侧壁上。
11.一种半导体装置的制作方法，其特征在于，包括：
提供一基底；
在所述基底上形成一栅极介电层，其中所述栅极介电层包括具有一第一厚度的一第一部分、具有一第二厚度的一第二部分和具有一第三厚度的一第三部分，所述第一厚度、所述第二厚度和所述第三厚度彼此不同，且所述第一厚度小于所述第二厚度和所述三厚度；
在所述栅极介电层的所述第一部分上形成一栅极电极；
在所述栅极介电层的所述第二部分和所述第三部分上形成一场板，其中所述场板与所述栅极电极分离且电耦接到所述栅极电极；
在所述栅极电极的一侧形成一源极电极；以及
在所述场板的一侧形成一漏极电极。
12.如权利要求11所述的半导体装置的制作方法，其特征在于，所述第二厚度小于所述第三厚度。
13.如权利要求11所述的半导体装置的制作方法，其中所述栅极介电层的所述第一部分、所述第二部分和所述第三部分互相连接。
14.如权利要求11所述的半导体装置的制作方法，其特征在于，形成所述栅极介电层包括：
在所述基底上形成一第一介电层，其中所述第一介电层包括一第一区、一第二区和一第三区；
在所述第一介电层的所述第二区和所述第三区上形成一第二介电层；以及
在所述第一介电层的所述第三区的所述第二介电层上形成一第三介电层。
15.如权利要求14所述的半导体装置的制作方法，其特征在于，所述栅极介电层的所述第一部分由所述第一介电层的第一区形成，所述栅极介电层的所述第二部分由所述第一介电层的所述第二区及其上方的所述第二介电层的一部分形成，且所述栅极介电层的所述第三部分由所述第一介电层的所述第三区及其上方的所述第二介电层的另一部分和所述第三介电层形成。
16.权利要求14所述的半导体装置的制作方法，其特征在于，所述第一介电层、所述第二介电层和所述第三介电层由相同的材料形成。
17.如权利要求14所述的半导体装置的制作方法，其特征在于，所述第一介电层、所述第二介电层和所述第三介电层由不同的材料形成。
18.如权利要求11所述的半导体装置的制作方法，其特征在于，形成所述栅极电极和所述场板包括：
在所述栅极介电层上沉积一栅极材料层；以及
图案化所述栅极材料层，以形成所述栅极电极和所述场板，其中所述栅极电极与所述场板之间形成一间隙。
19.如权利要求18所述的半导体装置的制作方法，其特征在于，所述间隙形成于所述栅极介电层的所述第一部分或所述第二部分的正上方。
20.如权利要求11所述的半导体装置的制作方法，其特征在于，所述栅极电极具有一第一长度，所述场板具有一第二长度，且所述第二长度大于所述第一长度。
CN202111423888.6A 2021-11-26 2021-11-26 半导体装置及其制作方法 Pending CN116190429A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111423888.6A CN116190429A (zh) 2021-11-26 2021-11-26 半导体装置及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111423888.6A CN116190429A (zh) 2021-11-26 2021-11-26 半导体装置及其制作方法

Publications (1)

Publication Number Publication Date
CN116190429A true CN116190429A (zh) 2023-05-30

Family

ID=86451023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111423888.6A Pending CN116190429A (zh) 2021-11-26 2021-11-26 半导体装置及其制作方法

Country Status (1)

Country Link
CN (1) CN116190429A (zh)

Similar Documents

Publication Publication Date Title
US7279743B2 (en) Closed cell trench metal-oxide-semiconductor field effect transistor
US11164970B2 (en) Contact field plate
US9443959B2 (en) Transistor structure with feed-through source-to-substrate contact
US7608510B2 (en) Alignment of trench for MOS
US9837498B2 (en) Stripe-shaped electrode structure including a main portion with a field electrode and an end portion terminating the electrode structure
US9722071B1 (en) Trench power transistor
US7977193B1 (en) Trench-gate MOSFET with capacitively depleted drift region
CN111129123B (zh) 接触场板蚀刻的组合蚀刻停止层、集成芯片及其形成方法
CN107910267B (zh) 功率半导体器件及其制造方法
CN111092123A (zh) 横向双扩散晶体管及其制造方法
TWI748271B (zh) 積體晶片及其形成方法
US9991378B2 (en) Trench power semiconductor device
CN107910266B (zh) 功率半导体器件及其制造方法
US20240097027A1 (en) Semiconductor structure
CN107910269B (zh) 功率半导体器件及其制造方法
CN115832019A (zh) 用于沟槽栅极场效应晶体管的场板布置
CN110957370A (zh) 横向双扩散晶体管的制造方法
CN107910268B (zh) 功率半导体器件及其制造方法
TWI821798B (zh) 半導體裝置及其製作方法
CN116190429A (zh) 半导体装置及其制作方法
CN116741797A (zh) 半导体结构以及埋入式场板结构的制造方法
US11942542B2 (en) Semiconductor device and fabrication method thereof
US11688805B2 (en) Integrated circuit structure and method for forming the same
CN110957349A (zh) 半导体装置及其制造方法
US20240170548A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination