TW202322280A - 記憶胞元及其製造方法 - Google Patents
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Abstract
記憶胞元包括寫入存取電晶體、儲存電晶體以及讀取存取電晶體。寫入存取電晶體的閘極連接至寫入字元線;寫入存取電晶體的源極連接至寫入位元線;且寫入存取電晶體的汲極連接至儲存電晶體的閘極。儲存電晶體的源極連接至源極線,且儲存電晶體的汲極連接至讀取存取電晶體的源極。讀取存取電晶體的閘極連接至讀取位元線,且讀取存取電晶體的汲極連接至讀取位元線。記憶胞元更包括電容單元,具有連接至儲存電晶體的閘極的第一端點以及連接至參考電壓源的第二端點。
Description
半導體產業基於各種電子構件(例如是電晶體、二極體、電阻器、電感器、電容器等)的集成密度的連續提昇而有所進展。主要而言,此些集成密度方面的提昇是來自於特徵尺寸的連續微縮,其使得更多構件能夠被整合在給定的面積內。如此一來,個別的電晶體、內連線以及相關聯的結構變得更小,且目前存在對於開發半導體元件及內連線的新材料、新製程以及新設計的需求,以尋求更進一步的進展。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述組件及布置的具體實例以簡化本公開。當然,這些僅為實例而非旨在進行限制。舉例來說,在以下說明中,在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例,且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外,本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見,且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外,為易於說明,本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的取向以外,所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向),且本文中所使用的空間相對性描述語可同樣相應地作出解釋。
本揭露的各種實施例提供可在前段製程(front-end-of-line,FEOL)或後段製程(back-end-of-line,BEOL)中形成的記憶胞元。在其中於BEOL中形成記憶胞元的實施例中,記憶胞元可與其他BEOL電路構件(例如是薄膜電晶體(thin film transistor,TFT))整合在一起。如此一來,所揭露的記憶胞元可包括能在低溫下處理的材料,且因此可避免傷害先前已製造的元件(例如是FEOL元件或中段製程(middle-end-of-line,MEOL)元件)。記憶胞元可包括用於寫入以及非破壞性讀取操作的三電晶體。此包括三電晶體的記憶胞元一般使用非對稱且因此包括冗餘佔據面積的布局。此外,因儲存電晶體的寄生電容小,使得此記憶胞元的資料保存時間短。因此,所揭露的記憶胞元更包括可減少漏電流、減少功耗以及減少記憶體的更新頻率的電容單元。再者,可在不增加三電晶體所佔面積的情況下提供此電容單元。本文所揭露的各種實施例的記憶胞元可因此以些微的修改而運用於現行的陣列設計。
各種實施例的記憶胞元可包括寫入存取電晶體(write access transistor,MW)、儲存電晶體(storage transistor,MS)以及讀取存取電晶體(read access transistor,MR)。寫入存取電晶體的閘極可連接至寫入字元線;寫入存取電晶體的源極可連接至寫入位元線;且寫入存取電晶體的汲極可連接至儲存電晶體的閘極。儲存電晶體的源極可連接至源極線,且儲存電晶體的汲極可連接至讀取存取電晶體的源極。讀取存取電晶體的閘極可連接至讀取字元線,且讀取存取電晶體的汲極可連接至讀取位元線。記憶胞元更可包括電容單元。電容單元具有連接至儲存電晶體的閘極(以及連接至寫入存取電晶體的汲極)的第一端以及連接至參考電壓源的第二端。
根據本揭露的各種實施例,所提供的記憶胞元可包括讀取位元線與讀取字元線;寫入位元線與寫入字元線;源極線;包括第一源極、第一汲極與第一閘極的寫入存取電晶體(write access transistor,MW);包括第二源極、第二汲極與第二閘極的儲存電晶體(storage transistor,MW);以及包括第三源極、第三汲極與第三閘極的讀取存取電晶體(read access transistor,MR)。第一閘極可電性連接至寫入字元線,且第一源極可電性連接至寫入位元線。第二閘極可電性連接至第一汲極,且第二源極可電性連接至源極線。第三源極可電性連接至第二汲極。第三閘極可電性連接至讀取字元線,且第三汲極可電性連接至讀取位元線。記憶體胞元更可包括具有第一端與第二端的電容單元,以使得第一端可電性連接至第一汲極與第二閘極。第二端可電性連接至參考電壓源。
在又一實施例中,記憶體胞元包括形成於基底上的第一氧化物定義區;形成於基底上的第二氧化物定義區;形成於第一氧化物定義區上的第一連續多晶矽區;形成於第一氧化物定義區以及第二氧化物定義區上的第二連續多晶矽區;形成於第二氧化物定義區上的第三連續多晶矽區;以及形成於第一氧化物定義區、第二氧化物定義區或第二連續多晶矽區的一者上的電容單元。第一連續多晶矽區的第一部分可經配置以交疊於第一氧化物定義區以形成寫入存取電晶體的第一閘極。第二連續多晶矽區的第二部分可經配置以交疊於第二氧化物定義區以形成儲存電晶體的閘極,且第三連續多晶矽區的第三部分可經配置以交疊於第二氧化物定義區以形成讀取存取電晶體的第三閘極。
一實施例的用於製造記憶胞元的方法可包括在基底上形成第一氧化物定義區;在基底上形成第二氧化物定義區;在第一氧化物定義區上形成第一連續多晶矽區;在第一氧化物定義區上形成電性連接至第一氧化物定義區且交疊於第二氧化物定義區的第二連續多晶矽區;在第二氧化物定義區上形成第三連續多晶矽區;以及在第一氧化物定義區上、第二氧化物定義區上或第二連續多晶矽區上形成電容單元。形成第一連續多晶矽區更可包括將第一連續多晶矽區的第一部分配置以交疊於第一氧化物定義區,以形成寫入存取電晶體的第一閘極。形成第二連續多晶矽區可包括將第二連續多晶矽區的第二部分配置以交疊於第二氧化物定義區,以形成儲存電晶體的第二閘極。形成第三多晶矽區更可包括將第三連續多晶矽區的第三部分配置以交疊於第二氧化物定義區,以形成讀取存取電晶體的第三閘極。
圖1根據本揭露各種實施例繪示半導體結構100。半導體結構100可包括基底102,其可為例如是商業上可取得的矽基底的半導體基底。半導體基底102可包括半導體材料層104或至少是其上部。半導體材料層104可為塊體半導體基底的表層部分,或可為半導體上覆絕緣體(semiconductor-on-insulator,SOI)基底的頂半導體層。在一實施例中,半導體材料層104可包括單晶半導體材料,例如是單晶矽。在一實施例中,基底102可包括單晶矽基底,其包括單晶矽材料。
包括例如是氧化矽的淺溝渠隔離結構106可形成於半導體材料層104的上部。由淺溝渠隔離結構106的一部分所側向圍繞的各區域可形成有經適當摻雜的半導體井(例如是P型井與N型井)。場效電晶體108可形成於半導體材料層104的頂面上。舉例而言,各場效電晶體108可包括源極110、汲極112、可包括基底102的延伸於源極110與汲極112之間的表層區域的半導體通道114、以及閘極結構116。半導體通道114可包括單晶半導體材料。
各閘極結構116可包括閘介電層118、閘極120、閘多晶金屬矽化物(gate polycide)層122、以及介電閘間隙壁124。源極側金屬-半導體合金區126可形成於各源極110上,且汲極側金屬-半導體合金區128可形成於各汲極112上。閘極120可形成為可具有約為300 μΩ-cm的最低電阻率的重摻雜多晶矽區。可藉由形成閘多晶金屬矽化物層122而降低閘極120的電阻率。相似地,可藉由形成源極側金屬-半導體合金區126與汲極側金屬-半導體合金區128來降低摻雜井(P型或N型)的電阻率。
多種貴金屬與難熔金屬(refractory metal)可與矽形成化合物(亦即金屬矽化物),且可與多晶矽形成化合物(亦即多晶金屬矽化物)。此些化合物具有更低的電阻率(specific resistivity)。此些金屬矽化物/多晶金屬矽化物可包括CoSi
2(電阻率為18 μΩ-cm至25 μΩ-cm)、HfSi
2(電阻率為45 μΩ-cm至50 μΩ-cm)、MoSi
2(電阻率為100 μΩ-cm)、NiSi
2(電阻率為50 μΩ-cm至60 μΩ-cm)、Pd
2Si(電阻率為30 μΩ-cm至50 μΩ-cm)、PtSi(電阻率為28 μΩ-cm至35 μΩ-cm)、TaSi
2(電阻率為35 μΩ-cm至55 μΩ-cm)、TiSi
2(電阻率為13 μΩ-cm至25 μΩ-cm)、WSi
2(電阻率為70 μΩ-cm)以及ZrSi
2(電阻率為35 μΩ-cm至40 μΩ-cm)。其他適合的金屬-半導體化合物亦可被使用,且亦屬於本揭露的範疇。閘極120、源極110以及汲極112的片電阻可藉由在每一者的表面上形成低電阻率的分流金屬矽化物/多晶金屬矽化物層(亦即閘多晶金屬矽化物層122、源極側金屬-半導體合金區126以及汲極側金屬-半導體合金區128)而降低。
根據一實施例,可由單一自對準金屬矽化物(self-aligned silicide,salicide)製程來形成閘多晶金屬矽化物層122、源極側金屬-半導體合金區126以及汲極側金屬-半導體合金區128。關於此,於形成閘極120與摻雜井之後,可在當前結構上形成氧化物(例如是藉由化學氣相沈積(chemical vapor deposition,CVD)製程),且蝕刻此氧化物(例如藉由反應離子蝕刻(reactive ion etch))以形成介電閘間隙壁124。在這方面,沿著閘極的側邊延伸的氧化物可能較形成於其他區域上方的氧化物來的厚。如此一來,在蝕刻製程期間,一些氧化物保留在閘極的側壁上,而源極110、汲極112與閘極120的頂面上的氧化物被完全地移除。保留在閘極120的側壁上的氧化物可形成介電閘間隙壁124。介電閘間隙壁124可用來防止在閘極120的側壁上形成金屬矽化物/多晶金屬矽化物,故避免形成閘極120與源極110之間及/或閘極120與汲極112之間的短路連線(short-circuit connection)。
可在當前結構上沈積金屬,且可進行燒結製程以在金屬碰觸矽或多晶矽的區域形成金屬矽化物。隨後可以選擇性蝕刻(不蝕刻金屬矽化物/多晶金屬矽化物)來移除未反應的金屬。所得的金屬矽化物/多晶金屬矽化物材料可因此自動地自對準於閘極120、源極110與汲極112。換言之,閘極多晶矽金屬矽化物層122可對準於閘極120;源極側金屬-半導體合金區126可對準於源極110;且汲極側金屬-半導體合金區128可對準於汲極112。
形成於半導體材料層104的頂面上的元件可包括CMOS電晶體,且可選地包括額外半導體元件(例如是電阻器、二極體、電容器等)。此些元件可共同地稱為CMOS電路系統134。圖1的半導體結構100可包括其中隨後形成有記憶體胞元陣列的記憶體陣列區130。第一示例性結構更可包括其中提供有用於記憶胞元陣列的金屬導線的周邊區132。一般而言,CMOS電路系統134中的場效電晶體108可分別經由一組金屬內連結構而電性連接至一記憶胞元。
周邊區132內的元件(例如是場效電晶體108)可提供用於操作隨後形成的記憶胞元陣列的功能。具體而言,周邊區內的元件可經配置以控制記憶胞元的寫入操作、抹除操作以及感測(讀取)操作。舉例而言,周邊區內的元件可包括感測電路系統及/或寫入電路系統。
CMOS電路系統134中的一或多個場效電晶體108可包括包含基底102中的半導體材料層104的一部分的半導體通道114。在半導體材料層104可包括例如是單晶矽的單晶半導體材料的實施例中,CMOS電路系統134中的各場效電晶體108的半導體通道114可包括例如是單晶矽通道的單晶半導體通道。在一實施例中,CMOS電路系統134中的多個場效電晶體108可分別包括一節點,其電性連接至隨後形成的記憶胞元中的一者的節點。舉例而言,CMOS電路系統134中的多個場效電晶體108可分別包括一源極110或一汲極112,其電性連接至隨後所形成的記憶胞元中的一者的節點。
可以FEOL結構中CMOS電路系統134的一些場效電晶體108形成記憶體陣列。作為替代地,可以在隨後BEOL製程期間形成於絕緣基質層150中的一些電晶體(例如是包括鐵電記憶胞元的薄膜電晶體)作為記憶體陣列。在一實施例中,CMOS電路系統134可包括寫入控制電路,經配置以控制可用於分別對一記憶胞元進行寫入的場效電晶體108的閘極電壓,且控制隨後形成的電晶體(例如是薄膜電晶體)的閘極電壓。
舉例而言,對於形成在絕緣基質層150上的鐵電記憶體陣列,寫入控制電路可經配置以提供用於將選擇的鐵電記憶胞元中的鐵電介電材料層寫入為電極化方向指向所選鐵電記憶胞元的第一電極的第一極化態的第一寫入脈衝,且提供用於將選擇的鐵電記憶胞元中的鐵電介電材料層寫入為電極化方向指向所選鐵電記憶胞元的第二電極的第二寫入脈衝。
在一實施例中,基底102可包括單晶矽基底,且場效電晶體108可分別包括單晶矽基底的作為半導體通道的一部分。本文所描述的「半導」單元意指具有電導率在1.0 x 10
-6S/cm至1.0 x 10
5S/cm的範圍中的單元。本文所描述的「半導體材料」意指在未包括電摻質(electrical dopant)之情況下具有在1.0 x 10
-6S/cm至1.0 x 10
5S/cm的範圍中的電導率的材料,且所述的「半導體材料」能夠經電摻質適當摻雜為具有在1.0 S/cm至1.0 x 10
5S/cm的範圍中的電導率的經摻雜材料。
根據一實施例,場效電晶體108可電性連接至隨後形成於場效電晶體108上方的包括半導體-金屬-氧化物板(plate)的存取電晶體的汲極與閘極。在一實施例中,場效電晶體108的一子集可隨後電性連接至所述汲極與所述閘集中的一者。舉例而言,場效電晶體108可包括第一字元線驅動器,經配置以經由低階層金屬內連結構的第一子集而施加第一閘集電壓至第一字元線;以及第二字元線驅動器,經配置以經由低階層內連結構的第二子集而施加第二閘集電壓至第二字元線。另外,場效電晶體108可包括位元線驅動器,經配置以施加位元線偏壓至隨後形成的位元線;以及感測放大器,經配置以在讀取操作期間感測流經位元線的電流。
隨後可在基底102與其上方的半導體元件(例如是場效電晶體108)上的介電材料層中形成各種金屬內連結構。在一示例性實例中,介電材料層可例如包括環繞連接至源極與汲極的接觸結構的第一介電材料層136(亦稱為接觸階層介電材料層)、第一內連階層介電材料層138以及第二內連階層介電材料層140。金屬內連結構可包括元件接觸通孔結構142,形成於第一介電材料層136中且接觸CMOS電路系統134的一構件;第一金屬線結構144,形成於第一內連階層介電材料層138中;第一金屬通孔結構146,形成於第二內連階層介電材料層140的下部中;以及第二金屬線結構148,形成於第二內連階層介電材料層140的上部中。
介電材料層136、138、140中的每一者可包括介電材料,例如是未經摻雜的矽玻璃(silicate glass)、經摻雜的矽玻璃、有機矽玻璃(organosilicate glass)、氟化非晶碳(amorphous fluorinated carbon)、其多孔性的變體或其組合。金屬內連結構(包括元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)中的每一者可包括至少一導體材料,其可為金屬化物襯層(例如是金屬氮化物(metallic nitride)或金屬碳化物(metallic carbide))與金屬化物填充材料的組合。各金屬化物襯層可包括TiN、TaN、WN、TiC、TaC以及WC,且各金屬化物填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。
其他適合的金屬化物襯層與金屬化物填充材料亦可被使用,且亦屬於本揭露的範疇內。在一實施例中,可藉由雙鑲嵌製程而將第一金屬通孔結構146與第二金屬線結構148形成為一體化的導線與通孔結構。本文亦將介電材料層136、138、140稱為低階層介電材料層。形成於低階層介電材料層中的金屬內連結構(包括元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)在本文中亦稱為低階層金屬內連結構。
雖然本文以其中記憶胞元陣列形成於第二導線-通孔階層介電材料層140之上的實施例來闡述,將記憶胞元陣列形成於其他金屬內連階層的實施例亦屬於本揭露的範疇。
隨後,在其中形成有金屬內連結構(包括元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)的介電材料層136、138、140上沈積電晶體(例如是薄膜電晶體)陣列以及記憶胞元(例如是鐵電記憶胞元或其他類型的記憶胞元)陣列。形成於電晶體陣列或記憶胞元陣列之前的所有介電材料層之集合(介電材料層136、138、140)在本文中亦共同地稱為低階層介電材料層。一般而言,形成於低階層介電材料層136、138、140的至少一者中的第一金屬內連結構(包括元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)可形成於位在基底102中的半導體材料層104上方。
根據一實施例,隨後可在上覆包含低階層介電材料層136、138、140與第一金屬內連結構(包括元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)的金屬內連階層的另一金屬內連階層中形成電晶體。在一實施例中,可在低階層介電材料層136、138、140上形成具有均勻厚度的平坦介電材料層。此平坦介電材料層在本文中亦稱為絕緣基質層150。絕緣基質層150可包括介電才料,例如是未經摻雜的矽玻璃(silicate glass)、經摻雜的矽玻璃、有機矽玻璃(organosilicate glass)或多孔性介電材料。此外,可由化學氣相沈積來沈積絕緣基質層150。絕緣基質層150的厚度可在20 nm(亦即200 Å)至300 nm(亦即3000 Å)的範圍中。然而,更小或更大的厚度也可被使用。
一般而言,其中包含有金屬內連結構(例如是元件接觸通孔結構142、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148)的內連階層介電層(例如是低階層介電材料層136、138、140)可形成於半導體元件之上。絕緣基質層150可形成於內連階層介電層上。可在BEOL製程期間形成其他被動元件。舉例而言,各種電容器、電感器、電阻器以及積體被動元件(integrated passive device)可與其他BEOL元件整合。
圖2為根據各種實施例繪示的記憶體陣列200的一部分的示意圖。記憶體陣列200可包括多個記憶胞元202。各記憶胞元202可包括寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR。記憶體陣列200亦可包括讀取位元線RBL、讀取字元線RWL、寫入位元線WBL、寫入字元線WWL以及源極線SL。
寫入存取電晶體MW可包括第一源極110a、第一汲極112a以及第一閘極116a。寫入存取電晶體MW的第一閘極116a可電性連接至寫入字元線WWL,且寫入存取電晶體MW的第一源極110a可電性連接至寫入位元線WBL。儲存電晶體MS可包括第二源極110b、第二汲極112b以及第二閘極116b。儲存電晶體MS的第二閘極116b可電性連接至寫入存取電晶體MW的第一汲極112a,且儲存電晶體MS的第二源極110b可電性連接至源極線SL。讀取存取電晶體MR可包括第三源極110c、第三汲極112c以及第三閘極116c。儲存電晶體MS的第二汲極112b可電性連接至讀取存取電晶體MR的第三源極110c。讀取存取電晶體MR的第三閘極116c可電性連接至讀取字元線RWL,且讀取存取電晶體MR的第三汲極112c可電性連接至讀取位元線RBL。
如圖2所示,可以P型MOS元件(PMOS)實施寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR。在其他實施例中,例如是參照圖9A至圖9C以及表1至表4,寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR中的一或多者可由N型MOS元件(NMOS)來實施。以下將闡述記憶胞元202的資料的寫入、儲存以及讀取。
為了將資料值寫入記憶胞元202,可藉由施加低電壓(例如是地電壓(ground,GND))至寫入字元線WWL而將此低電壓施加至寫入存取電晶體MW的第一閘極116a,以開啟寫入存取電晶體MW。寫入存取電晶體MW的開啟使得寫入存取電晶體MW的第一源極110a與第一汲極112a之間形成導電路徑。寫入存取電晶體MW的開啟允許電荷流經此導電路徑而建立一電壓,其對應於施加至寫入位元線WBL的電壓。可將低電壓(例如是GND)施加至寫入位元線WBL以代表邏輯值零(“0”),且可將高電壓(例如是電源供應電壓(VDD))施加至寫入位元線WBL以代表邏輯值一(“1”)。如此一來,資料值“0”或“1”可寫入記憶胞元202。
可藉由施加高電壓(例如是VDD)至寫入存取電晶體MW的第一閘極116a(亦即將高電壓施加至寫入字元線WWL)而關閉寫入存取電晶體MW,以儲存寫入至記憶胞元202的資料。以此方式,寫入存取電晶體MW的第一源極110a與第一汲極112a之間的導電路徑可被斷開(亦即成為斷路)。因此,可保留先前寫入存取電晶體MW開啟時所建立的電荷分布。寫入操作期間所建立的電荷分布可儲存在相關連於第二閘極116b的寄生電容中。
非破壞性讀取操作可根據以下說明來進行。讀取位元線RBL起初可保持在低電壓(例如是GND),且可藉由將源極線SL的電壓保持在高電壓(例如是VDD)來將儲存電晶體MS的第二源極110b保持在高電壓。可藉由施加低電壓(例如是GND)至讀取字元線RWL(其開啟第三閘極116c),以開啟讀取存取電晶體MR。如此一來,可在讀取存取電晶體MR的第三源極110c與第三汲極112c之間形成導電路徑。如果邏輯值“1”儲存在記憶胞元202中,儲存電晶體MS的第二閘極116b則處於高電壓且儲存電晶體MS關閉。因此,儲存電晶體MS的第二源極110b與第二汲極112b之間將不會有導電路徑。換言之,源極線SL與讀取位元線RBL之間將不會形成導電路徑。據此,讀取位元線RBL可維持在低電壓。作為結果,在讀取位元線RBL在讀取存取電晶體MR開啟時仍保持在低電壓時,所儲存的資料被判讀為邏輯值“1”。
相較而言,如果邏輯值“0”儲存在記憶胞元202中,儲存電晶體MS的第二閘極116b則處於低電壓且儲存電晶體MS因此開啟。如此一來,可在儲存電晶體MS的第二源極110b與第二汲極112b之間建立導電路徑。因此,由於讀取存取電晶體亦被開啟,建立源極線SL與讀取位元線RBL之間的導電路徑。由於源極線SL保持在高電壓(例如是VDD)且讀取位元線RBL起初保持在低電壓(例如是GND),電流可由源極線SL流至讀取位元線RBL,造成讀取位元線RBL的電壓提高。隨後可由感測放大器偵測讀取位元線RBL的電壓提升。因此,隨著讀取存取電晶體MR的開啟而造成讀取位元線RBL的電壓提高時,所儲存的資料值被判讀為邏輯值“0”。如上所述,因讀取操作期間儲存電晶體MS的第二扎極116b的電壓未經改變,故所述讀取操作為非破壞性的。
可藉由將寫入字元線WWL與讀取字元線RWL保持在高電壓(例如是VDD)而使寫入存取電晶體MW與讀取存取電晶體MR保持在關閉狀態,以儲存寫入記憶胞元202的資料值。基於存在可改變除存在記憶胞元202中的電荷量的漏電流,一般需要定期地執行更新(亦即重新寫入)。舉例而言,邏輯值“0”儲存在記憶胞元202時,儲存電晶體MS的第二閘極116b起初可設定在低電壓(例如是GND)。然而,因源極線SL與寫入字元線WWL可保持在高電壓(例如是VDD),電荷可由源極線SL與寫入字元線WWL(分別保持在高電壓)洩漏至儲存電晶體MS的第二閘極116b。如此一來,第二閘極116b的電壓隨著時間而升高,導致記憶胞元202失去所儲存的資料值。
在保持資料時,可藉由將讀取位元線RBL保持在高電壓(例如是VDD)來降低源極線SL與讀取位元線RBL之間的漏電流。如此一來,源極線SL、讀取字元線RWL以及讀取位元線RBL皆可保持在高電壓,故降低漏電流且有效地降低因漏電流所導致的功耗(假如沒有電壓差,就沒有(或幾乎沒有)電流)。在保持資料的操作(hold operation)期間,寫入位元線WBL可保持在低電壓(例如是GND),以在儲存邏輯值“0”時減少漏電流。然而,在儲存邏輯值“1”時,漏電流可由儲存電晶體MS的閘極116b流至寫入位元線WBL。如此一來,所儲存的邏輯值“0”、“1”兩者可因漏電流而隨時間衰變(degrade)。以下將要描述的各種實施例(參照圖3至圖7J)採用電容單元以增加可儲存在記憶胞元202中的電荷量,因此減少記憶胞元202的更新頻率。電容單元的存在更可降低漏電流以及功耗。
圖3為根據各種實施例繪示的具有電容單元402的記憶胞元202的示意圖。如以下將詳細描述,電容單元402可包括第一端點402a、電容結構402b以及第二端點402c。第一端點402a可耦合至第一汲極112a以及第二閘極116b。第二端點402c可耦合至電壓源或地電壓(GND)端點。如此一來,第一端點402a與第二端點402c之間的電壓差可導致將儲存在電容結構402b的電荷。電容結構402b的儲存電荷之能力可降低漏電流、功耗以及記憶體更新頻率。
如圖2、圖3所示,記憶胞元202可具有非對稱佈局,其為電容單元402提供未被記憶胞元202的其他構件所佔據的空間。如此一來,電容單元402可置於能被認定為未利用空間的區域中。因此,可在不增加記憶胞元的構件之佔據面積的情況下將電容單元402加入記憶胞元202。換言之,本文實施例的記憶胞元可在僅小幅修改現有陣列設計之情況下包含電容單元402。
圖4A為根據各種實施例繪示的具有電容單元402的記憶胞元202的俯視圖,且圖4B、圖4C、圖4D、圖4E與圖4F分別為根據各種實施例繪示的圖4A的記憶胞元的沿B-B’線、C-C’線、D-D’線與E-E’線的垂直剖視圖。記憶胞元202可包括形成於基底102(例如是參照圖1)上的第一氧化物定義區302(亦即第一主動區)以及形成於基底102上的第二氧化物定義區304(亦即第二主動區)。如所繪示,第一氧化物定義區302與第二氧化物定義區304可分別被形成為具有寬度沿第一方向(例如是方向X)且長度沿第二方向(例如是方向Y)的矩形區域。在一些實施例中,第一氧化物定義區302與第二氧化物定義區304可具有相同的寬度,而在其他實施例中第一氧化物定義區302與第二氧化物定義區304可具有不同的寬度。如將參照圖4B與圖4C而更詳細地描述,第一氧化物定義區302與第二氧化物定義區304可分別包括經適度摻雜的半導體井,以使得電晶體可形成於其中(例如是參照圖1以及相關說明)。
記憶胞元202更可包括形成於第一氧化物定義區302上的第一連續多晶矽區306。如以上參照圖1所說明,第一連續多晶矽區306可包括可經配置為導體的重摻雜多晶矽材料。舉例而言,第一連續多晶矽區306可具有約為300 μΩ-cm的最低電阻率。可藉由在第一連續多晶矽區306上形成第一低電阻率分流多晶金屬矽化物層122a(例如是參照圖1以及相關說明)來降低第一連續多晶矽區306的電阻率。第一低電阻率分流多晶金屬矽化物層122a可包括各種多晶金屬矽化物材料,包括CoSi
2(電阻率例如是18 μΩ-cm至25 μΩ-cm)、HfSi
2(電阻率例如是45 μΩ-cm至50 μΩ-cm)、MoSi
2(電阻率例如是100 μΩ-cm)、NiSi
2(電阻率例如是50 μΩ-cm至60 μΩ-cm)、Pd
2Si(電阻率例如是30 μΩ-cm至50 μΩ-cm)、PtSi(電阻率例如是28 μΩ-cm至35 μΩ-cm)、TaSi
2(電阻率例如是35 μΩ-cm至55 μΩ-cm)、TiSi
2(電阻率例如是13 μΩ-cm至25 μΩ-cm)、WSi
2(電阻率例如是70 μΩ-cm)以及ZrSi
2(電阻率例如是35 μΩ-cm至45 μΩ-cm)等。亦可使用其他適合的多晶金屬矽化物材料,且此些材料亦屬於本文的範疇。
將參照圖4B與圖4D更詳細地描述,記憶胞元202更可包括形成於第一氧化物定義區302與第二氧化物定義區304上的第二連續多晶矽區308,以使第二連續多晶矽區308可電性連接至第一氧化物定義區302。將參照圖4C與圖4F更詳細地描述,記憶胞元202更可包括形成於第二氧化物定義區304上的第三連續多晶矽區310。第二連續多晶矽區308與第三連續多晶矽區310可分別包括可經配置以作為導體的重摻雜多晶矽材料。第二連續多晶矽區308與第三連續多晶矽區310可具有相似於第一連續多晶矽區306的特性,其包括具有約為300 μΩ-cm的最低電阻率。
可藉由分別在第二連續多晶矽區308與第三連續多晶矽區310上形成第二低電阻率分流多晶金屬矽化物層122b與第三低電阻率分流多晶金屬矽化物層122c來降低第二連續多晶矽區308與第三連續多晶矽區310的電阻率。第二多晶金屬矽化物層122b與第三多晶金屬矽化物層122c可分別包括相似於參照第一多晶金屬矽化物層122a所描述的多晶金屬矽化物材料。
如先前參照圖1以及將參照圖4B、圖4F更詳細地描述,第一連續多晶矽區306的第一部分312可經配置以交疊於第一氧化物定義區302,以形成第一閘極116a(亦即圖2與圖3所示的寫入存取電晶體MW的閘極)。如先前參照圖1以及將參照圖4C、圖4D更詳細地描述,第二連續多晶矽區308的第二部分314可經配置以交疊於第二氧化物定義區304,以形成第二閘極116b(亦即圖2與圖3所示的儲存電晶體MS的閘極)。相似地,如先前參照圖1以及將參照圖4C、圖4F更詳細地描述,第三連續多晶矽區310的第三部分316可經配置以交疊於第二氧化物定義區304,以形成第三閘極116c(亦即圖2與圖3所示的讀取存取電晶體MR的閘極)。
電容單元402可經形成以電性連接至第一氧化物定義區302,且電性連接至第二連續氧化物定義區308。如此一來,如先前參照圖3以及將參照圖4B、圖4D與圖4E更詳細地描述,電容單元402可耦合至第一汲極112a與第二閘極116b。例如是如圖4C所示,第二氧化物定義區304可經配置以使得第二汲極112b(亦即儲存電晶體MS的汲極)可電性連接至第三源極110c(亦即如圖2、圖3所示的讀取存取電晶體MR的源極)。
記憶胞元202更可包括讀取位元線RBL、讀取字元線RWL、寫入位元線WBL、寫入字元線WWL以及源極線SL。可在第一氧化物定義區302的第一端形成第一接觸結構318a。第一接觸結構318a可經配置以電性耦合於第一源極110a(亦即寫入存取電晶體MW的源極)。例如參照圖2、圖3與圖4B所示以及將更詳細地描述,第一接觸結構318a可電性連接至寫入位元線WBL,以使第一源極110a可電性連接至寫入位元線WBL。
可在第一連續多晶矽區306的第一端形成第二接觸結構318b。例如參照圖2、圖3與圖4F所示,第二接觸結構318b可電性連接至寫入字元線WWL,以使第一閘極116a可電性連接至寫入字元線WWL。可在第二氧化物定義區304的第一端形成第三接觸結構318c。第三接觸結構318c可經配置以電性耦合於第二源極110b(亦即圖2、圖4C所示的儲存電晶體MS的源極)。第三接觸結構318c可電性連接至源極線SL,以使儲存電晶體MS的第二源極110b可電性連接至寫入源極線SL。
可在第三連續多晶矽區310的第一端形成第四接觸結構318d。第四接觸結構318d可電性連接至讀取字元線RWL(例如是參照圖2、圖3與圖4F所示),以使得讀取存取電晶體MR的第三閘極116c可電性連接至讀取字元線RWL。可在第二氧化物定義區304的第二端形成第五接觸結構318e。第五接觸結構318e可電性耦合於讀取存取電晶體MR的第三汲極112c(例如是參照圖2、圖3與圖4C所示)。第五接觸結構318e可電性連接至讀取位元線RBL,以使得讀取存取電晶體MR的第三汲極112c電性連接至讀取位元線RBL(例如是參照圖2與圖4C所示)。
第一氧化物定義區302與第二連續多晶矽區308可經配置以使得第一汲極112a(亦即例如參照圖2、圖3與圖4B所示的寫入存取電晶體MW的汲極)可電性連接至第二閘極116b(亦即例如是參照圖2、圖3、圖4C與圖4D所示的儲存電晶體MS的閘極)。關於此,可在第一氧化物定義區302與第二連續多晶矽區308之間形成第六接觸結構318f(例如是參照圖4A與圖4B所示),以使得可在第一氧化物定義區302與第二連續多晶矽區308之間建立電性連接(如以下將更詳細地描述)。
圖4B為根據各種實施例繪示的圖4A的記憶胞元202的沿B-B’線的垂直剖視圖。圖4B中所標示的垂直虛線D-D’、E-E’分別指示定義出圖4A中沿線D-D’、E-E’的剖面的垂直面與定義出圖4B的線B-B’的剖面的垂直面的交錯處。
所示結構可包括具有半導體材料層104的基底102。具有第一閘極116a、第一源極110a、第一半導體通道114a以及第一汲極112a的寫入存取電晶體MW可形成於半導體材料層104中(請參照圖1及相關說明)。
各種金屬內連結構(包括第一金屬通孔結構142a、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148、電容結構402b、金屬線410)可形成於多層介電材料層(包括介電材料層136、138、140、143)中。金屬內連結構(包括第一金屬通孔結構142a、第一金屬線結構144、第一金屬通孔結構146、第二金屬線結構148、電容結構402b、金屬線410)可包括形成於第一內連階層介電材料層136中的第一金屬通孔結構142a;形成於第一內連階層介電材料層138中的第一金屬線結構144;形成於第二內連階層介電材料層140的下部中的第二金屬通孔結構146;以及形成於第二內連階層介電材料層140的上部中的第二金屬線結構148。在此實施例中,第一金屬線結構144可經配置為寫入位元線WBL。讀取位元線RBL與源極線SL亦可形成於第一內連階層介電材料層138中。在其他實施例中,寫入位元線WBL、讀取位元線RBL以及源極線SL可形成於其他介電材料層中。
第一接觸結構318a可形成於第一氧化物定義區302的第一端,且可經配置以電性耦合於寫入存取電晶體MW的第一源極110a。關於此,源極側金屬-半導體合金區126可形成於半導體材料層104的表面,且可包括各種材料,例如是TiSi、NiSi、CoSi以及其他金屬矽化物。源極側金屬-半導體合金區126可形成第一金屬通孔結構142a與第一源極110a之間的導電通道。如此一來,寫入位元線WBL可電性連接至第一源極110a。
第六接觸結構318f可形成於第一氧化物定義區302與第二連續多晶矽區308之間,以在第一氧化物定義區302與第二連續多晶矽區308之間建立電性連接。關於此,包括導電的重摻雜多晶矽材料的第二連續多晶矽區308的一部分可直接形成於第一氧化物定義區302的第一摻雜半導體井320a上,以形成電性連接。在另一些實施例中,相似於形成有第一接觸結構318a的汲極側金屬-半導體合金區128,第六接觸結構318f更可包括金屬-半導體合金區(未繪示)。因此,寫入存取電晶體MW的第一汲極112a以及第二閘極116b(亦即例如是參照圖4C所示的儲存電晶體MS的閘極)可相互電性連接。
如圖4B所示,電容單元402可包括電容結構402b,其包括夾置於第一導體405a與第二導體405b之間的介電單元403。第一導體405a可電性耦合至第一端點402a,且第二導體405b可電性耦合至第二端點402c。第一端點402a可經配置以形成電性連接至第二連續多晶矽區308的導電路徑。舉例而言,第一端點402a可為直接接觸於第二連續多晶矽區308的一部分的第四連續重摻雜多晶矽區。第一端點402a更可包括經配置以降低第一端點402a的電阻率的一或多個多晶金屬矽化物區(未繪示)。第二端點402c可為電性連接至金屬線410的通孔結構。第二連續多晶矽區308可如圖4B所示電性連接至第一汲極112a(亦即寫入存取電晶體MW的汲極),且可如圖4C所示連接至第二閘極116b。如此一來,電容結構因此可連接至第二閘極116b與第一汲極112a。
電容單元402更可電性連接至金屬通孔結構412,其可電性連接至第一氧化物定義區302的第一摻雜半導體井320a。如繪示,金屬接觸結構412更可包括汲極側金屬-半導體合金區128,其可形成於半導體材料層104的表面且可提供電性連接於金屬通孔結構412與第一氧化物定義區302的第一摻雜半導體井320a之間的導電路徑。如此一來,電容單元402的第一端點402a更可經由形成於金屬通孔結構412與摻雜半導體井320a之間的導電路徑而電性連接至第一汲極112a(亦即寫入存取電晶體MW的汲極)。
如上所述,電容單元402的第二端點402c更可連接至電壓源。關於此,第二端點402c可電性連接於金屬線410結構,且金屬線410可連接至電壓源。電壓源可經配置以將金屬線410且因此與電容結構402b的第二端點保持在預定電壓。舉例而言,預定電壓可為高電壓(例如是VDD),或者預定電壓可為低電壓(例如是GND)。如此一來,電容結構402b的第二端點402c可保持在預定電壓。據此,電容結構402b可經配置以基於第一端點402a的電壓(亦即第一汲極112a與第二閘極116b的電壓)與第二端點402c的電壓(亦即金屬線410的由電壓源所保持的電壓)之間的電壓差而儲存電荷。記憶胞元202更可包括作為浮置接觸結構(亦即並未連接置電壓源)的一或多個金屬通孔結構414。所述一或多個金屬通孔結構414可作為額外的電容元件,因此可儲存額外的電荷。
圖4C為根據各種實施例繪示的圖4A的記憶胞元202的沿C-C’線的另一垂直剖視圖。所示結構亦可形成於具有半導體材料層104的基底102中(如以上參照圖4B所說明)。
具有第二閘極116b、第二源極110b、第二半導體通道114b以及第二汲極112b的儲存電晶體MS可形成於半導體材料層104中(例如是參照圖1、圖4B以及相關說明)。第二閘極116b可包括第二連續多晶矽區308的一部分,其交疊於半導體材料層104的一部分,以使得第二半導體通道114b可形成於第二閘極116b下方。具有第三閘極116c、第三源極110c、第三半導體通道114c以及第三汲極112c的讀取存取電晶體MR亦可形成於半導體材料層104中。第三閘極116c可包括第三連續多晶矽區310的一部分,其交疊於半導體材料層104的一部分,以使得第三半導體通道114c可形成於第三閘極116c下方。
各種金屬內連線結構(例如是包括金屬通孔結構142b、142c)可形成於多個介電材料層中(例如是介電材料層136、138、140、143)。如上所述,寫入位元線WBL、讀取位元線RBL以及源極線SL可形成於第一內連階層介電材料層138中。雖然圖4C繪示寫入位元線WBL、讀取位元線RBL以及源極線SL形成於第一內連階層介電材料層138中,寫入位元線WBL、讀取位元線RBL以及源極線SL中的每一者可形成於多個介電材料層136、138、140、143的任一者中。再者,寫入位元線WBL、讀取位元線RBL以及源極線SL的每一者可形成於多個介電材料層136、138、140、143的相同或不同層中。
第三接觸結構318c可形成於第二氧化物定義區304的第一端處,且可經配置以電性耦合於儲存電晶體MS的第二源極110b(例如是參照圖2、圖3、圖4A與圖4C所示)。關於此,源極側金屬-半導體合金區126可形成於半導體材料層104的表面處。源極側金屬-半導體合金區126可構成金屬通孔結構142b與半導體材料層104的形成第二源極110b(亦即儲存電晶體MS的源極)的第二摻雜半導體井320b之間的導電路徑。第三接觸結構318c可電性連接置源極線SL,以使得第二源極110b可電性連接置源極線SL。
第五接觸結構318e可形成於第二氧化物定義區304的第二端,且可電性耦合至第三汲極112c(亦即如參照圖2、圖3、圖4A與圖4C所說明的讀取存取電晶體MR的汲極)。關於此,汲極側金屬-半導體合金區128可形成於半導體材料層104的表面處。汲極側金屬-半導體合金區128可構成金屬通孔結構142c與第三汲極112c之間的導電路徑。第五接觸結構318e可電性連接至讀取位元線RBL,以使得第三汲極112c可電性連接至讀取位元線RBL。
圖4D為根據各種實施例繪示的圖4A的記憶胞元的沿D-D’線的另一垂直剖視圖。此進一步的垂直剖視圖繪示出第一氧化物定義區302與第二氧化物定義區304可由淺溝渠隔離結構106而彼此間隔開。再者,第六接觸結構318f(例如是參照圖4A與圖4B)可形成於第一氧化物定義區302與第二連續多晶矽區308之間,以建立第一氧化物定義區302與第二連續多晶矽區308之間的電性連接。關於此,第二連續多晶矽區308的一部分可行成為交疊於第一摻雜半導體井320a。
此剖視示意圖更示出第二連續多晶矽區308的一部分交疊於第二氧化物定義區304以形成第二閘極116b(亦即儲存電晶體MS的閘極),且第二半導體通道114b形成於第二閘極116b下方。如所繪示,讀取字元線RWL與寫入字元線WWL亦可形成為在第三內連階層介電材料層140中的金屬線結構。雖然圖4D繪示讀取字元線RWL與寫入字元線WWL形成於第三內連階層介電材料層140中,讀取字元線RWL與寫入字元線WWL的每一者可形成於介電材料層136、138、140、143的任一者中。再者,讀取字元線RWL與寫入字元線WWL的每一者可形成於介電材料層136、138、140、143的相同或不同層中。
如上所述,電容結構402b可包括夾置於第一導體405a與第二導體405b之間的介電單元403。第一端點402a可形成為第四重摻雜多晶矽區,其構成與第二連續多晶矽區308之間的電性連接。第二端點402c可為連接至金屬線410的通孔結構。金屬線410更可連接至電壓源(例如是VDD或GND)。如此一來,電容單元402可電性連接於第二閘極116b以及第一汲極112a(例如參照圖4A與圖4B所示)。
圖4E為根據各種實施例繪示的圖4A的記憶胞元的沿E-E’線的另一垂直剖視圖。如上所述,第三接觸結構318c可形成於第二氧化物定義區304的第一端且可經配置以電性耦合至第源極110b(亦即例如參照圖2、圖3、圖4A與圖4C所示的儲存電晶體MS的源極)。關於此,源極側金屬-半導體合金區126可形成於半導體材料層的表面處。源極側金屬-半導體合金區126可構成金屬通孔結構142b與半導體材料層104的形成第二源極110b(亦即儲存電晶體MS的源極)的第二摻雜半導體井320b之間的導電路徑。第三接觸結構318c可電性連接至源極線SL,以使得第二源極110b(例如是參照圖4A與圖4C所示)可電性連接至源極線SL。
此外,如圖4B所示,定義沿E-E’的剖視圖的垂直面包括第一氧化物定義區302與第二氧化物定義區304的剖視圖且更交錯於基底102、第一摻雜半導體井320a、汲極側金屬-半導體合金區128、第一端點402a以及電容結構402b,其包括夾置於第一導體405a與第二導體405b之間的介電單元403。
圖4F為根據各種實施例繪示的圖4A的記憶胞元的沿F-F’線的另一垂直剖視圖。如所繪示,第一連續多晶矽區306交疊於第一氧化物定義區302的一區域,以因此形成第一閘極116a且於第一閘極116a下方形成第一半導體通道114a。相似地,第三多晶矽區310交疊於第二氧化物定義區304的一區域,以因此形成第三閘極116c且在第三閘極116c(亦即讀取存取電晶體MR的閘極)下方形成第三半導體通道114c。
第二接觸結構318b可形成以電性連接置寫入字元線WWL。關於此,可形成金屬通孔結構142d,以建立與第一連續多晶矽區306之間的導電路徑。關於此,第一閘極116a可電性連接至可形成於第二內連階層介電材料層140中的寫入字元線WWL。相似地,第五接觸結構318e可形成為電性連接至讀取字元線RWL。關於此,金屬通孔結構142e可經配置以建立與第三連續多晶矽區310之間的導電路徑。如此一來,第三閘極116c可電性連接至可形成於第二內連階層介電材料層140中的讀取字元線RWL。雖然圖4E繪示讀取字元線RWL與寫入字元線WWL形成於第三內連階層介電材料層140中,但讀取字元線RWL與寫入字元線WWL分別可形成於介電材料層136、138、140、143的任一者中。再者,讀取字元線RWL與寫入字元線WWL的每一者可形成於介電材料層136、138、140、143的相同或不同層中。
圖5A為根據各種實施例繪示的具有電容單元402的另一記憶胞元202的俯視圖,且圖5B為根據各種實施例繪示的圖5A的記憶胞元202的沿B-B’線的垂直剖視圖。電容單元402可經形成為電性連接至第二連續多晶矽區308。據此,電容單元402可電性連接至第二閘極116b(亦即如參照圖4C所示的儲存電晶體MS的閘極)。再者,由於如上所述可在第二連續多晶矽區308與第一氧化物定義區302之間形成導電路徑,電容單元402亦可電性連接至第一汲極112a(例如參照圖4B與圖4D所示)。
如圖5B所示,電容單元402可包括第一端點402a、電容結構402b以及第二端點402c。電容結構402b可包括夾置於第一導體405a與第二導體405b之間的介電單元403。第一端點402a可經配置以形成與第二連續多晶矽區308之間的導電路徑。舉例而言,第一端點402a可為直接接觸於第二連續多晶矽區308的金屬通孔結構。介電單元403可包括單一層的介電材料。作為替代地,介電單元403可包括交替堆疊的介電材料層,如以下將參照圖7E與圖7F更加詳細地描述。第一導體405a可電性連接置第一端點402a,且第二導體405b可電性連接置第二端點402c。
第二端點402c更可連接至電壓源。關於此,第二端點402c可電性連接至金屬線410,其連接至電壓源。電壓源可經配置以將金屬線410維持在預定電壓。舉例而言,預定電壓可為高電壓(例如是VDD),或者預定電壓可為低電壓(例如是GND)。如此一來,電容單元402的第二端點402c可維持在預定電壓。據此,電容單元402可經配置以基於第一端點402a的電壓(亦即寫入存取電晶體MW的第一汲極112a的與儲存電晶體MS的第二閘極116b的電壓)與第二端點402c的電壓(亦即金屬線410的被電壓源所保持的電壓)之間的電壓差而儲存電荷。
圖6A為根據各種實施例繪示的具有電容單元402的另一記憶胞元202的俯視圖,且圖6B為根據各種實施例繪示的圖6A的記憶胞元202的沿B-B’線的垂直剖視圖。電容單元402可形成為電性連接至第二氧化物定義區304。如圖6B所示,電容單元402可包括第一端點402a、電容結構402b以及第二端點402c。電容結構402b可包括夾置於第一導體405a與第二導體405b之間的介電單元403。介電單元403可包括單層介電材料。作為替代地,介電單元403可包括交替堆疊的介電材料層,如以下將參照圖7E與圖7F更加詳細地描述。
第一導體405a可電性連接置第一端點402a,且第二導體405b可電性連接置第二端點402c。第一端點402a可經配置以形成與金屬通孔結構412之間的導電路徑,其中金屬通孔結構412可電性連接至摻雜半導體井320b。如所繪示,金屬通孔結構412可耦合至源極側金屬-半導體合金區126,其可形成於半導體材料層104的表面處,且可提供金屬通孔結構412與第二摻雜半導體井320b之間的導電路徑。
第二端點402c更可連接至電壓源。關於此,第二端點402c可電性連接至金屬線410,其連接至電壓源。電壓源可經配置以將金屬線410維持在預定電壓。舉例而言,預定電壓可為高電壓(例如是VDD),或者預定電壓可為低電壓(例如是GND)。如此一來,電容單元402的第二端點402c可維持在預定電壓。據此,電容單元402可經配置以基於第一端點402a的電壓(亦即第二源極110b的電壓)與第二端點402c的電壓(亦即金屬線410的被電壓源所保持的電壓)之間的電壓差而儲存電荷。
記憶胞元202更可包括作為浮置接觸結構(亦即並未連接置電壓源)的一或多個金屬通孔結構414。所述一或多個金屬通孔結構414可作為額外的電容單元,已儲存額外的電荷。在一些實施例中,電容單元402及/或所述一或多個金屬通孔結構414的存在可減少第二源極110b與第二閘極116b之間的漏電。
圖7A為根據各種實施例繪示的可用於形成記憶胞元的中間結構的垂直剖視圖。圖7A所示的垂直剖視圖是由沿圖4B所示的B-B’線的剖面所定義。因此,圖7A所示的中間結構可用於形成如先前參照圖4B更詳細描述的結構。圖7A所示的中間結構包括已形成於基底102的表層區域中的第一氧化物定義區302。如此一來,第一氧化物定義區302可包括第一源極110a與第一汲極112a(亦即分別為寫入存取電晶體MW的源極與汲極)。半導體材料層104更可包括第一半導體通道114a(亦即寫入存取電晶體MW的半導體通道)。
如上所述,第一連續多晶矽區306交疊於第一氧化物定義區302,且因此形成寫入存取電晶體MW的第一閘極116a。第二連續多晶矽區308交疊於半導體材料層104的第一摻雜半導體井320a,以因此形成第一汲極112a與第二氧化物定義區304(粒如是參照圖4A、圖4B與圖4D所示)之間的導電路徑。圖7A所示的中間結構更可包括可形成在半導體材料層104的表層區中的源極側金屬-半導體合金區126與汲極側金屬-半導體合金區128。圖7A所示的中間結構更可包括形成於基底102上方的第一內連階層介電材料層136。
圖7B為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。相似於圖7A,圖7B的垂直剖視圖是由沿圖4B所示的B-B’線的剖面所定義。可藉由自圖7A所示的中間結構形成在第一內連階層介電材料層136中的第一金屬通孔結構412與第二金屬通孔結構414來形成圖7B所示的中間結構。關於此,可在第一內連階層介電材料層136中以選擇性蝕刻的方式形成通孔開口(未繪示)。為此,可在第一內連階層介電材料層136上形成圖案化的光阻(未繪示),且此圖案化光阻可用於進行非等向性蝕刻以在第一內連階層介電材料層136中形成通孔開口。所述蝕刻被允許持續進行,直到汲極側金屬-半導體合金區128的頂面暴露出來。隨後,以灰化或以溶劑溶解的方式移除圖案化光阻。
隨後可藉由沉積導體材料來形成第一金屬通孔結構412與第二金屬通孔結構414,其中導體材料可為金屬化物襯層(例如是金屬氮化物或金屬碳化物)與金屬填充材料的組合。各金屬化物襯層可包括TiN、TaN、WN、TiC、TaC以及WC,且各金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。其他適合的金屬化物襯層以及金屬填充材料亦屬於本揭露的範疇。可沉積上述導體材料以形成與汲極側金屬-半導體合金區128之間的導電路徑。隨後,可使用平坦化製程(例如是化學機械平坦化)來移除第一內連階層介電材料層136的表面之上的多餘導體材料。
圖7C為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。可藉由在圖7B所示的中間結構上形成第一端點402a來形成圖7C所示的中間結構。關於此,第一端點402a的形成可包括在第一內連階層介電材料層136上沉積多晶矽的毯覆層(未繪示)。隨後,可圖案化多晶矽毯覆層(例如是藉由圖案化光阻),以因此形成具有連接至第二連續多晶矽區308與第一金屬通孔結構412的導電路徑的第一端點402a。之後,可在第一內連階層介電材料層136上形成第二內連階層介電材料層138。
作為替代地,可先沉積第二內連階層介電材料層138,且將其圖案化以形成具有暴露出第二連續多晶矽區308與第一通孔結構412的頂面的溝渠(未繪示)。隨後,可以多晶矽填充溝渠,以因此形成第一端點402a。在另一些實施例中,可進行掀離成型製程(lift off process),其中在第一內連階層介電材料層136上形成具有對應至將要形成的第一端點402a的位置的開口的圖案化光阻(未繪示)。之後,可在圖案化光阻上沉積多晶矽。接著,可移除圖案化光阻,以在第一內連階層介電材料層136上留下第一端點402a。隨後,可在第一內連階層介電材料層136上形成第二內連階層介電材料層138。
圖7D為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。可藉由在圖7C所示的中間結構中形成第三通孔結構142,以形成圖7D所示的中間結構。關於此,可藉由選擇性蝕刻而形成穿過第二內連階層介電材料層138與第一內連階層介電材料層136的通孔開口(未繪示)。可在第二內連階層介電材料層138上形成圖案化光阻(未繪示),且此圖案化光阻可用於進行非等向性蝕刻,以因此在第二內連階層介電材料層138與第一內連階層介電材料層136中形成通孔開口。所述蝕刻可持續進行,直到暴露出源極側金屬-半導體合金區126的頂面為止。隨後,可藉由灰化或以溶劑溶解的方式移除圖案化光阻。
接著,可藉由沉積導體材料來形成第三金屬通孔結構142,其中導體材料可為金屬化物襯層(例如是金屬氮化物或金屬碳化物)與金屬填充材料的組合。各金屬化物襯層可包括TiN、TaN、WN、TiC、TaC以及WC,且各金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。其他適合的金屬化物襯層以及金屬填充材料亦屬於本揭露的範疇。可沉積上述導體材料以形成與源極側金屬-半導體合金區126之間的導電路徑。隨後,可使用平坦化製程(例如是化學機械平坦化)來移除第二內連階層介電材料層138的表面之上的多餘導體材料。
圖7E為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖,且圖7F為根據各種實施例繪示的圖7E的中間結構的一部分的放大垂直剖視圖。可藉由在圖7D所示的中間結構的第二內連階層介電材料層138上形成多層結構702來形成當前的中間結構。多層結構702可包括夾置於第一金屬化物層602a與第二金屬化物層602b之間的介電層604。第一金屬化物層602a與第二金屬化物層602b可包括一或多層TiN與TaN。在其他實施例中,可使用其他導體材料來形成第一金屬化物層602a與第二金屬化物層602b。
介電層604可為介電材料構成的單一層,或者介電層604可為包括兩種或更多介電材料的多層堆疊結構。根據各種實施例,介電層604可為高介電常數介電材料。舉例而言,高介電常數介電層可包括氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的一或多者。在其他實施例中,介電層604可包括如上所述的高介電常數介電材料中的二或多者。在另一些實施例中,介電層604可包括各種其他介電材料,例如是氧化矽、氮化矽、碳化矽等。
圖7G為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。可藉由圖案化圖7E所示的中間結構的多層結構702以形成電容結構402b,來形成圖7G所示的中間結構。關於此,可在多層結構702上形成光阻材料的毯覆層(未繪示)。隨後,可使用光微影技術以將光阻毯覆層圖案化而形成圖案化光阻。接著,圖案化光阻可用於非等向性蝕刻製程以移除多層結構702的未被遮蔽的部分,以因此形成具有夾置於第一導體405a與第二導體405b之間的介電單元403的電容結構402b。之後,可藉由灰化或使用溶劑溶解的方式來移除圖案化光阻。接下來,可在第二內連階層介電材料層138上形成第三內連階層介電材料層140。
圖7H為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。可藉由在圖7G所示的中間結構的第三內連階層介電材料層140中形成金屬線,而形成圖7H所示的中間結構。舉例而言,寫入位元線WBL、讀取位元線RBL以及源極線SL的形成可包括在第三內連階層介電材料層140中蝕刻出線形溝渠(未繪示),且以導體材料填入線形溝渠。導體材料可為金屬化物襯層(例如是金屬氮化物或金屬碳化物)與金屬填充材料的組合。各金屬化物襯層可包括TiN、TaN、WN、TiC、TaC以及WC,且各金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。其他適合的金屬化物襯層以及金屬填充材料亦屬於本揭露的範疇。
圖7I與圖7J為根據各種實施例繪示的可用於形成記憶胞元的另一些中間結構的垂直剖視圖。可藉由在圖7H所示的中間結構上形成第四內連階層介電材料層160且在第四內連階層介電材料層160中形成額外的金屬內連結構(第一金屬通孔結構146、第二金屬線結構148、第二端點402c、金屬線410),而形成圖7I所示的中間結構。舉例而言,可藉由非等向性蝕刻製程而在第四內連階層介電材料層160中形成通孔開口(未繪示)以及線形溝渠(未繪示)。可藉由沉積導體材料而形成金屬內連結構(第一金屬通孔結構146、第二金屬線結構148、第二端點402c、金屬線410)。
導體材料可為金屬化物襯層(例如是金屬氮化物或金屬碳化物)與金屬填充材料的組合。各金屬化物襯層可包括TiN、TaN、WN、TiC、TaC以及WC,且各金屬填充材料可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、TiN、其合金及/或其組合。其他適合的金屬化物襯層以及金屬填充材料亦屬於本揭露的範疇。
可藉由在圖7I的中間結構上形成第五內連階層介電材料層162以及在第五內連階層介電材料層162中形成額外的金屬內連結構152、154,來形成圖7J所示的中間結構。如圖7I與圖7J所示,第二端點402c可經配置以形成接觸於電容結構402b導電接觸結構。舉例而言,如上所述,第二端點402c可電性連接於電容結構402b的第二導體405b。再者,金屬線410可電性耦合至電壓源,以因此控制第二端點402c的電壓。
圖8為根據各種實施例繪示的記憶胞元800的三維視圖。可在後段製程中形成記憶胞元800,以使得寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR形成為鰭式電晶體(FinFET)。如所繪示,第一氧化物定義區302與第二氧化物定義區304可形成為在基底上的鰭狀結構。基底可為後段製程中所形成的絕緣基質層150(例如是參照圖1與相關說明所描述)。第一連續多晶矽區306可經配置以交疊於第一氧化物定義區302,以形成寫入存取電晶體MW的閘極。
第二連續多晶矽區308可經配置以交疊於第一氧化物定義區302與第二氧化物定義區304兩者。如先前所描述的實施例,第二連續多晶矽區308可形成與第一氧化物定義區302之間的導電路徑,且交疊於第二氧化物定義區304以因此形成儲存電晶體MS的閘極。第三連續多晶矽區310可交疊於第二氧化物定義區304,以因此形成讀取存取電晶體MR的閘極。
第一接觸結構318a可形成於第一氧化物定義區302的第一端;第二接觸結構318b可形成於第一連續多晶矽區306的第一端;第三接觸結構318c可形成於第二氧化物定義區304的第一端;第四接觸結構318d可形成於第三連續多晶矽區310的第一端;且第五接觸結構318e可形成於第二氧化物定義區304的第二端。如上所述(例如是參照圖4A),第一接觸結構318a可連接至寫入位元線WBL;第二接觸結構318b可連接至寫入字元線WWL;第三接觸結構318c可連接至源極線SL;第四接觸結構318d可連接至讀取字元線RWL;且第五接觸結構318e可連接至讀取位元線RBL。額外的實施例可包括以參照圖4A至圖7J所示的方法形成於記憶胞元800上方的一或多個電容單元402。
圖9A至圖9C為根據各種實施例繪示的具有寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR的各種配置的記憶胞元900a、900c、900d的示意圖。使用一種導電型的電晶體(例如是P型場效電晶體(pFET))可相較於使用另一種導電型的電晶體(例如是N型場效電晶體(nFET))而具有減少漏電且因此降低更新頻率的優點。在各記憶胞元中,電容單元顯示為接地。在其他實施例中,電容單元可維持在其他電壓(例如是VDD)。
如上參照圖2與圖3所描述的記憶胞元202經配置以使得寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR中的每一者經配置為pFET元件。經由提供低電壓(例如是GND)至pFET的閘極而可致能PFET。為記憶胞元202的各種讀取、寫入以及保持資料的操作而提供致寫入位元線WBL、寫入字元線WWL、讀取字元線RWL、讀取位元線RBL以及源極線SL的電壓整理於下表1。
表1
WBL | WWL | RWL | RBL | SL | |
保持資料 | GND | VDD | VDD | VDD | VDD |
讀取 | GND | VDD | GND | GND | VDD |
寫入”0” | GND | GND | VDD | VDD | VDD |
寫入”1” | VDD | GND | VDD | VDD | VDD |
圖9A的記憶胞元900a經配置以使得寫入存取電晶體MW經配置為pFET元件,而儲存電晶體MS與讀取存取電晶體MR分別配置為nFET元件(經由閘極接收高電壓而致能)。為記憶胞元900a的各種讀取、寫入以及保持資料的操作而提供致寫入位元線WBL、寫入字元線WWL、讀取字元線RWL、讀取位元線RBL以及源極線SL的電壓整理於下表2。
表2
WBL | WWL | RWL | RBL | SL | |
保持資料 | GND | VDD | GND | GND | GND |
讀取 | GND | VDD | VDD | VDD | GND |
寫入”0” | GND | GND | GND | GND | GND |
寫入”1” | VDD | GND | GND | GND | GND |
圖9B的記憶胞元900c經配置以使得寫入存取電晶體MW經配置為nFET元件,而儲存電晶體MS與讀取存取電晶體MR分別配置為pFET元件。為記憶胞元900c的各種讀取、寫入以及保持資料的操作而提供致寫入位元線WBL、寫入字元線WWL、讀取字元線RWL、讀取位元線RBL以及源極線SL的電壓整理於下表3。
表3
WBL | WWL | RWL | RBL | SL | |
保持資料 | VDD | GND | VDD | VDD | VDD |
讀取 | VDD | GND | GND | GND | VDD |
寫入”0” | GND | VDD | VDD | VDD | VDD |
寫入”1” | VDD | VDD | VDD | VDD | VDD |
圖9C的記憶胞元900d經配置以使得寫入存取電晶體MW、儲存電晶體MS與讀取存取電晶體MR分別經配置為nFET元件。為記憶胞元900d的各種讀取、寫入以及保持資料的操作而提供致寫入位元線WBL、寫入字元線WWL、讀取字元線RWL、讀取位元線RBL以及源極線SL的電壓整理於下表4。
表4
WBL | WWL | RWL | RBL | SL | |
保持資料 | VDD | GND | GND | GND | GND |
讀取 | VDD | GND | VDD | VDD | GND |
寫入”0” | GND | VDD | GND | GND | GND |
寫入”1” | VDD | VDD | GND | GND | GND |
圖10為根據各種實施例繪示的具有高密度配置的記憶體陣列1000的一部分的示意圖。記憶體陣列1000可包括第一氧化物定義區302與第二氧化物定義區304。第一氧化物定義區302與第二氧化物定義區304分別可形成為橫越多個記憶胞元202的矩形區域。如上所述,各記憶胞元202可包括寫入存取電晶體MW、儲存電晶體MS與讀取存取電晶體MR。藉由形成交疊於第一氧化物定義區302的第一連續多晶矽區306來形成寫入存取電晶體MW的閘極。第二連續多晶矽區308可連接第一氧化物定義區302與第二氧化物定義區304。第二連續多晶矽區308可形成儲存電晶體MS的閘極,且可形成連接於第一氧化物定義區302的導電路徑。如以上參照其他實施例而更詳細描述,各記憶胞元202更可包括電容單元402。
如所繪示,寫入存取電晶體MW的源極可電性連接至寫入位元線WBL;儲存電晶體MS的源極可電性離接至源極線SL;且讀取存取電晶體MR的汲極可電性連接至位元線RBL。寫入存取電晶體MW的閘極可電性連接至寫入字元線(未繪示),且讀取存取電晶體MR的閘極可連接至讀取位元線(未繪示)。如以上參照其他實施例所描述,儲存電晶體MS的汲極可連接至讀取存取電晶體MR的源極,且寫入存取電晶體MW的汲極可連接至儲存電晶體MS的閘極。
記憶體陣列1000可經配置以具有高密度,其中相鄰的記憶胞元202經配置為鏡像對稱。舉例而言,記憶胞元202可具有在第一方向1002a上相鄰的第一相鄰記憶胞元以及在第二方向1002b上相鄰的第二相鄰記憶胞元。在第一方向1002a上相鄰的第一相鄰記憶胞元可包括寫入存取電晶體MW與讀取存取電晶體MR,其靠近記憶胞元202的寫入存取電晶體MW與讀取存取電晶體MR。相似地,在第二方向1002b上相鄰的第二相鄰記憶胞元可包括儲存電晶體MS與電容單元402,其靠近記憶胞元202的儲存電晶體MS與電容單元402。此排列方式可允許相鄰元件(例如是相鄰的寫入存取電晶體MW、相鄰的讀取存取電晶體MR以及相鄰的儲存電晶體MS)共用資料線(例如是寫入位元線WBL、讀取位元線RBL以及源極線SL),以減少繞線的複雜度。
圖11為根據各種實施例繪示的用於製造記憶胞元的方法1100的流程圖。在操作1102處,方法1100可包括在基底102上形成第一氧化物定義區302。此外,在操作1104處,方法1100可包括在基底102上形成第二氧化物定義區304。如上所述,第一氧化物定義區302與第二氧化物定義區304分別為主動區。電晶體的主動區可在前段製程中形成於半導體材料階層(半導體材料層104)處,或在後段製程中形成於基底(絕緣基質層150,例如是參照圖1與圖8所示)處。在操作1106處,方法1100可包括在第一氧化物定義區302上形成第一連續多晶矽區306。在操作1108處,方法1100可包括在第一氧化物定義區302上形成電性連接至第一氧化物定義區302並交疊於第二氧化物定義區304的第二連續多晶矽區308。在操作1110處,方法1100可包括在第二氧化物定義區304上形成第三連續多晶矽區310。在操作1112處,方法100可包括在第一氧化物定義區302、第二氧化物定義區304或第二連續多晶矽區308上形成電容單元402。
根據方法1100,形成第一連續多晶矽區306更可包括將第一連續多晶矽區306的第一部分312配置為交疊於第一氧化物定義區302,以因此形成寫入存取電晶體MW(例如是參照圖4B與圖4F所示)的第一閘極116a。形成第二連續多晶矽區308更可包括將第二連續多晶矽區308的第二部分314配置為交疊第二氧化物定義區304,以因此形成儲存電晶體MS(例如是參照圖4C與圖4D所示)的第二閘極116b。形成第三連續多晶矽區310更可包括將第三連續多晶矽區310的第三部分316配置為交疊第二氧化物定義區304,以因此形成讀取存取電晶體MR(例如是參照圖4C與圖4F所示)的第三閘極116c。
方法1100更可包括形成讀取位元線RBL與讀取字元線RWL;形成寫入位元線WBL與寫入字元線WWL;以及形成源極線SL。方法1100更可包括在第一氧化物定義區302的第一端形成第一接觸結構318a,以因此形成寫入存取電晶體MW的第一源極110a;將第一接觸結構318a電性連接至寫入位元線WBL,以使得第一源極110a電性連接至寫入位元線WBL。
方法1100更可包括在第一連續多晶矽區306的第一端處形成第二接觸結構318b;將第二接觸結構318b電性連接至寫入字元線WWL,以使得第一閘極116a電性連接至寫入字元線WWL;在第二氧化物定義區304的第一端處形成第三接觸結構318c,以因此形成儲存電晶體MS的第二源極110b;以及將第三接觸結構318c電性連接至源極線SL,以使得第二源極110b連接至源極線SL。
方法1100更可包括在第三連續多晶矽區310的第一端處形成第四接觸結構318d;將第四接觸結構318d電性連接至讀取字元線RWL,以使得第三閘極116c電性連接至讀取字元線RWL;在第二氧化物定義區304的第二端處形成第五接觸結構318e,以因此形成讀取存取電晶體MR的第三汲極112c;以及將第五接觸結構318e電性連接至讀取位元線RBL,以使得第三汲極112c電性連接至讀取位元線RBL。
根據方法1100,第一氧化物定義區302與第二連續多晶矽區308可經配置以使得寫入存取電晶體MW的第一汲極112a電性連接至第二閘極116b(亦即儲存電晶體MS的閘極)。再者,第二氧化物定義區304可經配置以使得儲存電晶體MS的第二汲極112b電性連接至讀取存取電晶體MR的第三源極110c。
根據方法1100,形成電容單元402更可包括在第一氧化物定義區302上形成層間介電層(介電材料層136);蝕刻此層間介電層以因此形成通孔開口,使得蝕刻可持續進行直到第一氧化物定義區302的表面暴露出(例如是參照圖7B與相關說明所描述);以及在通孔開口中形成導電通孔(金屬通孔結構412),以使得導電通孔電性接觸於第一氧化物定義區302的上述表面。
方法1100更可包括在通孔上形成多層結構702,以使得多層結構包括夾置於第一金屬化物層602a與第二金屬化物層602b之間的介電層604,以使得第一金屬化物層602a電性連接置導電通孔(金屬通孔結構412);圖案化多層結構702以因此形成包括夾置於第一導體405a與第二導體405b之間的介電單元403的電容結構402b,以使得第一導體405a電性連接置導電通孔(金屬通孔結構412);以及將第二導體405b電性連接至接地線或源極線(例如是金屬內連結構154),以因此形成電容單元。
根據方法1100,形成多層結構更可包括沈積TiN及/或TaN以因此形成第一金屬化物層602a與第二金屬化物層602b;以及沈積氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的一或多者,而因此形成介電層604。
根據方法1100,在基底(絕緣基質層150)上形成第一氧化物定義區302以及在基底(絕緣基質層150)上形成第二氧化物定義區304更可包括將第一氧化物定義區302與第二氧化物定義區304配置為鰭狀結構,以使得寫入存取電晶體、儲存電晶體以及讀取存取電晶體分別形成為FinFET元件(例如是參照圖8以及相關說明所描述)。
參照所有圖式且根據本揭露的各種實施例,提供了記憶胞元(例如是參照圖4A、圖5A、圖6A以及圖8所示)。記憶胞元202可包括讀取位元線RBL以及讀取字元線RWL;寫入位元線WBL與寫入字元線WWL;源極線SL;以及包括第一源極110a、第一汲極112a以及第一閘極116a的寫入存取電晶體MW,其中第一閘極116a電性連接至寫入字元線WWL,且第一源極110a電性連接至寫入位元線WBL。
記憶胞元202更可包括儲存電晶體MS,其包括第二源極110b、第二汲極12b以及第二閘極116b,其中第二閘極116b電性連接至第一汲極112a且第二源極110b電性連接至源極線SL;讀取存取電晶體MR,包括第三源極110c、第三汲極112c以及第三閘極116c,其中第三源極110c電性連接至第二汲極112b,第三閘極116c電性連接至讀取字元線RWL,且第三汲極112c電性連接至讀取位元線RBL;以及電容單元402,具有第一端點402a以及第二端點402c,其中第一端點402a電性連接至第一汲極112a與第二閘極116b(例如是參照圖4A、圖4B與圖4C所示)。第二端點402c可電性連接至接地線(例如是金屬線410)或源極線SL。
電容單元402可包括夾置於第一導體405a與第二導體405b之間的高介電常數介電單元403。在一些實施例中,第一導體405a與第二導體405b可包括TiN及/或TaN。高介電常數介電單元403可包括氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的一或多者。在進一步的實施例中,高介電常數介電單元403可包括多層結構,其包括兩層或更多層,而由氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的二或多者構成。在其他實施例中,電容單元402可包括多層結構702,其包括交替堆疊的氧化矽與氮化矽。
電容單元402可形成於相關於寫入存取電晶體MR(例如是參照圖4A或圖4D所示)的第一氧化物定義區302上,或形成在相關於儲存電晶體MS與讀取存取電晶體MR(例如是參照圖6A與圖6B所示)的第二氧化物定義區304上。在其他實施例中,電容單元402可形成於連續多晶矽區308上,其中連續多晶矽區308形成第二閘極116b且將相關於寫入存取電晶體MW的第一氧化物定義區302電性連接至相關於儲存電晶體MS與讀取存取電晶體MR(例如是參照圖5A與圖5B所示)的第二氧化物定義區304。
在進一步的實施例中,提供記憶胞元202(例如是參照圖4A、圖5A、圖6A與圖8所示),其包括形成於基底(基底102、絕緣基質層150)上的第一氧化物定義區302;形成在基底(基底102、絕緣基質層150)上的第二氧化物定義區304;形成於第一氧化物定義區302與第二氧化物定義區304上的第二連續多晶矽區308;形成在第二氧化物定義區304上的第三連續多晶矽區310;以及電容單元402,形成在第一氧化物定義區302、第二氧化物定義區304或第二連續多晶矽區308中的一者上。
第一連續多晶矽區306的第一部分312可經配置以交疊於第一氧化物定義區302,以因此形成寫入存取電晶體MW的第一閘極116a。第二連續多晶矽區308的第二部分314可經配置以交疊於第二氧化物定義區304,以因此形成儲存電晶體MS的閘極116b,且第三連續多晶矽區310的第三部分316可經配置以交疊於第二氧化物定義區304,以因此形成讀取存取電晶體MR的第三閘極116c。
記憶胞元202更可包括讀取位元線RBL與讀取字元線RWL;寫入位元線WBL與寫入字元線WWL;源極線SL;第一接觸結構318a,形成於第一氧化物定義區302的電性連接於寫入存取電晶體MW的源極110a的第一端,以使得第一接觸結構318a電性連接至寫入位元線WBL,以使寫入存取電晶體MW的源極110a電性連接至寫入位元線WBL;第二接觸結構318b,形成於第一連續多晶矽區306的第一端,且電性連接至寫入字元線WWL,以使得第一閘極116a電性連接至寫入字元線WWL;第三接觸結構318c,形成於第二氧化物定義區304的電性耦合於儲存電晶體MS的源極110b的第一端,以使得第三接觸結構318c電性連接至源極線SL,以使儲存電晶體MS的源極110b連接至源極線SL;第四接觸結構318d,形成於第三連續多晶矽區310的第一端且電性連接至讀取字元線RWL,以使得讀取存取電晶體MR的閘極116c電性連接至讀取字元線RWL;以及第五接觸結構318e,形成於第二氧化物定義區304的電性耦合於讀取存取電晶體MR的汲極112c的第二端,以使得第五接觸結構318e電性連接至讀取位元線RBL,以使得讀取存取電晶體MR的汲極112c電性連接至讀取位元線RBL。
第一氧化物定義區302與第二連續多晶矽區308可經配置以使得寫入存取電晶體MR的汲極112a電性連接至第二閘極116b(亦即儲存電晶體MS的閘極)。另外,第二氧化物定義區304可經配置以使得儲存電晶體MS的第二汲極112b電性連接至讀取存取電晶體MR的第三源極110c。第一氧化物定義區302與第二氧化物定義區304可具有相同的寬度。在其他實施例中,第一氧化物定義區302與第二氧化物定義區304可具有不同寬度。
在另一些實施例中,第一氧化物定義區302與第二氧化物定義區304可分別形成為鰭狀結構,以使得寫入存取電晶體MW、儲存電晶體MS以及讀取存取電晶體MR形成為FinFET元件(例如是參照圖8與相關說明)。電容單元402可包括夾置於第一導體405a與第二導體405b之間的高介電常數介電單元(介電層604)。
相較於典型的三電晶體記憶胞元,如上所述的實施例藉由提供可減少漏電且因此可減少記憶體更新頻率的電容單元而具有優點。電容單元可在不增加寫入存取電晶體、儲存電晶體與讀取存取電晶體的佔據面積的情況下被提供。所揭露的記憶胞元可因此用於目前的三電晶體記憶胞元陣列,而僅需要些微的調整陣列設計。再者,記憶胞元可形成於前段製程或後段製程中。在形成於後段製程的實施例中,記憶胞元可與其他後段製程電路構件(例如是TFT元件)整合。如此一來,所揭露的記憶胞元可包括可在低溫處理的材料,且因此不傷害先前已製造完成的元件(例如是前段製程與中段製程元件)。
以上概述了若干實施例的特徵,以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解,他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到,這些等效構造並不背離本公開的精神及範圍,而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。
100:半導體結構
102:基底
104:半導體材料層
106:淺溝渠隔離結構
108:場效電晶體
110、110a、110b、110c:源極
112、112a、112b、112c:汲極
114、114a、114b、114c:半導體通道
116、116a、116b、116c:閘極結構
118:閘介電層
120:閘極
122、122a、122b、122c:金屬矽化物層
124:間隙壁
126、128:金屬-半導體合金區
130:記憶胞元陣列區
132:周邊區
134:CMOS電路系統
136、138、140、143、160:介電材料層
142、142a、142b、142c、412、414:通孔結構
144、148:金屬線結構
146:金屬通孔結構
150:絕緣基質層
152、154:金屬內連結構
200:記憶體陣列
202:記憶胞元
302、304:氧化物定義區
306、308、310:連續多晶矽區
312:第一部分
314:第二部分
316:第三部分
318a、318b、318c、318d、318e、318f:接觸結構
320a:摻雜半導體井
402:電容單元
402a:第一端點
402b:電容結構
402c:第二端點
403:介電單元
405a、405b:導體
410:金屬線
602a、602b:金屬化物層
604:介電層
702:多層結構
800、900a、900c、900d:記憶胞元
1000:記憶體陣列
1002a、1002b:方向
1100:方法
1102、1104、1106、1108、1110、1112:操作
MR:讀取電晶體
MS:儲存電晶體
MW:寫入存取電晶體
RBL:讀取位元線
RWL:讀取字元線
SL:源極線
WBL:寫入位元線
WWL:寫入字元線
結合附圖閱讀以下詳細說明,會最好地理解本公開的各個方面。應注意,根據本行業中的標準慣例,圖中各種特徵並未按比例繪製。事實上,為使論述清晰起見,可任意增大或減小各種特徵的尺寸。
圖1為根據本揭露各種實施例繪示的於形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)電晶體、在低階層介電材料層內的第一金屬內連結構、以及隔離介電層之後的半導體結構的垂直剖視圖。
圖2為根據各種實施例繪示的記憶體陣列的一部分的示意圖。
圖3為根據各種實施例繪示的具有電容單元的記憶胞元的示意圖。
圖4A為根據各種實施例繪示的具有電容單元的記憶胞元的俯視圖。
圖4B為根據各種實施例繪示的圖4A的記憶胞元的沿B-B’線的垂直剖視圖。
圖4C為根據各種實施例繪示的圖4A的記憶胞元的沿C-C’線的另一垂直剖視圖。
圖4D為根據各種實施例繪示的圖4A的記憶胞元的沿D-D’線的另一垂直剖視圖。
圖4E為根據各種實施例繪示的圖4A的記憶胞元的沿E-E’線的另一垂直剖視圖。
圖4F為根據各種實施例繪示的圖4A的記憶胞元的沿F-F’線的另一垂直剖視圖。
圖5A為根據各種實施例繪示的具有電容單元的另一記憶胞元的俯視圖。
圖5B為根據各種實施例繪示的圖5A的記憶胞元的沿B-B’線的垂直剖視圖。
圖6A為根據各種實施例繪示的具有電容單元的另一記憶胞元的俯視圖。
圖6B為根據各種實施例繪示的圖6A的記憶胞元的沿B-B’線的垂直剖視圖。
圖7A為根據各種實施例繪示的可用於形成記憶胞元的中間結構的垂直剖視圖。
圖7B為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7C為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7D為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7E為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7F為根據各種實施例繪示的圖7E的中間結構的一部分的放大垂直剖視圖。
圖7G為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7H為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7I為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖7J為根據各種實施例繪示的可用於形成記憶胞元的另一中間結構的垂直剖視圖。
圖8為根據各種實施例繪示的記憶胞元的三維視圖。
圖9A為根據各種實施例繪示的具有寫入存取電晶體、儲存電晶體以及讀取存取電晶體的第一配置的記憶胞元的示意圖。
圖9B為根據各種實施例繪示的具有寫入存取電晶體、儲存電晶體以及讀取存取電晶體的另一配置的記憶胞元的示意圖。
圖9C為根據各種實施例繪示的具有寫入存取電晶體、儲存電晶體以及讀取存取電晶體的另一配置的記憶胞元的示意圖。
圖10為根據各種實施例繪示的具有高密度配置的記憶體陣列的一部分的示意圖。
圖11為根據各種實施例繪示的用於製造記憶胞元的方法的流程圖。
110a、110b、110c:源極
112a、112b、112c:汲極
116a、116b、116c:閘極結構
202:記憶胞元
402:電容單元
402a:第一端點
402b:電容結構
402c:第二端點
MR:讀取電晶體
MS:儲存電晶體
MW:寫入存取電晶體
RBL:讀取位元線
RWL:讀取字元線
SL:源極線
WBL:寫入位元線
WWL:寫入字元線
Claims (20)
- 一種記憶胞元,包括: 讀取位元線與讀取字元線; 寫入位元線與寫入字元線; 源極線; 寫入存取電晶體,包括第一源極、第一汲極與第一閘極,其中所述第一閘極電性連接至寫入字元線,且所述第一源極電性連接至所述寫入位元線; 儲存電晶體,包括第二源極、第二汲極與第二閘極,其中所述第二閘極電性連接至所述第一汲極,且所述第二源極電性連接至所述源極線; 讀取存取電晶體,包括第三源極、第三汲極與第三閘極,其中所述第三源極電性連接至所述第二汲極,所述第三閘極電性連接至所述讀取字元線,且所述第三汲極電性連接至所述讀取位元線;以及 電容單元,具有第一端點與第二端點,其中所述第一端點電性連接至所述第一汲極與所述第二閘極。
- 如請求項1所述的記憶胞元,其中所述第二端點電性連接至接地線。
- 如請求項1所述的記憶胞元,其中所述第二端點電性連接至維持在電源供應電壓的電壓線。
- 如請求項1所述的記憶胞元,其中所述電容單元包括夾置於第一導體與第二導體之間的高介電常數介電單元。
- 如請求項1所述的記憶胞元,其中所述第一導體與所述第二導體包括一或多層TiN與TaN。
- 如請求項4所述的記憶胞元,其中所述高介電常數介電單元包括氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的一或多者。
- 如請求項4所述的記憶胞元,其中所述高介電常數介電單元包括多層結構,所述多層結構包括二或更多層,且由氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的二或多者構成。
- 如請求項1所述的記憶胞元,其中所述電容單元包括多層結構,所述多層結構包括交替堆疊的氧化矽與氮化矽。
- 如請求項1所述的記憶胞元,其中所述電容單元形成在相關於所述寫入存取電晶體的第一氧化物定義區上,或者形成在相關於所述儲存電晶體與所述讀取存取電晶體的第二氧化物定義區上。
- 如請求項1所述的記憶胞元,其中所述電容單元形成在連續多晶矽區上,所述連續多晶矽區形成所述第二閘極且將相關於所述寫入存取電晶體的第一氧化物定義區電性連接至相關於所述儲存電晶體與所述讀取存取電晶體的第二氧化物定義區。
- 一種記憶胞元,包括: 第一氧化物定義區,形成在基底上; 第二氧化物定義區,形成在所述基底上; 第一連續多晶矽區,形成在所述第一氧化物定義區上; 第二連續多晶矽區,形成在所述第一氧化物定義區與所述第二氧化物定義區上; 第三連續多晶矽區,形成在所述第二氧化物定義區上;以及 電容單元,形成在所述第一氧化物定義區、所述第二氧化物定義區或所述第二連續多晶矽區中的一者上, 其中所述第一連續多晶矽區的第一部分經配置以交疊所述第一氧化物定義區,以因此形成寫入存取電晶體的第一閘極, 其中所述第二連續多晶矽區的第二部分經配置以交疊所述第二氧化物定義區,以形成儲存電晶體的第二閘極,且 其中所述第三連續多晶矽區的第三部分經配置以交疊所述第二氧化物定義區,以形成讀取存取電晶體的第三閘極。
- 如請求項11所述的記憶胞元,更包括: 讀取位元線與讀取字元線; 寫入位元線與寫入字元線; 源極線; 第一接觸結構,形成於所述第一氧化物定義區的電性耦合於所述寫入存取電晶體的第一源極的第一端,其中所述第一接觸結構電性連接至所述寫入位元線,以使得所述寫入存取電晶體的所述第一源極電性連接至所述寫入位元線; 第二接觸結構,形成於所述第一連續多晶矽區的第一端且電性連接至所述寫入字元線,以使得所述寫入存取電晶體的所述第一閘極電性連接至所述寫入字元線; 第三接觸結構,形成於所述第二氧化物定義區的電性耦合於所述儲存電晶體的第二源極的第一端,其中所述第三接觸結構電性連接至所述源極線,以使得所述儲存電晶體的所述第二源極連接至所述源極線; 第四接觸結構,形成於所述第三連續多晶矽區的第一端且電性連接至所述讀取字元線,以使得所述讀取存取電晶體的所述第三閘極電性連接至所述讀取字元線;以及 第五接觸結構,形成於所述第二氧化物定義區的電性耦合於所述讀取存取電晶體的第三汲極的第二端,其中所述第五接觸結構電性連接至所述讀取位元線,以使得所述讀取存取電晶體的所述第三汲極電性連接至所述讀取位元線, 其中所述第一氧化物定義區與所述第二連續多晶矽區經配置以使得所述寫入存取電晶體的第一汲極電性連接至所述儲存電晶體的所述第二閘極,且 其中所述第二氧化物定義區經配置以使得所述儲存電晶體的第二汲極電性連接至所述讀取存取電晶體的第三源極。
- 如請求項11所述的記憶胞元,其中所述第一氧化物定義區與所述第二氧化物定義區具有相同寬度。
- 如請求項11所述的記憶胞元,其中所述第一氧化物定義區與所述第二氧化物定義區分別形成為鰭狀結構,以使得所述寫入存取電晶體、所述儲存電晶體以及所述讀取存取電晶體形成為鰭式電晶體元件。
- 如請求項11所述的記憶胞元,其中所述電容單元包括位於第一導體與第二導體之間的高介電常數介電單元。
- 一種製造記憶胞元的方法,包括: 在基底上形成第一氧化物定義區; 在所述基底上形成第二氧化物定義區; 在所述第一氧化物定區上形成第一連續多晶矽區; 在所述第一氧化物定義區上形成電性連接至所述第一氧化物定義區且交疊於所述第二氧化物定義區的第二連續多晶矽區; 在所述第二氧化物定義區上形成第三連續多晶矽區;以及 在所述第一氧化物定義區、所述第二氧化物定義區或所述第二連續多晶矽區上形成電容單元, 其中形成所述第一連續多晶矽區更包括將所述第一連續多晶矽區的第一部分配置為交疊於所述第一氧化物定義區,以因此形成寫入存取電晶體的第一閘極, 其中形成所述第二連續多晶矽區更包括將所述第二連續多晶矽區的第二部分配置以交疊於所述第二氧化物定義區,以因此形成儲存電晶體的第二閘極,且 其中形成所述第三連續多晶矽區更包括將所述第三連續多晶矽區的第三部分配置以交疊於所述第二氧化物定義區,以因此形成讀取存取電晶體的第三閘極。
- 如請求項16所述的製造記憶胞元的方法,更包括: 形成讀取位元線與讀取字元線; 形成寫入位元線與寫入字元線; 形成源極線; 在所述第一氧化物定義區的第一端形成第一接觸結構,以因此形成所述寫入存取電晶體的第一源極; 將所述第一接觸結構電性連接至所述寫入位元線,以使得所述第一源極電性連接至所述寫入位元線; 在所述第一連續多晶矽區的第一端形成第二接觸結構; 將所述第二接觸結構電性連接至所述寫入字元線,以使得所述第一閘極電性連接至所述寫入字元線; 在所述第二氧化物定義區的第一端形成第三接觸結構,以因此形成所述儲存電晶體的第二源極; 將所述第三接觸結構電性連接至所述源極線,以使得所述第二源極連接至所述源極線; 在所述第三連續多晶矽區的第一端形成第四接觸結構; 將所述第四接觸結構電性連接至所述讀取字元線,以使得所述第三閘極電性連接至所述讀取字元線; 在所述第二氧化物定義區的第二端形成第五接觸結構,以因此形成所述讀取存取電晶體的第三汲極;以及 將所述第五接觸結構電性連接至所述讀取位元線,以使得所述第三汲極電性連接至所述讀取位元線, 其中所述第一氧化物定義區與所述第二連續多晶矽區經配置以使得所述寫入存取電晶體的第一汲極電性連接至所述第二閘極,且 其中所述第二氧化物定義區經配置以使得所述儲存電晶體的第二汲極電性連接至所述讀取存取電晶體的第三源極。
- 如請求項17所述的製造記憶胞元的方法,其中形成所述電容單元更包括: 在所述第一氧化物定義區上形成層間介電層; 蝕刻所述層間介電層以因此形成通孔開口,其中所述蝕刻持續進行直到所述第一氧化物定義區的表面暴露出來; 在所述通孔開口中形成導電通孔,以使得所述導電通孔電性接觸於所述第一氧化物定義區的所述表面; 在所述導電通孔上形成多層結構,其中所述多層結構包括夾置於第一金屬化物層與第二金屬化物層之間的介電層,以使得所述第一金屬化物層電性連接置所述導電通孔; 圖案化所述多層結構,以因此形成電容結構,其中所述電容結構包括夾置於第一導體與第二導體之間的介電單元,其中所述第一導體電性連接至所述導電通孔;以及 將所述第二導體電性連接至接地線或所述源極線,以因此形成所述電容單元。
- 如請求項18所述的製造記憶胞元的方法,其中形成所述多層結構更包括: 沈積一或多層TiN與TaN,以因此形成所述第一金屬化物層與所述第二金屬化物層;以及 沈積氧化鉿、氧化鑭鉿、氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鈦、氧化鋁以及摻雜鋁的二氧化鉿中的一或多者,以因此形成所述介電層。
- 如請求項16所述的製造記憶胞元的方法,其中在所述基底上形成所述第一氧化物定義區以及在所述基底上形成所述第二氧化物定義區包括將所述第一氧化物定義區與所述第二氧化物定義區配置為鰭狀結構,以使得所述寫入存取電晶體、所述儲存電晶體以及所述讀取存取電晶體分別形成為鰭式電晶體元件。
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