TW202320248A - 積體電路晶片 - Google Patents

積體電路晶片 Download PDF

Info

Publication number
TW202320248A
TW202320248A TW111120531A TW111120531A TW202320248A TW 202320248 A TW202320248 A TW 202320248A TW 111120531 A TW111120531 A TW 111120531A TW 111120531 A TW111120531 A TW 111120531A TW 202320248 A TW202320248 A TW 202320248A
Authority
TW
Taiwan
Prior art keywords
ring
passivation layer
contact
contact pad
integrated circuit
Prior art date
Application number
TW111120531A
Other languages
English (en)
Other versions
TWI822077B (zh
Inventor
陳春宇
賴彥良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202320248A publication Critical patent/TW202320248A/zh
Application granted granted Critical
Publication of TWI822077B publication Critical patent/TWI822077B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供積體電路晶片和密封環結構。根據本揭露的積體電路晶片包括具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上的內連線結構、設置在內連線結構上方的第一鈍化層、嵌入在第一鈍化層中的第一接觸通孔環、設置在第一接觸通孔環和第一鈍化層上的第一接觸墊環，設置在第一接觸墊環上方的第二鈍化層以及設置在第二鈍化層的一部分上的聚合物層。第一接觸通孔環和第一接觸墊環完全圍繞裝置區域。

Description

積體電路晶片
本揭露實施例是關於一種積體電路晶片，特別是關於一種設置接觸通孔環和接觸墊環完全圍繞裝置區域的積體電路晶片。
半導體積體電路(integrated circuit；IC)產業經歷了指數級成長。積體電路材料和設計的技術進步產生出數代積體電路，每一代的電路都比上一代更小、更複雜。在積體電路演進的過程中，功能密度(即每晶片面積中內連線裝置的數量)普遍增加，而幾何尺寸(即可以使用製造製程來產生的最小元件(或線))縮小。這種尺寸縮小的製程通常透過提高生產效率和降低相關成本帶來優點。尺寸縮小也增加了積體電路加工和製造的複雜性。
電晶體的結構可能容易因單一化期間的水氣進入或應力而受到損壞。已實施密封結構來保護半導體裝置。儘管現有的密封結構對於其預期目的而言通常是令人滿意的，但並不是在所有方面都令人滿意。
本揭露實施例提供一種積體電路晶片，包括：具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上的內連線結構、設置在內連線結構上方的第一鈍化層、嵌入在第一鈍化層中的第一接觸通孔環、設置在第一接觸通孔環和第一鈍化層上的第一接觸墊環，設置在第一接觸墊環上方的第二鈍化層以及設置在第二鈍化層的一部分上的聚合物層。第一接觸通孔環和第一接觸墊環完全圍繞裝置區域。
本揭露實施例提供一種積體電路晶片，包括：具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上且具有位於裝置區域正上方的第一區域以及位於環形區域正上方的第二區域的內連線結構、設置在內連線結構上方的第一鈍化層、設置在第一鈍化層上且位在第一區域正上方的複數個接觸墊、設置在第一鈍化層上且位在第二區域正上方的第一接觸墊環、設置在複數個接觸墊和第一接觸墊環上方且位在第二區域正上方的第二鈍化層以及設置在第二鈍化層的一部分上的聚合物層。第一接觸墊環完全圍繞第二區域。
本揭露實施例提供一種積體電路晶片，包括：具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上且具有位於裝置區域正上方的第一區域和位於環形區域正上方的第二區域的內連線結構、設置在內連線結構上方的第一鈍化層，設置在第一鈍化層上方的第二鈍化層以及設置在第二鈍化層的內部而非第二鈍化層的外部的聚合物層。第二鈍化層的外部與第二區域垂直重疊。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。在本揭露所述的各種範例中可重複使用參考標號及/或字母。這些重複是為了簡潔及清楚的目的，本身並不表示所揭露的各種實施例及/或配置之間有任何關係。此外，以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此做同樣的解釋。
另外，當使用「大約」、「近似」等用語來說明數字或數字範圍時，這些用語意旨在涵蓋所屬技術領域中具有通常知識者所理解在製造期間自然變異的合理範圍內的數字。舉例而言，在所述數量的+/-10%內或所屬技術領域中具有通常知識者所理解的其他數值。舉例而言，此數字或此數字範圍涵蓋包括所述數字及在所述數字的+/-10%內(例如基於與製造具有與此數字相關的特性的特徵相關的已知製造公差)的合理範圍。舉例而言，具有「約5nm」厚度的材料層可以涵蓋從約4.25nm到約5.75nm的尺寸範圍，其中所屬技術領域中具有通常知識者已知與沉積此材料層相關的製造公差為+/-15%。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，其本身並不表示所述的各種實施例及/或配置之間的關係。為避免疑義，本揭露圖式中的X、Y和Z方向相互垂直。在本揭露全文中，相似的標號表示相似的特徵，除非另有例外。
密封結構用於防止積體電路(IC)晶片中的半導體裝置由於在積體電路晶片的單一化期間產生的水氣侵入或應力而損壞。受密封結構保護的半導體裝置可以包括平面裝置和多閘極裝置。平面裝置包括嵌入介電層中的半導體本體和接合半導體本體的一表面的閘極結構。例如鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)和多橋通道(Multi-Bridge Channel；MBC)電晶體的多閘極裝置包括一或多個在基底上方升起的半導體本體以及接合一或多個半導體本體的三個或更多個表面的閘極結構。密封環結構可以存在於前端(front-end-of-line；FEOL)結構、中間(middle-end-of-line；MEOL)結構或後端(back-end-of-line；BEOL)結構中。如本文所述，前端結構包括製造在半導體基底上的電晶體或其他半導體裝置的結構特徵；中間結構包括源極/汲極接觸通孔或閘極接觸通孔；後端結構包括內連線結構，內連線結構包括頂部接觸墊周圍的鈍化結構。
本揭露提供包括鈍化結構作為密封環結構的一部分的積體電路晶片的實施例。根據本揭露的實施例，積體電路晶片包括基底、設置在基底上的內連線結構以及設置在內連線結構上的鈍化結構。基底包括裝置區域和圍繞裝置區域的環形區域。裝置區域包括功能性半導體裝置，密封區域包括密封結構或密封結構的部分。內連線結構包括位在裝置區域正上方的第一區域以及位在環形區域正上方的第二區域。鈍化結構包括鈍化層、墊結構和聚合物層。第一鈍化層設置在內連線結構上方。第二鈍化層設置在第一鈍化層上方。聚合物層設置在第二鈍化層的內部而非第二鈍化層的外部。墊結構嵌入第一鈍化層和第二鈍化層中。第二區域中的墊結構完全圍繞第一區域延伸。
首先參照第1圖，第1圖為基底100的俯視圖。基底100包括裝置區域102、連續地圍繞裝置區域102的環形區域104以及設置在環形區域104外側角落處的四個角落區域106。角落區域106包括第一角落區域106-1、第二角落區域106-2、第三角落區域106-3和第四角落區域106-4。為了便於參照，第一角落區域106-1、第二角落區域106-2、第三角落區域106-3和第四角落區域106-4可統稱為角落區域106或分別稱為角落區域106。當從頂部沿Z方向觀察時，基底100、裝置區域102和環形區域104可大致上是矩形的。每個角落區域106具有直角三角形的形狀。在第1圖所示的實施例中，角落區域106中的每個直角三角形是等腰三角形。換言之，各角落區域106的斜邊與X方向或Y方向形成角度θ。角度θ可以是約45°。在所示的實施例中，裝置區域102包括四個截角，其包括平行於相鄰角落區域106的斜邊的邊緣。環形區域104雖然在形狀上大部分為矩形，但設置在角落區域之間且接合角落區域。亦即，環形區域104包括對應於角落區域106的外截角和對應於裝置區域102的四個角落的外凸內角。
在一些實施例中，基底100可以是體矽(Si)基底。替代地，基底100可以包括元素半導體，例如鍺(Ge)；化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；合金半導體，例如矽鍺 (SiGe)、砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或砷化鎵銦(GaInAsP)；或前述的組合。在一些實施方式中，基底100包括一或多種三五(III-V)族材料、一或多種二六(II-VI)族材料或前述的組合。在另一些情況下，基底100是絕緣體上半導體基底，例如絕緣體上矽(silicon-on-insulator；SOI)基底、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基底或絕緣體上鍺(germanium-on-insulator；GeOI) 基底。在又一些實施例中，基底100可以是金剛石基底或藍寶石基底。
基底100可以包括各種半導體結構，例如主動區、設置在主動區的通道區上方的閘極結構、設置在主動區的源極/汲極區上方的源極/汲極特徵、設置在源極/汲極特徵上方的源極/汲極接觸以及設置在閘極結構上方的閘極接觸通孔。主動區可以包括矽(Si)或適合的半導體材料，例如鍺(Ge)或矽鍺(SiGe)。每個分段的閘極結構包括閘極介電層和閘極介電層上方的閘極電極層。在一些實施例中，閘極介電層包括界面層和高介電常數(high-K)閘極介電層。如本揭露所使用和說明的，高介電常數介電材料包括具有高介電常數(例如大於熱氧化矽(約3.9)的介電常數)的介電材料。界面層可以包括介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可以透過化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他適合的方法來形成。高介電常數閘極介電層可以包括氧化鉿。替代地，高介電常數閘極介電層可以包括其他高介電常數介電材料，例如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、矽氧化鉿 (HfSiO 4)、氧化鋯(ZrO 2)、矽氧化鋯(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、矽氧化鑭 (LaSiO)、矽氧化鋁 (AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、前述的組合或其他適合的材料。可以透過原子層沉積、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、氧化及/或其他適合的方法形成高介電常數閘極介電層。
閘極電極層可以包括單層或多層結構，例如具有選定功函數的金屬層(功函數金屬層)以增強裝置性能、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物。作為範例，閘極電極層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他耐熔金屬、其他適合的金屬材料或前述的組合。在各種實施例中，可以使用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適合的製程來形成閘極電極層。
源極/汲極特徵可以包括摻雜有例如磷(P)或砷(As)的n型摻雜劑的矽(Si)或摻雜有例如硼(B)或二氟化硼(BF 2)的p型摻雜劑的矽鍺(SiGe)。源極/汲極接觸可以包括阻擋層、矽化物層和設置在矽化物層上方的金屬填充層。阻擋層可以包括氮化鈦或氮化鉭，且用於防止金屬填充層中的電子遷移。矽化物層可以包括矽化鈦、矽化鉭、矽化鈷、矽化鎳或矽化鎢。矽化物層設置在金屬填充層和源極/汲極特徵之間的界面處以降低接觸電阻。金屬填充層可以包括釕(Ru)、銅(Cu)、鎳(Ni)、鈷(Co)或鎢(W)。
第2圖繪示積體電路(IC)晶片200的剖視圖，其包括第1圖中的基底100和設置在上方的內連線結構150。內連線結構150可以包括9至14個金屬層。在所示的實施例中，內連線結構150包括9個金屬層。每個金屬層包括嵌入金屬間介電(intermetal dielectric；IMD)層中的導線。內連線結構150亦包括垂直互連不同金屬層中的導線的接觸通孔。金屬間介電層可以包括例如四乙基正矽酸鹽(tetraethyl orthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜有矽氧化物、硼磷矽酸鹽玻璃(Borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)、碳氧化矽及/或其他適合的介電材料。導線和接觸通孔可以包括銅(Cu)、氮化鈦(TiN)、鎢(W)或釕(Ru)。內連線結構150在功能上連接基底100中的半導體裝置。雖然在第2圖中未明確繪示，但內連線結構150可以包括複數個接觸墊以允許與積體電路晶片200電性連接。複數個接觸墊被嵌入在一或多個鈍化層和至少一個聚合物層中。如以下將進一步說明的，本揭露的實施例包括一或多個墊結構作為密封環結構的一部分以保護半導體裝置或與半導體裝置連接的功能內連線。
基底100中的半導體結構可以包括電晶體(例如平面電晶體或多閘極電晶體)或被動裝置。平面電晶體包括嵌入介電層中的半導體本體和接合半導體本體的一表面的閘極結構。多閘極電晶體的範例可以包括鰭式場效電晶體(FinFET)和多橋通道(MBC)電晶體。鰭式場效電晶體具有由多於一側的閘極包覆的升高通道(例如閘極包覆從基底延伸的半導體材料的「鰭」的頂部和側壁)。多橋通道電晶體具有可以部分地或完全地圍繞通道區延伸的閘極結構，以提供對兩側以上的通道區的連接。由於多橋通道電晶體的閘極結構圍繞通道區，多橋通道電晶體也可被稱為環繞閘極電晶體(surrounding gate transistor；SGT)或環繞式閘極(gate-all-around；GAA)電晶體。當基底100中的電晶體是鰭式場效電晶體時，主動區可以包括在隔離特徵上方升起的鰭狀半導體結構，且閘極結構設置在鰭狀半導體結構上方以接合鰭狀半導體結構的兩個或三個表面。當基底100中的電晶體是多橋通道電晶體時，主動區可以各自包括奈米結構的垂直堆疊，且閘極結構環繞奈米結構的垂直堆疊中的每個奈米結構。奈米結構可以具有不同的截面。在一些情況下，奈米結構具有與其厚度大致相似的寬度且可以被稱為奈米線。在一些其他情況下，奈米結構具有大於其厚度的寬度且可以被稱為奈米片。
第3圖繪示積體電路晶片200的俯視圖，其包括基底100和設置在基底100上的內連線結構150。為了說明的目的，內連線結構150在第3圖中被繪示為透視層。如第3圖所示，內連線結構150覆蓋整個基底100且包括垂直地(即沿Z方向)對應於基底100的各個區域的各個部分。內連線結構150包括在基底100的裝置區域102正上方的第一區域1020以及在基底100的環形區域104正上方的第二區域1040。以下將更詳細地說明內連線結構150的各種特徵。第4圖繪示垂直覆蓋第四角落區域106-4、環形區域104的角落部分和裝置區域102的一部分的矩形區域的俯視圖。第5圖繪示橫跨第二區域1040的不同部分的剖視圖。第6圖、第7圖和第8圖繪示積體電路晶片200的俯視圖，以顯示鈍化結構和鈍化結構中的接觸墊結構相對於第一區域1020和第二區域1040如何定位。第一區域1020中的矩形區域將配合第9圖所示的俯視圖更詳細地說明。
第4圖繪示第3圖所示的內連線結構150的第二區域1040的角落區域中的矩形區域的局部俯視圖。第4圖繪示位在第四角落區域106-4正上方的內連線結構150、環形區域104的角落部分和裝置區域102的一部分。換言之，第4圖所示的矩形區域包括第一區域1020的角部、第二區域1040的角落部分以及位在第四角落區域106-4正上方的內連線結構150的一部分。第5圖繪示第二區域1040沿第4圖中的線A-A'、線B-B'或線C-C'中的任一者的局部剖視圖。線A-A'沿X方向延伸，線B-B'沿Y方向延伸，線C-C'沿與X方向或Y方向形成角度θ的方向延伸。在一些實施例中，角度θ可以是約45°。因為第二區域1040具有完全圍繞第一區域1020的閉環形狀，所以第二區域1040的剖視圖沿第4圖中的線A-A'、線B-B'或線C-C'大致相同。
參照第5圖。基底100包括主動區120、閘極結構124和源極/汲極接觸128。每個閘極結構124設置在主動區的通道區上方，且每個源極/汲極接觸128設置在源極/汲極特徵上方，源極/汲極特徵設置在主動區的源極/汲極區域上方。內連線結構150的第二區域1040可以包括嵌入金屬間介電(IMD)層中的9至14個金屬層。在所示的實施例中，內連線結構150包括9個金屬層：第一金屬層M0、第二金屬層M1、第三金屬層M2、第四金屬層M3、第五金屬層M4、第六金屬層M5、第七金屬層M6、第八金屬層M7和第九金屬層M8。在第二區域1040中，每一金屬層包括一或多個金屬線、一或多個通孔條、或一或多個通孔。如第5圖所示，第一金屬層M0包括複數條第一金屬線152，第二金屬層M1包括複數條第二金屬線156，第三金屬層M2包括複數條第三金屬線160，第四金屬層M3包括複數條第四金屬線164，第五金屬層M4包括複數條第五金屬線168，第六金屬層M5包括複數條第六金屬線172，第七金屬層M6包括複數條第七金屬線176，第八金屬層M7包括複數條第八金屬線180，第九金屬層M8包括複數條第九金屬線184。在第二區域1040中，每個金屬層中的每條金屬線完全延伸圍繞以形成圍繞第一區域1020的閉環。亦即，第二區域1040可以被認為是保護裝置區域102和第一區域1020的環形結構的一部分。
在第二區域1040中，金屬層被配置以形成複數個密封環壁。在所示實施例中，第二區域1040包括第一密封環壁1042、第二密封環壁1044、第三密封環壁1046和第四密封環壁1048。第一密封環壁1042、第二密封環壁1044、第三密封環壁1046和第四密封環壁1048沿第二區域1040連續地延伸以完全圍繞第一區域1020。也就是說，第一密封環壁1042圍繞第一區域1020，第二密封環壁1044圍繞第一密封環壁1042，第三密封環壁1046圍繞第二密封環壁1044，第四密封環壁1048圍繞第三密封環壁1046。第一密封環壁1042、第二密封環壁1044、第三密封環壁1046和第四密封環壁1048的每一者是由金屬線和金屬層中的通孔條形成。第一密封環壁1042、第二密封環壁1044、第三密封環壁1046和第四密封環壁1048中的每一者包括更靠近第一區域1020的內壁表面以及遠離第一區域1020的外壁表面。內壁表面和外壁表面中的每一者包括設置在任何金屬層中的至少一個最內金屬線正上方的至少一個最內通孔條。如本揭露所使用的，通孔條垂直地設置在兩相鄰金屬層中的兩條金屬線之間，且在圍繞第一區域1020的閉環中完全地縱向延伸。如第5圖所示，第一金屬層M0包括第一通孔條151，第二金屬層M1包括第二通孔條154，第三金屬層M2包括第三通孔條158，第四金屬層M3包括第四通孔條162，第五金屬層M4包括第五通孔條166，第六金屬層M5包括第六通孔條170，第七金屬層M6包括第七通孔條174，第八金屬層M7包括第八通孔條178，第九金屬層M8包括第九通孔條182。如第5圖所示，通孔條垂直地設置在不同金屬層中的兩條金屬線之間。
第一密封環壁1042包括由垂直排列的最內金屬線和最內通孔條形成的內壁表面以及由垂直排列的最外層金屬線和最外通孔條形成的外壁表面。第二密封環壁1044包括由垂直排列的最內金屬線和最內通孔條形成的內壁表面以及由垂直排列的最外金屬線和最外通孔條形成的外壁表面。第三環壁1046包括由垂直排列的最內金屬線和最內通孔條形成的內壁表面以及由垂直排列的最外層金屬線和最外通孔條形成的外壁表面。第四密封環壁1048包括由垂直排列的最內金屬線和最內通孔條形成的內壁表面以及由垂直排列的最外層金屬線和最外通孔條形成的外壁表面。如第5圖所示，第一密封環壁1042、第二密封環壁1044、第三密封環壁1046和第四密封環壁1048的邊界由內壁表面和外壁表面定義。也就是說，在一些實施例中，密封環壁可以透過填充金屬間介電層而未設有任何金屬線、通孔或通孔條的無圖案區域來與相鄰的密封環壁分隔開。
在所示的實施例中，第一密封環壁1042更靠近第一區域1020，且第四密封環壁1048更靠近切割線400。切割線400是在積體電路晶片200的單一化製程期間進行晶粒鋸切的地方。為了簡潔起見，第一區域1020中的金屬層統稱為金屬層300，且未如第二區域1040中的金屬層一樣詳細地繪示。與第二區域1040不同，第一區域1020不包括密封環壁或通孔條。第一區域1020中的金屬線沒有一條是連續地圍繞周圍延伸以形成閉環。
內連線結構150包括設置在最頂部金屬層上方的第一鈍化層186、嵌入在第一鈍化層186中的至少一個接觸通孔環、設置在第一鈍化層186和至少一個接觸通孔環上方的至少一個接觸墊環、設置在至少一個接觸墊環和第一鈍化層186上方的第二鈍化層194以及位於第二鈍化層194上方的聚合物層196。在所示的實施例中，最頂部金屬層是包括金屬間介電層和嵌入在金屬間介電層中的第九金屬線184的第九金屬層M8。第一鈍化層186設置在金屬間介電層和第九金屬層M8中的第九金屬線184上。在第5圖所示的實施例中，積體電路晶片200包括第一接觸通孔環1902和第二接觸通孔環1922。第一接觸通孔環1902垂直延伸穿過第一鈍化層186以耦合到在第一密封環壁1042頂部的第九金屬線184的其中一者。第二接觸通孔環1922垂直延伸穿過第一鈍化層186以耦合到第三密封環壁1046頂部的第九金屬線184的其中一者。第一接觸墊環1904設置在第一鈍化層186和第一接觸通孔環1902上。第二接觸墊環1924設置在第一鈍化層186和第二接觸通孔環1922上。在一些實施例中，接觸墊環和對應的接觸通孔環可以透過在雙鑲嵌開口中沉積金屬填充層來形成。在這些實施例中，接觸墊環和下方的接觸通孔環是連續的，不具有可視的界面。在所示的實施例中，第一接觸墊環1904和下方的第一接觸通孔環1902是第一墊結構190的不同部分，且第二接觸墊環1924和下方的第二接觸通孔環1922是第二墊結構192的不同部分。在第一接觸通孔環1902和第一接觸墊環1904之間或在第二接觸通孔環1922和第二接觸墊環1924之間可能不存在可視的界面。在雙鑲嵌開口中沉積金屬填充層傾向於在形成接觸通孔環的下方通孔開口正上方形成凹槽或凹陷。如第5圖所示，第一接觸墊環1904包括在第一接觸通孔環1902正上方的第一凹槽197，且第二接觸墊環1924包括在第二接觸通孔環1922正上方的第二凹槽199。第一墊結構190和第二墊結構192都圍繞第一區域1020形成閉環，第一凹槽197和第二凹槽199亦是如此。第一凹槽197和第二凹槽199皆圍繞第一區域1020。沉積在第一凹槽197及/或第二凹槽199上方的第二鈍化層194和聚合物層196亦可以包括對應於第一凹槽197及/或第二凹槽199的凹陷環。
在一些實施例中，第一鈍化層186和第二鈍化層194可以包括未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)、氮化矽、氧化矽或氮氧化矽。第一接觸通孔環1902、第一接觸墊環1904、第二接觸通孔環1922和第二接觸墊環1924可以包括鋁(Al)、銅(Cu)、鋁銅(Al-Cu)、適合的金屬或適合的金屬合金。聚合物層196可以包括環氧樹脂、聚醯亞胺(polyimide；PI)、苯並環丁烯(benzocyclobutene；BCB)或聚苯並噁唑(polybenzoxazole；PBO)。在一實施例中，聚合物層196包括聚醯亞胺(PI)。
第一墊結構190和第二墊結構192圍繞第一區域1020連續延伸以形成閉環。請參照第6圖，第6圖是積體電路晶片200在第一接觸通孔環1902和第二接觸通孔環1922的平面的俯視圖。如第6圖所示，第一接觸通孔環1902第二接觸通孔環1922嵌入於第一鈍化層186中。第一接觸通孔環1902和第二接觸通孔環1922皆圍繞第一區域1020連續延伸以形成閉環。第一接觸通孔環1902和第二接觸通孔環1922中的每一者大致上是矩形的。接著參照第7圖，繪示積體電路晶片200在第一接觸墊環1904和第二接觸墊環1924的平面的俯視圖。如第7圖所示，第一接觸墊環1904和第二接觸墊環1924皆嵌入於第二鈍化層194中。第一接觸墊環1904和第二接觸墊環1924皆圍繞第一區域1020連續延伸以形成閉環。第一接觸墊環1904和第二接觸墊環1924中的每一者大致上是矩形的。
回到第4圖，第一墊結構190的第一接觸墊環1904沿垂直於其縱向的方向具有第一寬度Wl。舉例而言，當第一接觸墊環1904沿Y方向延伸時，沿X方向測量第一寬度W1。類似地，第二接觸墊結構192的第二接觸墊環1924沿垂直於其長度方向的方向具有第二寬度W2。第一寬度W1和第二寬度W2可以介於約2μm和約10μm之間。在所示的實施例中，第一寬度W1大於第二寬度W2。在一些情況下，第一寬度W1介於約6μm和約10μm之間，而第二寬度W2介於約2μm和約6μm之間。在第一寬度W1大於第二寬度W2的實施例中，第二墊結構192更靠近切割線400且更容易受到損壞。使較寬的第一墊結構190更靠近第一區域1020對於在單一化製程期間產生的應力(包括在較窄的第二墊結構192被損壞時產生的應力或應變)提供更好的保護。
如第4圖和第5圖所示，聚合物層196僅設置在第二鈍化層194的內部而未設置在第二鈍化層194的外部。也就是說，聚合物層196的邊界並未一直延伸到外部而相交於第二鈍化層194的邊界或積體電路晶片200的邊界。參照第4圖，聚合物層196覆蓋第一區域1020但不完全覆蓋第二區域1040。在所示的實施例中，聚合物層196與第一墊結構190垂直完全重疊，但不與第二墊結構192完全重疊。這種配置並不是無意義的。根據實驗表示，當聚合物層196存在於切割線400(如第5圖所示)處或附近時，聚合物層196的切割將產生可能導致污染的不需要的碎片種類。為了避免產生這種碎片種類，聚合物層196的邊緣被有意地從積體電路晶片200的邊緣推回，遠離切割線。聚合物層196所覆蓋的區域大致上是矩形的。如雙箭頭所示，可以將聚合物層196的面積調整為更小或更大。在第4圖所示的一些實施例中，聚合物層 196或其角落部分1960與第二墊結構192的一部分垂直重疊。在未明確繪示的一些其他實施例中，聚合物層196可以具有較小的覆蓋率，且不與第二墊結構192的任何部分垂直重疊。聚合物層196的垂直覆蓋亦繪示在第8圖中。聚合物層196的邊緣與積體電路晶片200的所有邊緣分隔開，而積體電路晶片200的所有邊緣重合於第二鈍化層194的邊緣。聚合物層196完全覆蓋第一區域1020，使得裝置區域102被聚合物層196完全覆蓋。在至少一些實施例中，聚合物層196不與角落區域106(包括第一角落區域106-1、第二角落區域106-2、第三角落區域106-3和第四角落區域106-4)垂直重疊。
如第9圖所示，第一區域1020不包括任何接觸墊環或接觸通孔環。相反地，第一區域1020包括複數個接觸墊188，每個接觸墊188透過至少一個頂部通孔187電性耦合到內連線結構150的最頂部金屬層中的至少一條導線。接觸墊188可以是矩形的、L形的或階梯形的。從俯視圖來看，頂部通孔187可以是大致上正方形或矩形的。第一區域1020中的頂部通孔187或接觸墊188皆未延伸一整圈以形成閉環形狀。頂部通孔187嵌入在第一鈍化層186中，且接觸墊188嵌入在第二鈍化層194中。類似於第一墊結構190和第二墊結構192，接觸墊188和對應的(多個)頂部通孔187可以由在雙鑲嵌開口中沉積金屬填充層來形成。在這些情況下，接觸墊188和下方的頂部通孔187可以是連續的，且在接觸墊188和頂部通孔187之間不包括任何可視的界面。複數個接觸墊188可以具有第三寬度W3。第三寬度W3小於第一寬度W1或第二寬度W2。在一些情況下，第三寬度可以介於約1μm和約2μm之間。第一寬度W1與第三寬度W3的比值或第二寬度W2與第三寬度W3的比值可以介於約2和約4之間。
在一範例性方面，本揭露有關於一種積體電路(IC)晶片。積體電路晶片包括具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上的內連線結構、設置在內連線結構上方的第一鈍化層、嵌入在第一鈍化層中的第一接觸通孔環、設置在第一接觸通孔環和第一鈍化層上的第一接觸墊環，設置在第一接觸墊環上方的第二鈍化層以及設置在第二鈍化層的一部分上的聚合物層。第一接觸通孔環和第一接觸墊環完全圍繞裝置區域。
在一些實施例中，內連線結構包括設置在環形區域上方的第一密封環壁以及設置在環形區域上方並圍繞第一密封環壁的第二密封環壁。在一些情況下，第一接觸通孔環延伸穿過第一鈍化層以接觸第一密封環壁的頂部金屬層。在一些實施方式中，積體電路晶片更可以包括延伸穿過第一鈍化層以接觸第二密封環壁的頂部金屬層的第二接觸通孔環，以及設置在第二接觸通孔環和第一鈍化層上的第二接觸墊環。第二接觸通孔環和第二接觸墊環完全圍繞裝置區域。第二鈍化層未設置在第二接觸墊環上方。在一些實施方式中，第一鈍化層和第二鈍化層包括未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽或氮氧化矽。在一些實施例中，聚合物層包括環氧樹脂、聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯並噁唑(PBO)。在一些情況下，第一接觸通孔環和第一接觸墊環包括鋁、銅或鋁銅。在一些實施方式中，第一接觸墊環包括位在第一接觸通孔環正上方的凹槽。
在另一範例性方面，本揭露有關於一種積體電路晶片。積體電路晶片包括具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上且具有位於裝置區域正上方的第一區域以及位於環形區域正上方的第二區域的內連線結構、設置在內連線結構上方的第一鈍化層、設置在第一鈍化層上且位在第一區域正上方的複數個接觸墊、設置在第一鈍化層上且位在第二區域正上方的第一接觸墊環、設置在複數個接觸墊和第一接觸墊環上方且位在第二區域正上方的第二鈍化層以及設置在第二鈍化層的一部分上的聚合物層。第一接觸墊環完全圍繞第二區域。
在一些實施例中，複數個接觸墊中的每一者都具有第一寬度，且第一接觸墊環具有大於第一寬度的第二寬度。在一些實施例中，第二寬度與第一寬度的比值介於約2和約4之間。在一些實施例中，第二區域包括以閉環圍繞第一區域的第一密封環壁、圍繞第一密封環壁的第二密封環壁、圍繞第二密封環壁的第三密封環壁以及圍繞第三密封環壁的第四密封環壁。在一些實施方式中，積體電路晶片更包括第一接觸通孔環，延伸穿過第一鈍化層以垂直地耦合第一接觸墊環和第一密封環壁的頂部金屬層。在一些實施例中，積體電路晶片更包括設置在第一鈍化層上並圍繞第一接觸通孔環的第二接觸墊環、延伸穿過第一鈍化層以將第二接觸墊環垂直耦合到第三密封環壁的頂部金屬層的第二接觸通孔環以及設置在第二接觸通孔環和第一鈍化層上的第二接觸墊環。第二鈍化層未設置在第二接觸墊環上方。在一些情況下，第二接觸墊環包括位在第一接觸通孔環正上方的凹槽。
在又一範例性方面，本揭露有關於一種積體電路晶片。積體電路晶片包括具有裝置區域和圍繞裝置區域的環形區域的基底、設置在基底上且具有位於裝置區域正上方的第一區域和位於環形區域正上方的第二區域的內連線結構、設置在內連線結構上方的第一鈍化層，設置在第一鈍化層上方的第二鈍化層以及設置在第二鈍化層的內部而非第二鈍化層的外部的聚合物層。第二鈍化層的外部與第二區域垂直重疊。
在一些實施例中，第一鈍化層和第二鈍化層包括未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽或氮氧化矽。聚合物層包括環氧樹脂、聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯並噁唑(PBO)。在一些情況下，積體電路晶片更可以包括嵌入在第一鈍化層中的第一接觸通孔環、設置在第一接觸通孔環和第一鈍化層上的第一接觸墊環、嵌入在第一鈍化層中的第二接觸通孔環以及設置在第一鈍化層和第二接觸通孔環上的第二接觸墊環。第二接觸墊環圍繞第一接觸墊環。在一些情況下，內部與第一接觸墊環完全垂直重疊。在一些實施例中，內部不與第二接觸墊環的至少一部分垂直重疊。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
100:基底 102:裝置區域 104:環形區域 106:角落區域 106-1:第一角落區域 106-2:第二角落區域 106-3:第三角落區域 106-4:第四角落區域 1020:第一區域 1040:第二區域 1042:第一密封環壁 1044:第二密封環壁 1046:第三密封環壁 1048:第四密封環壁 120:主動區 124:閘極結構 128:源極/汲極接觸 150:內連線結構 151:第一通孔條 152:第一金屬線 154:第二通孔條 156:第二金屬線 158:第三通孔條 160:第三金屬線 162:第四通孔條 164:第四金屬線 166:第五通孔條 168:第五金屬線 170:第六通孔條 172:第六金屬線 174:第七通孔條 176:第七金屬線 178:第八通孔條 180:第八金屬線 182:第九通孔條 184:第九金屬線 186:第一鈍化層 187:頂部通孔 188:接觸墊 190:第一墊結構 1902:第一接觸通孔環 1904:第一接觸墊環 192:第二墊結構 1922:第二接觸通孔環 1924:第二接觸墊環 194:第二鈍化層 196:聚合物層 1960:角落部分 197:第一凹槽 199:第二凹槽 200:積體電路晶片 300:金屬層 A-A’, B-B’, C-C’:線 M0:第一金屬層 M1:第二金屬層 M2:第三金屬層 M3:第四金屬層 M4:第五金屬層 M5:第六金屬層 M6:第七金屬層 M7:第八金屬層 M8:第九金屬層 W1:第一寬度 W2:第二寬度 W3:第三寬度 θ:角度
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖繪示根據本揭露的一或多個方面的基底的俯視圖。 第2圖繪示根據本揭露的一或多個方面的包括第1圖中的基底和設置在上方的內連線結構的積體電路(integrated circuit；IC)晶片的剖視圖。 第3圖繪示根據本揭露的一或多個方面的第2圖的積體電路晶片的俯視圖。 第4圖繪示根據本揭露的一或多個方面的設置在第1圖中基底的角落區域上方的內連線結構的一部分的放大局部俯視圖。 第5圖繪示根據本揭露的一或多個方面的設置在第1圖中基底的環形區域上方的內連線結構的一部分的放大局部剖視圖。 第6圖繪示根據本揭露的一或多個方面的第3圖中的積體電路晶片的俯視圖，繪示範例性接觸通孔環相對於積體電路晶片的其他特徵如何定位。 第7圖繪示根據本揭露的一或多個方面的第3圖中的積體電路晶片的俯視圖，繪示範例性接觸墊環相對於積體電路晶片的其他特徵如何定位。 第8圖繪示根據本揭露的一或多個方面的第3圖中的積體電路晶片的俯視圖，繪示範例聚合物層相對於積體電路晶片的其他特徵如何定位。 第9圖繪示根據本揭露的一或多個方面的設置在第1圖中基底的裝置區域上方的內連線結構的一部分的放大局部俯視圖。
102:裝置區域
104:環形區域
106-4:第四角落區域
1020:第一區域
1040:第二區域
150:內連線結構
190:第一墊結構
1904:第一接觸墊環
192:第二墊結構
1924:第二接觸墊環
194:第二鈍化層
196:聚合物層
1960:角落部分
A-A’,B-B’,C-C’:線
W1:第一寬度
W2:第二寬度
θ:角度

Claims (20)

  1. 一種積體電路晶片，包括： 一基底，包括： 一裝置區域；以及 一環形區域，圍繞該裝置區域； 一內連線結構，設置於該基底上； 一第一鈍化層，設置於該內連線結構上方； 一第一接觸通孔環，嵌入於該第一鈍化層中； 一第一接觸墊環，設置在該第一接觸通孔環和該第一鈍化層上； 一第二鈍化層，設置在該第一接觸墊環上方；以及 一聚合物層，設置在該第二鈍化層的一部分上， 其中該第一接觸通孔環和該第一接觸墊環完全圍繞該裝置區域。
  2. 如請求項1之積體電路晶片，其中該內連線結構包括： 一第一密封環壁，設置在該環形區域上方；以及 一第二密封環壁，設置在該環形區域上方且圍繞該第一密封環壁。
  3. 如請求項2之積體電路晶片，其中該第一接觸通孔環延伸穿過該第一鈍化層以接觸該第一密封環壁的一頂部金屬層。
  4. 如請求項3之積體電路晶片，更包括： 一第二接觸通孔環，延伸穿過該第一鈍化層以接觸該第二密封環壁的一頂部金屬層；以及 一第二接觸墊環，設置在該第二接觸通孔環和該第一鈍化層上， 其中該第二接觸通孔環和該第二接觸墊環完全圍繞該裝置區域， 其中該第二鈍化層未設置在該第二接觸墊環上方。
  5. 如請求項1之積體電路晶片，其中該第一鈍化層和該第二鈍化層包括未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽或氮氧化矽。
  6. 如請求項1之積體電路晶片，其中該聚合物層包括環氧樹脂、聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯並噁唑(PBO)。
  7. 如請求項1之積體電路晶片，其中該第一接觸通孔環和該第一接觸墊環包括鋁、銅或鋁銅。
  8. 如請求項1之積體電路晶片，其中該第一接觸墊環包括位於該第一接觸通孔環正上方的一凹槽。
  9. 一種積體電路晶片，包括： 一基底，包括： 裝置區域；以及 一環形區域，圍繞該裝置區域； 一內連線結構，設置在該基底上且包括： 一第一區域，位在該裝置區域正上方；以及 一第二區域，位在該環形區域正上方； 一第一鈍化層，設置在該內連線結構上方； 複數個接觸墊，設置在該第一鈍化層上且位於該第一區域正上方； 一第一接觸墊環，設置在該第一鈍化層上且位在該第二區域正上方； 一第二鈍化層，設置在該等接觸墊和該第一接觸墊環上方；以及 一聚合物層，設置在該第二鈍化層的一部分上， 其中該第一接觸墊環完全圍繞該第二區域。
  10. 如請求項9之積體電路晶片，其中該等接觸墊中的每一者包括一第一寬度， 其中該第一接觸墊環包括大於該第一寬度的一第二寬度。
  11. 如請求項10之積體電路晶片，其中該第二寬度與該第一寬度的比值介於2和4之間。
  12. 如請求項9之積體電路晶片，其中該第二區域包括： 一第一密封環壁，以閉環圍繞該第一區域； 一第二密封環壁，圍繞該第一密封環壁； 一第三密封環壁，圍繞該第二密封環壁；以及 一第四密封環壁，圍繞該第三密封環壁。
  13. 如請求項12之積體電路晶片，更包括： 一第一接觸通孔環，延伸穿過該第一鈍化層以垂直耦合該第一接觸墊環和該第一密封環壁的一頂部金屬層。
  14. 如請求項13之積體電路晶片，更包括： 一第二接觸墊環，設置在該第一鈍化層上且圍繞該第一接觸通孔環； 一第二接觸通孔環，延伸穿過該第一鈍化層以將該第二接觸墊環垂直耦合到該第三密封環壁的一頂部金屬層；以及 一第二接觸墊環，設置在該第二接觸通孔環和該第一鈍化層上， 其中該第二鈍化層未設置在該第二接觸墊環上方。
  15. 如請求項14之積體電路晶片，其中該第二接觸墊環包括位於該第一接觸通孔環正上方的一凹槽。
  16. 一種積體電路晶片，包括： 一基底，包括： 一裝置區域；以及 一環形區域，圍繞該裝置區域； 一內連線結構，設置在該基底上且包括： 一第一區域，位在該裝置區域正上方；以及 一第二區域，位在該環形區域正上方； 一第一鈍化層，設置在該內連線結構上方； 一第二鈍化層，設置在該第一鈍化層上方；以及 一聚合物層，設置在該第二鈍化層的一內部而非在該第二鈍化層的一外部， 其中該第二鈍化層的該外部與該第二區域垂直地重疊。
  17. 如請求項16之積體電路晶片，其中該第一鈍化層和該第二鈍化層包括未摻雜的矽酸鹽玻璃(USG)、氮化矽、氧化矽或氮氧化矽，以及 其中該聚合物層包括環氧樹脂、聚醯亞胺(PI)、苯並環丁烯(BCB)或聚苯並噁唑(PBO)。
  18. 如請求項16之積體電路晶片，更包括： 一第一接觸通孔環，嵌入在該第一鈍化層中； 一第一接觸墊環，設置在該第一接觸通孔環和該第一鈍化層上； 一第二接觸通孔環，嵌入該第一鈍化層中；以及 一第二接觸墊環，設置在該第一鈍化層和該第二接觸通孔環上， 其中該第二接觸墊環圍繞該第一接觸墊環。
  19. 如請求項18之積體電路晶片，其中該內部與該第一接觸墊環垂直地完全重疊。
  20. 如請求項18之積體電路晶片，其中該內部未與該第二接觸墊環的至少一部分垂直地重疊。
TW111120531A 2021-07-22 2022-06-02 積體電路晶片 TWI822077B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163224598P 2021-07-22 2021-07-22
US63/224,598 2021-07-22
US17/703,668 US20230026785A1 (en) 2021-07-22 2022-03-24 Seal structures including passivation structures
US17/703,668 2022-03-24

Publications (2)

Publication Number Publication Date
TW202320248A true TW202320248A (zh) 2023-05-16
TWI822077B TWI822077B (zh) 2023-11-11

Family

ID=84221337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111120531A TWI822077B (zh) 2021-07-22 2022-06-02 積體電路晶片

Country Status (3)

Country Link
US (1) US20230026785A1 (zh)
CN (1) CN217955852U (zh)
TW (1) TWI822077B (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond

Also Published As

Publication number Publication date
US20230026785A1 (en) 2023-01-26
TWI822077B (zh) 2023-11-11
CN217955852U (zh) 2022-12-02

Similar Documents

Publication Publication Date Title
TWI657579B (zh) 半導體裝置及其製造方法
US20240347381A1 (en) Semiconductor device structure with interconnect structure having air gap
TW202335235A (zh) 積體電路結構及其製造方法
US20240178069A1 (en) Semiconductor device structure and method for manufacturing the same
US20230397502A1 (en) Seal structures
TWI832342B (zh) 半導體結構
TWI822189B (zh) 積體電路晶片以及用於製造互連結構的方法
TWI814378B (zh) 積體電路晶片
TWI822077B (zh) 積體電路晶片
US20230307322A1 (en) Backside leakage prevention
US20230154870A1 (en) Dual side seal rings
TWI844126B (zh) 積體電路晶片及角落應力釋放結構
CN220021083U (zh) 半导体结构
US20240222434A1 (en) Semiconductor device structure with source/drain structure and method for forming the same
US11728338B2 (en) Seal structures
US20240014041A1 (en) Semiconductor device structure with gate stack and method for forming the same
US20230035217A1 (en) Seal Ring Structure and Method of Fabricating the Same
US12040324B2 (en) Semiconductor device with active pattern including a transition pattern and method for fabricating the same
US20240088026A1 (en) Passive devices in bonding layers
US20230019608A1 (en) Seal ring for semiconductor device with gate-all-around transistors
TW202207365A (zh) 半導體結構及其形成方法
TW202316530A (zh) 積體電路晶片