TWI814378B - 積體電路晶片 - Google Patents

積體電路晶片 Download PDF

Info

Publication number
TWI814378B
TWI814378B TW111118024A TW111118024A TWI814378B TW I814378 B TWI814378 B TW I814378B TW 111118024 A TW111118024 A TW 111118024A TW 111118024 A TW111118024 A TW 111118024A TW I814378 B TWI814378 B TW I814378B
Authority
TW
Taiwan
Prior art keywords
wall
metal
closed ring
ring wall
device area
Prior art date
Application number
TW111118024A
Other languages
English (en)
Other versions
TW202305962A (zh
Inventor
陳春宇
賴彥良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202305962A publication Critical patent/TW202305962A/zh
Application granted granted Critical
Publication of TWI814378B publication Critical patent/TWI814378B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

提供積體電路晶片以及密封環結構。根據本揭露的一種積體電路晶片包括基板以及位於基板上方的第一互連層。第一互連層包括第一裝置區域和圍繞第一裝置區域的第一環區域。第一環區域包括完全圍繞第一裝置區域的第一壁以及完全圍繞第一裝置區域和第一壁的第二壁。沿著第一裝置區域的邊緣，第一壁與第二壁通過第一金屬間介電層和至少一第一虛設金屬線隔開。在第一裝置區域的角落附近，第一壁與第二壁僅通過第一金屬間介電層隔開。

Description

積體電路晶片
本發明實施例係關於一種半導體技術，特別係有關於一種在其密封環結構包括應力吸收結構的積體電路晶片。
半導體積體電路(integrated circuit；IC)產業經歷了指數性的成長。積體電路材料及設計的技術進步已產生了多個世代的積體電路，其中每個世代都比前一世代具有更小且更複雜的電路。在積體電路演化的過程中，在幾何尺寸(即，使用製造製程可產生的最小部件(或線))減小的同時，功能密度(即，每個晶片區的互連裝置的數量)通常會增加。此縮小化的過程通常通過提高生產效率及降低相關成本來提供效益。這種縮小化也增加了加工及製造積體電路的複雜性。
舉例來說，隨著積體電路技術朝向更小的技術節點發展，已提出了多閘極金屬氧化物半導體場效應電晶體(multi-gate metal-oxide-semiconductor field effect transistor；multi-gate MOSFET、或multi-gate裝置)，通過增加閘極通道耦合、減低截止狀態電流和減少短通道效應(short-channel effects；SCEs)來改善閘極控制。多閘極裝置通常是指具有設置在通道區域的多於一側上方的閘極結構或其部分的裝置。鰭狀場效應電晶體(Fin-like field effect transistors；FinFETs)和多橋通道(multi-bridge-channel；MBC)電晶體是多閘極裝置的示例，它們已成為高性能和低洩漏應用的熱門和有希望的候選者。鰭狀場效應電晶體具有在多於一側上由閘極包裹的升高通道(例如，閘極包裹從基板延伸的半導體材料“鰭(fin)”的頂部和側壁)。多橋通道電晶體具有部分或完全地圍繞通道區域延伸的閘極結構，以在兩側或更多側上對通道區域提供通路(access)。由於其閘極結構圍繞通道區域，多橋通道電晶體也可以稱為環繞式閘極電晶體(surrounding gate transistor；SGT)或閘極全環(gate-all-around；GAA)電晶體。
由於比例縮小，鰭狀場效應電晶體或多橋通道電晶體的結構可能容易因單片化(singulation)期間的霧氣侵入或應力而受到損壞。密封結構已用於保護半導體裝置。儘管現有的密封結構通常已經足以滿足其預期目的，但它們仍不是在所有方面都令人滿意的。
本揭露一些實施例提供一種積體電路晶片，包括基板以及第一互連層。第一互連層位於基板上方，並包括第一裝置區域和圍繞該第一裝置區域的第一環區域。第一環區域包括第一壁以及第二壁。第一壁完全圍繞第一裝置區域。第二壁完全圍繞第一裝置區域和第一壁。沿著第一裝置區域的邊緣，第一壁與第二壁通過第一金屬間介電層和至少一第一虛設金屬線隔開。在第一裝置區域的角落附近，第一壁與第二壁僅通過第一金屬間介電層隔開。
本揭露一些實施例提供一種積體電路晶片，包括互連結構，其包括密封環結構。密封環結構包括第一封閉環壁以及第二封閉環壁。第一封閉 環壁包括四個邊緣和四個角落。第二封閉環壁完全圍繞第一封閉環壁。沿著第一封閉環壁的四個邊緣，第一封閉環壁與第二封閉環壁通過第一金屬間介電層和至少一第一虛設金屬線隔開。沿著第一封閉環壁的四個角落，第一封閉環壁與第二封閉環壁僅通過第一金屬間介電層隔開。
本揭露一些實施例提供一種積體電路晶片，包括基板以及第一互連層。基板包括裝置區域以及圍繞裝置區域的環區域。第一互連層設置在基板上，且第一互連層包括第一區域以及第二區域。第一區域直接設置在裝置區域上方。第二區域直接設置在環區域上方。第二區域包括具有四個角落的封閉矩形環，且第二區域包括在四個角落處的四個應力吸收區。
100:基板
102:裝置區域
104:內環
1042:第五密封環壁
1044:第六密封環壁
104C:第二應力吸收區
1042I:內壁表面
1042O:外壁表面
106:內角落區
106-1:第一內角落區
106-2:第二內角落區
106-3:第三內角落區
106-4:第四內角落區
108:外環
1082:第一密封環壁
1084:第二密封環壁
1086:第三密封環壁
1088:第四密封環壁
108C:第一應力吸收區
1082I:內壁表面
1082O:外壁表面
110:外角落區
110-1:第一外角落區
110-2:第二外角落區
110-3:第三外角落區
110-4:第四外角落區
1142:第四組虛設金屬條
1182:第一組虛設金屬條
1184:第二組虛設金屬條
1186:第三組虛設金屬條
122:第一間隙
124:第二間隙
126:第三間隙
128:第一橫向連接件
130:第二橫向連接件
132:第四間隙
150:互連結構
160:第一方形區域
180:第二方形區域
200:積體電路晶片
202:第一金屬間介電層
204:第一金屬線
206:第二金屬間介電層
208:第一接觸通孔
210:第二金屬線
212:第三金屬間介電層
214:第二接觸通孔
216:第三金屬線
218:第四金屬間介電層
220:第三接觸通孔
222:第四金屬線
304:(第一)環形金屬線
306:第四接觸通孔
308:(第一)通孔條
310:(第二)環形金屬線
312:第五接觸通孔
314:(第二)通孔條
316:(第三)環形金屬線
318:第六接觸通孔
320:(第三)通孔條
322:(第四)環形金屬線
404:(第五)環形金屬線
406:第七接觸通孔
408:(第四)通孔條
410:(第六)環形金屬線
412:第八接觸通孔
414:(第五)通孔條
416:(第七)環形金屬線
418:第九接觸通孔
420:第六通孔條
422:(第八)環形金屬線
X,Y,Z:方向
θ:夾角
G1:第一間隙寬度
G2:第二間隙寬度
G3:第三間隙寬度
G4:第四間隙寬度
M0:第一金屬層
M1:第二金屬層
M2:第三金屬層
M3:第四金屬層
P1:第一間距
P2:第二間距
P5:第五間距
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
A-A’,B-B’,C-C’,D-D’,E-E’:線
根據以下的詳細說明並配合所附圖式做完整揭露。須強調的是，根據本產業的一般作業，圖示並未必按照比例繪製，僅供說明之用。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖示出根據本揭露一或多個實施例之一基板的頂視圖。
第2圖示出根據本揭露一或多個實施例之設置在第1圖中的基板上的一互連結構的剖視圖。
第3圖示出根據本揭露一或多個實施例之設置在第1圖中的基板上的一互連結構的頂視圖。
第4圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的一裝置區域上方的互連結構的一部分的局部放大剖視圖。
第5圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的一外角落 區上方的互連結構的一部分的局部放大頂視圖。
第6圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的外角落區上方的互連結構的一部分的局部放大剖視圖。
第7圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的外角落區上方的互連結構的一部分的局部放大剖視圖。
第8圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的一內角落區上方的互連結構的一部分的局部放大頂視圖。
第9圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的內角落區上方的互連結構的一部分的局部放大剖視圖。
第10圖示出根據本揭露一或多個實施例之設置在第1圖中的基板的內角落區上方的互連結構的一部分的局部放大剖視圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或配置之間的關係。
再者，空間相關用語，例如“在...下方”、“下方”、“較低的”、 “在...上方”、“較高的”等等，是為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
當用“大約”、“左右”等來描述數字或數字範圍時，該術語旨在涵蓋在合理範圍內的數字，考慮到本領域普通技術人員所理解的製造過程中固有的變化。舉例來說，基於與製造具有與數字相關聯的特性的特徵相關的已知製造公差，數字的數量或範圍涵蓋包括所描述的數量的合理範圍，例如在所描述的數量的+/-10%內。舉例來說，具有“約5奈米”厚度的材料層可以涵蓋從4.25奈米至5.75奈米的尺寸範圍，其中本領域普通技術人員已知與沉積材料層相關的製造公差為+/-15%。更進一步地，本揭露可以在各種示例中重複參考數字及/或字母。此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或配置之間的關係。為避免疑慮，本揭露圖式中的X、Y和Z方向相互垂直。在整個本揭露中，相似的參考符號表示相似的特徵，除非另有說明。
密封結構用於防止積體電路晶片中的半導體裝置在積體電路晶片的單片化製程中由於霧氣侵入或應力而損壞。隨著產業朝向更小的裝置節點發展，多閘極裝置(例如，鰭狀場效應電晶體(FinFETs)和多橋通道(MBC)電晶體)應運而生。儘管鰭狀場效應電晶體和多橋通道電晶體改善了閘極控制和短通道效應，但它們也不能免受水和應力的損害。事實上，由於其精細的尺寸和結構，如果沒有足夠的密封結構，它們還可能更容易損壞。在一些現有的技術中，密封環結構不僅存在於前段(front-end-of-line；FEOL)和中段(middle-end-of-line；MEOL)結構中，也出現在後段(back-end-of-line；BEOL)結構中。如本文 中所使用的，前段(FEOL)結構包括在半導體基板上製造的電晶體或其他半導體裝置的結構特徵；中段(MEOL)結構包括源極/汲極接觸通孔(contact vias)或閘極接觸通孔；後段(BEOL)結構包括互連結構。當互連結構或其前體(precursor)經受平坦化製程時，互連結構中各種金屬層上的圖案密度對於防止凹陷或不平整表面是重要的。當金屬層中的圖案密度基本上不均勻時，可能會在局部密度較小的區域出現凹陷。然而，也觀察到當互連結構中的圖案密度均勻時，密封環結構可能無法充分吸收應力，導致對積體電路晶片造成不良損壞。
本揭露提供一種積體電路晶片的實施例，該積體電路晶片在其密封環結構包括應力吸收結構。根據本揭露的實施例，積體電路晶片包括基板以及設置在基板上的互連結構。基板包括裝置區域、圍繞裝置區域的內環、以及圍繞內環的外環。基板上方的互連結構還包括與基板中的多個區域垂直對應的多個部分。互連結構之直接設置在(disposed directly)內環和外環上方的部分包括複數個密封環壁。儘管虛設金屬條(dummy metal bars)可以插入密封環壁之間以提供均勻的圖案密度，但它們被刻意地從角落區域省略以提供應力吸收。
首先參考第1圖，其為基板100的頂視圖。基板100包括一裝置區域102、連續圍繞裝置區域102的一內環104、連續圍繞內環104的一外環108、設置在內環104的外角落與外環108的內角落之間的四個內角落區106、以及設置在外環108的外角落處的四個外角落區110。內角落區106包括第一內角落區106-1、第二內角落區106-2、第三內角落區106-3、以及第四內角落區106-4。為了便於參考，第一內角落區106-1、第二內角落區106-2、第三內角落區106-3及第四內角落區106-4可以統稱為(多個)內角落區106或分別稱為一內角落區106，視上下文的需要。外角落區110包括第一外角落區110-1、第二外角落區110-2、 第三外角落區110-3、以及第四外角落區110-4。為了便於參考，第一外角落區110-1、第二外角落區110-2、第三外角落區110-3及第四外角落區110-4可以統稱為(多個)外角落區110或分別稱為一外角落區110，視上下文的需要。當沿Z方向觀察時，基板100的形狀可以是矩形。在這些實施例中，每個內角落區106類似於一直角頂點被剪掉的直角三角形，且每個外角落區110是一直角三角形。在第1圖中所示的實施例中，內角落區106或外角落區110中之每個直角三角形是一等腰三角形。換句話說，每個外角落區110的斜邊與X方向或Y方向形成夾角θ。夾角θ為45°。內環104和外環108中之每一者基本上是具有四個角落的矩形。
在一些實施例中，基板100可以是體型(bulk)矽(Si)基板。或者，基板100可以包括元素半導體，例如鍺(Ge)；化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)；或上述的組合。在一些實施例中，基板100包括一或多種III-V族材料、一種或多種II-VI族材料或上述的組合。在又一些情況下，基板100是絕緣體上半導體基板，例如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GeOI)基板。在又一些實施例中，基板100可以是鑽石基板或藍寶石基板。
基板100可以包括各種半導體結構，例如主動區域、設置在主動區域的通道區域上方的閘極結構、設置在主動區域的源極/汲極區域上方的源極/汲極特徵、設置在源極/汲極特徵上方的源極/汲極接觸(contact)、以及設置在閘 極結構上方的閘極接觸通孔。主動區域可以包括矽(Si)或合適的半導體材料。每個分段(segmented)閘極結構包括閘極介電層和位於閘極介電層上方的閘極電極層。在一些實施例中，閘極介電層包括界面層和高介電常數(high-K)閘極介電層。如本文中所使用和描述的，高介電常數(high-K)介電材料包括具有高介電常數的介電材料，例如大於熱氧化矽的介電常數(~3.9)。界面層可以包括介電材料，例如氧化矽、矽酸鉿或氮氧化矽。界面層可以通過化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他合適的方法形成。高介電常數閘極介電層可以包括氧化鉿。或者，高介電常數閘極介電層可以包括其他高介電常數介電材料，例如二氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O5)、氧化鉿矽(HfSiO4)、二氧化鋯(ZrO2)，氧化鋯矽(ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鋯(ZrO)、氧化釔(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、上述的組合、或其他合適的材料。高介電常數閘極介電層可以通過原子層沉積、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積、氧化及/或其他合適的方法形成。
分段閘極結構的閘極電極層可以包括單層或多層結構，例如具有選定功函數以增強裝置性能的金屬層(功函數金屬層)、襯層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。作為示例，閘極電極層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、鉭碳化鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦 (Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他難熔(refractory)金屬、其他合適的金屬材料、或上述的組合。在各種實施例中，閘極電極層可以通過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發(e-beam evaporation)或其他合適的製程形成。
源極/汲極特徵可以包括摻雜有例如磷(P)或砷(As)的n型摻雜物的矽(Si)、或者摻雜有例如硼(B)或二氟化硼(BF2)的p型摻雜物的矽鍺(SiGe)。源極/汲極特徵可以包括阻擋層、矽化物層以及設置在矽化物層上方的金屬填料層。阻擋層可以包括氮化鈦或氮化鉭。矽化物層可以包括矽化鈦、矽化鉭、矽化鈷、矽化鎳或矽化鎢。矽化物層與源極/汲極特徵相接以降低接觸電阻。金屬填料層可以包括釕(Ru)、銅(Cu)、鎳(Ni)、鈷(Co)或鎢(W)。
第2圖示出設置在第1圖中的基板100上的一互連結構150的剖視圖。互連結構150可以包括多於9個金屬線層，例如10個金屬層與14個金屬層之間。每個金屬層包括嵌入在一金屬間介電(intermetal dielectric；IMD)層中的導電線。互連結構150還包括將不同金屬層中的導電線垂直互連的接觸通孔。金屬間介電層可以包括例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃、摻雜矽氧化物、硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)等材料及/或其他合適的介電材料。導電線及接觸通孔可以包括銅(Cu)、氮化鈦(TiN)、鎢(W)或釕(Ru)。互連結構150功能性地連接基板100中的電晶體或半導體裝置。互連結構150及基板100可以統稱為一積體電路(IC)晶片。
基板100中的半導體結構形成電晶體，例如平面電晶體或多閘極 電晶體。多閘極電晶體的示例可以包括鰭狀場效應電晶體(Fin-like field effect transistors；FinFETs)和多橋通道(multi-bridge-channel；MBC)電晶體。鰭狀場效應電晶體具有在多於一側上由閘極包裹的升高通道(例如，閘極包裹從基板延伸的半導體材料“鰭(fin)”的頂部和側壁)。多橋通道電晶體具有部分或完全地圍繞通道區域延伸的閘極結構，以在兩側或更多側上對通道區域提供通路(access)。由於其閘極結構圍繞通道區域，多橋通道電晶體也可以稱為環繞式閘極電晶體(surrounding gate transistor；SGT)或閘極全環(gate-all-around；GAA)電晶體。當基板100中的電晶體是平面電晶體時，主動區域可以包括嵌入在介電層中的半導體特徵。當基板100中的電晶體是鰭狀場效應電晶體時，主動區域可以包括上升到隔離特徵之上的鰭狀半導體結構，且閘極結構設置在鰭狀半導體結構上方以與鰭狀半導體結構的兩個或三個表面接合。當基板100中的電晶體是多橋通道電晶體時，主動區域可以各自包括奈米結構的垂直堆疊，且閘極結構包裹在奈米結構的垂直堆疊中之每個奈米結構周圍。奈米結構可以具有不同的橫截面。在一些情況下，奈米結構具有與其厚度基本上相似的寬度並且可以稱為奈米線。在一些其他情況下，奈米結構具有大於其厚度的寬度並且可以稱為奈米片。
第3圖示出積體電路晶片200的頂視圖，積體電路晶片200包括基板100以及設置在基板100上的互連結構150。如第3圖中所示，互連結構150覆蓋基板100的各個區域，並包括與基板100的各個區域垂直(即，沿Z方向)對應的各個部分。互連結構150的這些各個部分將在下面更詳細地描述。舉例來說，互連結構150之直接在裝置區域102上方的部分將在沿第3圖中的線A-A’截取的第4圖中的局部剖視圖中更詳細地描述。第5圖示出垂直覆蓋第四外角落區110- 4、一部分的外環108和一部分的第四內角落區106-4的第一方形區域160。第6圖和第7圖示出第一方形區域160中不同部分的剖視圖。第8圖示出垂直覆蓋第四內角落區106-4、一部分的內環104和一部分的裝置區域102的第二方形區域180。第9圖和第10圖示出第二方形區域180中不同部分的剖視圖。根據本揭露，第一方形區域160及/或第二方形區域180可以包括應力吸收區，其中虛設金屬條被刻意地省略。由於省略了虛設金屬條，應力吸收區具有較低的圖案密度。同時，較低的圖案密度為應力吸收區提供了吸收後續製程(例如，單片化製程)中產生的應力的能力。
第4圖示出互連結構150之直接在裝置區域102上方的一部分的局部剖視圖。為了簡化說明，第4圖僅示出互連結構150的前四層金屬層。前四層金屬層是最靠近基板100的金屬層，並包括第一金屬層M0、第二金屬層M1、第三金屬層M2、以及第四金屬層M3。在一些實施例中，在第四金屬層M3之上的金屬層的尺寸可以遠大於第四金屬層M3的尺寸。如第4圖中所示，第一金屬層M0包括一第一金屬間介電(IMD)層202和嵌入在第一金屬間介電層202中的多個第一金屬線204。第二金屬層M1包括一第二金屬間介電層206和嵌入在第二金屬間介電層206中的多個第二金屬線210。第二金屬線210沿X方向縱向延伸。每個第二金屬線210通過第一接觸通孔208電耦接到第一金屬層M0中的選定第一金屬線204，第一接觸通孔208也嵌入在第二金屬間介電層206中。第三金屬層M2包括一第三金屬間介電層212和嵌入在第三金屬間介電層212中的多個第三金屬線216。第三金屬線216沿Y方向縱向延伸。每個第三金屬線216通過第二接觸通孔214電耦接到第二金屬層M1中的選定第二金屬線210，第二接觸通孔214也嵌入在第三金屬間介電層212中。第四金屬層M3包括一第四金屬間介電層218和嵌入 在第四金屬間介電層218中的多個第四金屬線222。第四金屬線222沿X方向縱向延伸。每個第四金屬線222通過第三接觸通孔220電耦接到第三金屬層M2中的選定第三金屬線216，第三接觸通孔220也嵌入在第四金屬間介電層218中。
第一金屬間介電層202、第二金屬間介電層206、第三金屬間介電層212和第四金屬間介電層218可以包括二氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、碳摻雜氧化矽、低介電常數(low-k)介電材料、或上述的組合。第一金屬線204、第二金屬線210、第三金屬線216、第四金屬線222、第一接觸通孔208、第二接觸通孔214和第三接觸通孔220可以包括鋁、銅、鋁/矽/銅合金、鈦、釕、鎢、金屬矽化物、或上述的組合。在一些實施例中，第一金屬線204、第二金屬線210、第三金屬線216、第四金屬線222、第一接觸通孔208、第二接觸通孔214和第三接觸通孔220可以進一步包括阻擋層以阻止電遷移。阻擋層可以包括氮化鈦或氮化鉭。
如第4圖中所示，直接在裝置區域102上方的互連結構150的部分中，相鄰金屬層中的金屬線是正交的。舉例來說，第一金屬線204和第三金屬線216沿Y方向延伸，第二金屬線210和第四金屬線222沿X方向延伸。通常，設置在離基板100較遠的金屬層中的金屬線可以具有較大的尺寸。儘管這種趨勢存在於前四層金屬層中，但前四層金屬層中的金屬線可以具有相對相似的尺寸。第五金屬層或第六金屬層中的金屬線可以具有大得多的尺寸。在所描繪的實施例中，第一金屬線204各自具有沿x方向的第一寬度W1並且以第一間距P1排列。在一些情況下，第一寬度W1可以介於約20奈米和約50奈米之間，且第一間距P1可以是第一寬度W1的約兩倍，介於約40奈米和約100奈米之間。儘管 未標註第二金屬線210的寬度和間距，但它們可以與第一金屬線204的寬度和間距相似。如上所述，離基板100較遠的金屬層的金屬線具有較大的尺寸。舉例來說，第十金屬層(M9，未明確示出)中的第十金屬線的寬度可以介於約5微米和約6微米之間。
第5圖示出第一方形區域160的放大頂視圖，第一方形區域160直接位於第四外角落區110-4、外環108的一個角落和第四內角落區106的一部分上方。直接在外環108上方的互連結構150的部分包括一密封環結構，該密封環結構包括複數個密封環壁，每個密封環壁都是圍繞裝置區域102的封閉環結構。為了便於參考，關於互連結構150，其直接在基板100的一區域上方的部分可以由該區域指代。舉例來說，互連結構150之在裝置區域102上方的部分可以稱為裝置區域102，而互連結構150之直接在外環108上方的部分可以稱為外環108。在所描繪的實施例中，直接在外環108上方的互連結構150的部分包括第一密封環壁1082、第二密封環壁1084、第三密封環壁1086、以及第四密封環壁1088。請注意，儘管外環108被顯示為包括四個密封環壁，但應理解的是，外環108可以包括更少或更多的密封環壁。每個密封環壁包括在每個金屬層中的複數個金屬線。一個密封環壁中的複數個金屬線基本上彼此平行延伸並可以視為子壁結構(sub-wall structure)。如第5圖中所示，每個密封環壁中的平行延伸的金屬線可以通過多個第一橫向連接件128橫向連接。第一橫向連接件128機械地將相鄰的金屬線相連以提供結構強化。第一密封環壁1082、第二密封環壁1084、第三密封環壁1086及第四密封環壁1088中之每一者可以延伸穿過互連結構150中的多於一個金屬層。在第4圖所示的實施例中，由於前四層金屬層中的金屬線的尺寸相似，第一密封環壁1082、第二密封環壁1084、第三密封環壁1086及第四密 封環壁1088可以垂直延伸穿過前四層金屬層。也就是說，儘管較高的金屬層(例如，第五金屬層或第六金屬層)中的金屬線仍可以包括追蹤(track)外環108的封閉環金屬線，但這些金屬線可能不與第一密封環壁1082、第二密封環壁1084、第三密封環壁1086及第四密封環壁1088中的任一者垂直對齊。
仍參考第5圖，第一密封環壁1082、第二密封環壁1084、第三密封環壁1086和第四密封環壁1088沒有背靠背放置，而是被刻意地彼此間隔開。如上所述，互連結構中的金屬線設置在金屬間介電層中，當局部區域中的圖案密度(即，金屬線的密度)較低時，在表面平坦化製程中可以會導致不平整表面或凹陷。為了防止凹陷，可以插入虛設金屬條。在所示的實施例中，在第一密封環壁1082與第二密封環壁1084之間插入複數個第一組虛設金屬條1182；在第二密封環壁1084與第三密封環壁1086之間插入複數個第二組虛設金屬條1184；且在第三密封環壁1086與第四密封環壁1088之間插入複數個第三組虛設金屬條1186。在第5圖所示的一些實施例中，外環108的角落處策略地省略了虛設金屬條，以形成一第一應力吸收區108C。由於外環108基本上為矩形且具有四個角落，因此本揭露的積體電路晶片200可以包括4個第一應力吸收區108C。第一應力吸收區108C包括在第一密封環壁1082與第二密封環壁1084之間的第一間隙122、在第二密封環壁1084與第三密封環壁1086之間的第二間隙124以及在第三密封環壁1086與第四密封環壁1088之間的第三間隙126。第一間隙122、第二間隙124和第三間隙126中之每一者可以稱為間隙，因為它們沒有任何金屬線或虛設金屬條。第一間隙122、第二間隙124和第三間隙126中之每一者包括金屬間介電層。在所示的實施例中，第一間隙122、第二間隙124和第三間隙126中之每一者可以包括第一金屬間介電層202、第二金屬間介電層206、第三金屬間介 電層212和第四金屬間介電層218。
第6圖示出沿第5圖中的線B-B’之直接在外環108上方的互連結構150的部分的局部剖視圖。儘管第6圖示出類似於第4圖的前四層金屬層，但直接在外環108上方的金屬線比直接在裝置區域102上方的金屬線更寬並且以更大的間距設置。如第6圖中所示，第一金屬層M0包括第一金屬間介電層202和嵌入在第一金屬間介電層202中的多個第一環形金屬線(ring metal lines)304。第二金屬層M1包括第二金屬間介電層206和嵌入在第二金屬間介電層206中的多個第二環形金屬線310。第三金屬層M2包括第三金屬間介電層212和嵌入在第三金屬間介電層212中的多個第三環形金屬線316。第四金屬層M3包括第四金屬間介電層218和嵌入在第四金屬間介電層218中的多個第四環形金屬線322。
直接在外環108上方的互連結構的部分還包括通孔條(via bars)，其垂直耦接每個密封環壁中的環形金屬線。第一密封環壁1082包括嵌入在第二金屬間介電層206中的多個第一通孔條308、嵌入在第三金屬間介電層212中的多個第二通孔條314、以及嵌入在第四金屬間介電層218中的多個第三通孔條320。通孔條不同於金屬線和接觸通孔。通孔條不同於金屬線，因為它們更窄，以確保令人滿意地落在(landing)下層金屬線上。通孔條不同於接觸通孔，因為通孔條是環繞裝置區域102的封閉環環(closed-loop rings)，而接觸通孔類似於垂直錐體或柱體。接觸通孔可以存在於直接在外環108上方的互連結構的部分中。舉例來說，第四接觸通孔306可以存在於第二金屬間介電層206中，第五接觸通孔312可以存在於第三金屬間介電層212中，且第六接觸通孔318可以存在於第四金屬間介電層218中。
如第6圖中所示，環形金屬線和通孔條可以垂直對齊以界定密封 環壁表面。關於第一密封環壁1082，環形金屬線304、310、316和322中之最外者與通孔條308、314和320中之最外者垂直對齊以界定鄰近第一組虛設金屬條1182的一外壁表面1082O，環形金屬線304、310、316和322中之最內者與通孔條308、314和320中之最內者垂直對齊以界定一內壁表面1082I。為避免疑慮，外壁表面1082O和內壁表面1082I是連續的且無縫的，因為每個環形金屬線和通孔條都走一整圈而具有一封閉環形狀。這同樣適用於第二密封裝壁1084、第三密封環壁1086和第四密封環壁1088。也就是說，第二密封裝壁1084、第三密封環壁1086和第四密封環壁1088中之每一者都具有由環形金屬線和通孔條界定的外壁表面和內壁表面，所述通孔條與環形金屬線基本上垂直對齊。
在所示的實施例中，第一組虛設金屬條1182具有比第二組虛設金屬條1184和第三組虛設金屬條1186更多個虛設金屬條。在一些情況下，第一組虛設金屬條1182包括在前四層金屬層中之每一者中的5個虛設金屬條，第二組虛設金屬條1184包括在前四層金屬層中之每一者中的1個虛設金屬條，且第三組虛設金屬條1186包括在前四層金屬層中之每一者中的1個虛設金屬條。這些差異並非無關緊要的。在所示的實施例中，在第一組虛設金屬條1182之外的所有結構(即，第二密封環壁1084、第三密封環壁1086、第四密封環壁1088、第二組虛設金屬條1184及第三組虛設金屬條1186)都是犧牲結構。在沿第四密封環壁1088附近的劃線對積體電路晶片200進行單片化的單片化製程期間，如果犧牲結構遭受實質性損壞，則所產生的應力可能通過第一組虛設金屬條1182的變形或斷裂來吸收，第一組虛設金屬條1182在結構上比具有連續壁表面的任何密封環壁更弱。當積體電路晶片200僅受到輕微損壞時，應力可以被第二組虛設金屬條1184和第三組虛設金屬條1186減弱(damped)。
在外環108上方的互連結構150的部分中的環形金屬線要比直接位於裝置區域102上方的金屬線寬得多。在所示的實施例中，每個第一環形金屬線304具有第二寬度W2，且第一環形金屬線304以第二間距P2設置。在一些實施例中，第二寬度W2與第一寬度W1之比值介於約5和約15之間，且第二間距P2與第一間距P1之比值介於約5和約15之間。在一些情況下，第二寬度W2可以介於約100奈米和約250奈米之間，且第二間距P2可以介於約200奈米和約500奈米之間。為了確保通孔條可以令人滿意地落在下層環形金屬線上，通孔條的第三寬度W3可以介於第二寬度W2的約50%和約80%之間。由於接觸通孔的形狀和圖案化方法的限制，接觸通孔(例如第四接觸通孔306、第五接觸通孔312或第六接觸通孔318)的第四寬度W4可以介於第二寬度W2的約10%之間和約30%之間。在第一組虛設金屬條1182、第二組虛設金屬條1184和第三組虛設金屬條1186中的每個虛設金屬條可以具有虛設條寬度，其可以介於第二寬度W2的約50%和約80%之間。儘管虛設條用於提高圖案密度，但觀察到當金屬層中的金屬特徵的密度太高時，工件可能會翹曲。出於這個原因，虛設金屬條被刻意地製作成比金屬線窄。
第7圖示出沿第5圖中的線C-C’之直接在外環108上方的互連結構150的部分的局部剖視圖。簡要地參考第5圖，線C-C’與X方向形成夾角θ，夾角θ在所示的實施例中為45°。第一密封環壁1082、第二密封環壁1084、第三密封環壁1086及第四密封環壁1088中之每一者包括垂直於線C-C’的片段。線C-C’穿過第一應力吸收區108C。如第7圖中所示，第一密封環壁1082與第二密封環壁1084通過第一間隙122間隔開；第二密封環壁1084與第三密封環壁1086通過第二間隙124間隔開；且第三密封環壁1086與第四密封環壁1088通過第三間隙126 間隔開。如上所述，第一間隙122、第二間隙124和第三間隙126是完全省略了環形金屬線或虛設金屬條的區域。第一間隙122、第二間隙124和第三間隙126填充有第一金屬間介電層202、第二金屬間介電層206、第三金屬間介電層212和第四金屬間介電層218。第一間隙122具有第一間隙寬度G1，第二間隙124具有第二間隙寬度G2，且第三間隙126具有第三間隙寬度G3。在一些實施例中，容納更多虛設金屬條的第一間隙寬度G1大於第二間隙寬度G2和第三間隙寬度G3。在一些實施例中，第一間隙寬度G1、第二間隙寬度G2和第三間隙寬度G3中之每一者可以介於約300奈米和約2000奈米(即，2微米)之間，其中第一間隙寬度G1最大。在一些實施例中，第一間隙寬度G1約為1800奈米，第二間隙寬度G2約為500奈米，且第三間隙寬度G3約為500奈米。這些第一間隙122、第二間隙124及第三間隙126的寬度範圍並非無關緊要的。當間隙寬度小於300奈米時，這種間隙的好處是微不足道的，因為這種間隙寬度與第二間距P2過於相似。當間隙寬度大於2000奈米時，在這種間隙處的凹陷可能變得過於嚴重，以至於其不利影響可能超過其好處。
實驗結果顯示，在外環108的角落上方之互連結構150中實施第一應力吸收區108C提供了令人滿意的應力吸收，而不會遭受減低的圖案密度的不利影響。有幾個因素在起作用。首先，已經觀察到在單片化製程中的應力於積體電路晶片200的角落附近是最大的。因此，設置在角落附近的第一應力吸收區108C係被適當地定位以最大程度地吸收應力。其次，角落較遠離於裝置區域102或裝置區域102上方的互連結構150的部分。如此一來，當實施第一應力吸收區108C時，凹陷或不平整表面形成在較遠離半導體裝置的位置，從而將第一應力吸收區108C帶來的不利影響降至最低。可以理解的是，第一間隙122、 第二間隙124和第三間隙126的邊界可以或多或少地延伸到沿X方向或Y方向延伸的邊緣部分中，從而增加積體電路晶片200周圍的各個間隙的長度。可以調整各個間隙的長度以更好地平衡應力吸收及所需的圖案密度。
在需要進一步應力吸收的一些實施例中，可以在互連結構150之直接在內環104上方的部分中實施第二應力吸收區。第8圖示出第二方形區域180的放大頂視圖，第二方形區域180直接位於第四內角落區106-4、內環104的一個角落和裝置區域102的一部分上方。為了便於參考，關於互連結構150，其直接在基板100的一區域上方的部分可以由該區域指代。舉例來說，互連結構150之在裝置區域102上方的部分可以稱為裝置區域102，而互連結構150之直接在內環104上方的部分可以稱為內環104。與外環108類似，內環104是包括複數個密封環壁的密封環結構，每個密封環壁都是圍繞裝置區域102的封閉環結構。在第8圖中所示的一些實施例中，內環104包括第五密封環壁1042和第六密封環壁1044。請注意，儘管內環104被顯示為包括兩個密封環壁，但應理解的是，內環104可以包括更少或更多的密封環壁。每個密封環壁包括在每個金屬層中的複數個金屬線。一個密封環壁中的複數個金屬線基本上彼此平行延伸並可以視為子壁結構。如第8圖中所示，每個密封環壁中的平行延伸的金屬線可以通過多個第二橫向連接件130橫向連接。第二橫向連接件130機械地將相鄰的金屬線相連以提供結構強化。第五密封環壁1042和第六密封環壁1044中之每一者可以延伸穿過互連結構150中的多於一個金屬層。在第8圖中所示的實施例中，由於前四層金屬層中的金屬線的尺寸相似，第五密封環壁1042和第六密封環壁1044可以垂直延伸穿過前四層金屬層。也就是說，儘管較高的金屬層(例如，第五金屬層或第六金屬層)中的金屬線仍可以包括追蹤(track)內環104的封 閉環金屬線，但這些金屬線可能不與第五密封環壁1042或第六密封環壁1044中的任一者垂直對齊。
仍參考第8圖，第五密封環壁1042和第六密封環壁1044沒有背靠背放置，而是被刻意地彼此間隔開。如上所述，互連結構中的金屬線設置在金屬間介電層中，當局部區域中的圖案密度(即，金屬線的密度)較低時，在表面平坦化製程中可以會導致不平整表面或凹陷。為了防止凹陷，可以插入虛設金屬條。在所示的實施例中，在第五密封環壁1042與第六密封環壁1044之間插入複數個第四組虛設金屬條1142。在第8圖所示的一些實施例中，內環104的角落處策略地省略了虛設金屬條，以形成一第二應力吸收區104C。由於內環104基本上為矩形且具有四個角落，因此本揭露的積體電路晶片200可以包括4個第二應力吸收區104C。第二應力吸收區104C包括在第五密封環壁1042與第六密封環壁1044之間的第四間隙132。第四間隙132可以稱為間隙，因為它沒有任何金屬線或虛設金屬條。第四間隙132仍包括金屬間介電層。在所示的實施例中，第四間隙132包括第一金屬間介電層202、第二金屬間介電層206、第三金屬間介電層212和第四金屬間介電層218。
第9圖示出沿第8圖中的線D-D’之直接在內環104上方的互連結構150的部分的局部剖視圖。儘管第9圖示出類似於第4圖的前四層金屬層，但直接在內環104上方的金屬線比直接在裝置區域102上方的金屬線更寬並且以更大的間距設置。如第9圖中所示，第一金屬層M0包括第一金屬間介電層202和嵌入在第一金屬間介電層202中的多個第五環形金屬線404。第二金屬層M1包括第二金屬間介電層206和嵌入在第二金屬間介電層206中的多個第六環形金屬線410。第三金屬層M2包括第三金屬間介電層212和嵌入在第三金屬間介電層212 中的多個第七環形金屬線416。第四金屬層M3包括第四金屬間介電層218和嵌入在第四金屬間介電層218中的多個第八環形金屬線422。
直接在內環104上方的互連結構的部分還包括通孔條(via bars)，其垂直耦接每個密封環壁中的環形金屬線。第五密封環壁1042包括嵌入在第二金屬間介電層206中的多個第四通孔條408、嵌入在第三金屬間介電層212中的多個第五通孔條414、以及嵌入在第四金屬間介電層218中的多個第六通孔條420。通孔條不同於金屬線和接觸通孔。通孔條不同於金屬線，因為它們更窄，以確保令人滿意地落在下層金屬線上。通孔條不同於接觸通孔，因為通孔條是環繞裝置區域102的封閉環環(closed-loop rings)，而接觸通孔類似於垂直錐體或柱體。接觸通孔可以存在於直接在內環104上方的互連結構的部分中。舉例來說，第七接觸通孔406可以存在於第二金屬間介電層206中，第八接觸通孔412可以存在於第三金屬間介電層212中，且第九接觸通孔418可以存在於第四金屬間介電層218中。
如第9圖中所示，環形金屬線和通孔條可以垂直對齊以界定密封環壁表面。關於第五密封環壁1042，環形金屬線404、410、416和422中之最外者與通孔條408、414和420中之最外者垂直對齊以界定鄰近第四組虛設金屬條1142的一外壁表面1042O，環形金屬線404、410、416和422中之最內者與通孔條408、414和420中之最內者垂直對齊以界定一內壁表面1042I。為避免疑慮，外壁表面1042O和內壁表面1042I是連續的且無縫的，因為每個環形金屬線和通孔條都走一整圈而具有一封閉環形狀。這同樣適用於第六密封環壁1044。也就是說，第六密封環壁1044具有由環形金屬線和通孔條界定的外壁表面和內壁表面，所述通孔條與環形金屬線基本上垂直對齊。
在內環104上方的互連結構150的部分中的環形金屬線要比直接位於裝置區域102上方的金屬線寬得多。在所示的實施例中，每個第五環形金屬線404具有第五寬度W5，且第五環形金屬線404以第五間距P5設置。在一些實施例中，第五寬度W5與第一寬度W1之比值介於約5和約15之間，且第五間距P5與第一間距P1之比值介於約5和約15之間。在一些情況下，第五寬度W5可以介於約100奈米和約250奈米之間，且第五間距P5可以介於約200奈米和約500奈米之間。為了確保通孔條可以令人滿意地落在下層環形金屬線上，通孔條(即，第四通孔條408、第五通孔條414和第六通孔條420)的寬度可以介於第五寬度W5的約50%和約80%之間。由於接觸通孔的形狀和圖案化方法的限制，接觸通孔(例如第七接觸通孔406、第八接觸通孔412或第九接觸通孔418)的寬度可以介於第五寬度W5的約10%之間和約30%之間。在一實施例中，第五寬度W5與第二寬度W2相同，且第五間距P5與第二間距P2相同。
第10圖示出沿第8圖中的線E-E’之直接在內環104上方的互連結構150的部分的局部剖視圖。簡要地參考第8圖，線E-E’與X方向形成夾角θ，夾角θ在所示的實施例中為45°。第五密封環壁1042及第六密封環壁1044中之每一者包括垂直於線E-E’的片段。線E-E’穿過第二應力吸收區104C。如第10圖中所示，第五密封環壁1042與第六密封環壁1044通過第四間隙132間隔開。如上所述，第四間隙132是完全省略了環形金屬線或虛設金屬條的區域。第四間隙132填充有第一金屬間介電層202、第二金屬間介電層206、第三金屬間介電層212和第四金屬間介電層218。如第10圖中所示，第四間隙132具有第四間隙寬度G4。在一些實施例中，第四間隙寬度G4可以介於約300奈米和約2000奈米(即，2微米)之間。第四間隙132的寬度範圍並非無關緊要的。當間隙寬度小於300奈 米時，這種間隙的好處是微不足道的，因為這種間隙寬度與第五間距P5過於相似。當間隙寬度大於2000奈米時，在這種間隙處的凹陷可能變得過於嚴重，以至於其不利影響可能超過其好處。
實驗結果顯示，在內環104的角落上方之互連結構150中實施第二應力吸收區104C提供了令人滿意的應力吸收，而不會遭受減低的圖案密度的不利影響。有幾個因素在起作用。首先，已經觀察到在單片化製程中的應力於積體電路晶片200的角落附近是最大的。因此，第二應力吸收區104C設置為比裝置區域102更靠近角落，係被適當地定位以在應力開始影響裝置區域102之前吸收應力。其次，角落較遠離於裝置區域102或裝置區域102上方的互連結構150的部分。如此一來，當實施第二應力吸收區104C時，凹陷或不平整表面形成在較遠離半導體裝置的位置，從而將第二應力吸收區104C帶來的不利影響降至最低。由於第二應力吸收區104C更靠近裝置區域102或裝置區域102上方的互連結構150的部分，因此第二應力吸收區104C中的圖案密度大於第一應力吸收區108C中的圖案密度。這是為了確保第二應力吸收區104C的實施不會對裝置區域102產生不利影響。出於類似的原因，第四間隙寬度G4可以小於第二間隙寬度G2和第三間隙寬度G3。在一些替代實施例中，第二應力吸收區104C可以完全省略。
根據一些實施例，本揭露涉及一種積體電路晶片。所述積體電路晶片包括基板以及第一互連層。第一互連層位於基板上方，並包括第一裝置區域和圍繞該第一裝置區域的第一環區域。第一環區域包括第一壁以及第二壁。第一壁完全圍繞第一裝置區域。第二壁完全圍繞第一裝置區域和第一壁。沿著第一裝置區域的邊緣，第一壁與第二壁通過第一金屬間介電層和至少一第 一虛設金屬線隔開。在第一裝置區域的角落附近，第一壁與第二壁僅通過第一金屬間介電層隔開。
在一些實施例中，第一壁包括完全圍繞第一裝置區域的複數個第一組金屬線，且第二壁包括完全圍繞第一壁的複數個第二組金屬線。在一些實施例中，所述第一組金屬線通過複數個第一組橫向連接件橫向連接，且所述第二組金屬線通過複數個第二組橫向連接件橫向連接。在一些實施例中，所述積體電路晶片更包括第二互連層，位於第一互連層上方。第二互連層包括第二裝置區域和圍繞第二裝置區域的第二環區域。第二環區域包括第三壁以及第四壁。第三壁完全圍繞第二裝置區域。第四壁完全圍繞第二裝置區域和第三壁。沿著第二裝置區域的邊緣，第三壁與第四壁通過第二金屬間介電層和至少一第二虛設金屬線隔開。在第二裝置區域的角落附近，第三壁與第四壁僅通過第二金屬間介電層隔開。在一些實施例中，第二裝置區域直接設置在第一裝置區域上方，第二環區域直接設置在第一環區域上方，第三壁直接設置在第一壁上方，且第四壁直接設置在第二壁上方。在一些實施例中，第三壁包括完全圍繞第二裝置區域的複數個第三組金屬線，且第四壁包括完全圍繞第三壁的複數個第四組金屬線。在一些實施例中，所述第一組金屬線包括與第一裝置區域相鄰的第一金屬線和與第二壁相鄰的第二金屬線，所述第三組金屬線包括與第二裝置區域相鄰的第三金屬線和與第四壁相鄰的一第四金屬線，且第三金屬線直接設置在第一金屬線上方且第四金屬線直接設置在第二金屬線上方。在一些實施例中，所述積體電路晶片更包括第一通孔條以及第二通孔條，第一通孔條設置在第一金屬線與第三金屬線之間，且第二通孔條設置在第二金屬線與第四金屬線之間。在一些實施例中，第一通孔條圍繞第一裝置區域連續延伸，且第二通 孔條圍繞第一裝置區域連續延伸。
根據另一些實施例，本揭露涉及一種積體電路晶片。所述積體電路晶片包括互連結構，其包括密封環結構。密封環結構包括第一封閉環壁以及第二封閉環壁。第一封閉環壁包括四個邊緣和四個角落。第二封閉環壁完全圍繞第一封閉環壁。沿著第一封閉環壁的四個邊緣，第一封閉環壁與第二封閉環壁通過第一金屬間介電層和至少一第一虛設金屬線隔開。沿著第一封閉環壁的四個角落，第一封閉環壁與第二封閉環壁僅通過第一金屬間介電層隔開。
在一些實施例中，第一封閉環壁包括彼此平行延伸的複數個第一組金屬線，且第二封閉環壁包括彼此平行延伸的複數個第二組金屬線。在一些實施例中，所述第一組金屬線通過複數個第一組橫向連接件橫向相連，且所述第二組金屬線通過複數個第二組橫向連接件橫向相連。在一些實施例中，密封環結構更包括第三封閉環壁以及第四封閉環壁。第三封閉環壁直接設置在第一封閉環壁上方，並包括四個邊緣和四個角落。第四封閉環壁直接設置在第二封閉環壁上方。沿著第三封閉環壁的四個邊緣，第三封閉環壁與第四封閉環壁通過第二金屬間介電層和至少一第二虛設金屬線隔開。沿著第三封閉環壁的四個角落，第三封閉環壁與第四封閉環壁僅通過第二金屬間介電層隔開。在一些實施例中，第三封閉環壁包括彼此平行延伸的複數個第三組金屬線，且第四封閉環壁包括彼此平行延伸的複數個第四組金屬線。在一些實施例中，所述第一組金屬線包括第一最內金屬線和第一最外金屬線，所述第三組金屬線包括第二最內金屬線和第二最外金屬線，且第二最內金屬線直接設置在第一最內金屬線上方且第二最外金屬線直接設置在第一最外金屬線上方。在一些實施例中，所述積體電路晶片更包括第一通孔條以及第二通孔條。第一通孔條設置在第二最 內金屬線與第一最內金屬線之間。條以及第二通孔條設置在第二最外金屬線與第一最外金屬線之間。
根據又另一些實施例，本揭露涉及一種積體電路晶片。所述積體電路晶片包括基板以及第一互連層。基板包括裝置區域以及圍繞裝置區域的環區域。第一互連層設置在基板上，且第一互連層包括第一區域以及第二區域。第一區域直接設置在裝置區域上方。第二區域直接設置在環區域上方。第二區域包括具有四個角落的封閉矩形環，且第二區域包括在四個角落處的四個應力吸收區。
在一些實施例中，第一區域包括複數個第一組金屬線，第二區域包括複數個第二組金屬線，且所述第二組金屬線的寬度與所述第一組金屬線的寬度的比值介於5和約15之間。在一些實施例中，所述第一組金屬線包括第一間距，所述第二組金屬線包括第二間距，且第二間距與第一間距的比值介於5和約15之間。在一些實施例中，所述四個應力吸收區中之每一者具有等於或大於2倍的第二間距的寬度，並且沒有任何金屬線。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
106-4:第四內角落區
108:外環
1082:第一密封環壁
1084:第二密封環壁
1086:第三密封環壁
1088:第四密封環壁
108C:第一應力吸收區
110-4:第四外角落區
1182:第一組虛設金屬條
1184:第二組虛設金屬條
1186:第三組虛設金屬條
122:第一間隙
124:第二間隙
126:第三間隙
128:第一橫向連接件
160:第一方形區域
X:方向
θ:夾角
B-B’,C-C’:線

Claims (10)

  1. 一種積體電路晶片，包括：一基板；以及一第一互連層，位於該基板上方，並包括一第一裝置區域和圍繞該第一裝置區域的一第一環區域，該第一環區域包括：一第一壁，完全圍繞該第一裝置區域；以及一第二壁，完全圍繞該第一裝置區域和該第一壁，其中沿著該第一裝置區域的一邊緣，該第一壁與該第二壁通過一第一金屬間介電層和至少一第一虛設金屬線隔開，其中在該第一裝置區域的一角落附近，該第一壁與該第二壁僅通過該第一金屬間介電層隔開。
  2. 如請求項1之積體電路晶片，其中該第一壁包括完全圍繞該第一裝置區域的複數個第一組金屬線，其中該第二壁包括完全圍繞該第一壁的複數個第二組金屬線，其中該些第一組金屬線通過複數個第一組橫向連接件橫向連接，其中該些第二組金屬線通過複數個第二組橫向連接件橫向連接。
  3. 如請求項2之積體電路晶片，更包括：一第二互連層，位於該第一互連層上方，並包括一第二裝置區域和圍繞該第二裝置區域的一第二環區域，其中該第二裝置區域直接設置在該第一裝置區域上方，該第二環區域直接設置在該第一環區域上方，且該第二環區域包括：一第三壁，完全圍繞該第二裝置區域並直接設置在該第一壁上方；以及一第四壁，完全圍繞該第二裝置區域和該第三壁並直接設置在該第二壁上方，其中沿著該第二裝置區域的一邊緣，該第三壁與該第四壁通過一第二金屬間介電層和至少一第二虛設金屬線隔開，其中在該第二裝置區域的一角落附 近，該第三壁與該第四壁僅通過該第二金屬間介電層隔開。
  4. 如請求項3之積體電路晶片，其中該第三壁包括完全圍繞該第二裝置區域的複數個第三組金屬線，其中該第四壁包括完全圍繞該第三壁的複數個第四組金屬線，其中該些第一組金屬線包括與該第一裝置區域相鄰的一第一金屬線和與該第二壁相鄰的一第二金屬線，其中該些第三組金屬線包括與該第二裝置區域相鄰的一第三金屬線和與該第四壁相鄰的一第四金屬線，其中該第三金屬線直接設置在該第一金屬線上方且該第四金屬線直接設置在該第二金屬線上方。
  5. 如請求項4之積體電路晶片，更包括：一第一通孔條，設置在該第一金屬線與該第三金屬線之間並圍繞該第一裝置區域連續延伸；以及一第二通孔條，設置在該第二金屬線與該第四金屬線之間並圍繞該第一裝置區域連續延伸。
  6. 一種積體電路晶片，包括：一互連結構，包括一密封環結構，該密封環結構包括：一第一封閉環壁，包括四個邊緣和四個角落；以及一第二封閉環壁，完全圍繞該第一封閉環壁，其中沿著該第一封閉環壁的該四個邊緣，該第一封閉環壁與該第二封閉環壁通過一第一金屬間介電層和至少一第一虛設金屬線隔開，其中沿著該第一封閉環壁的該四個角落，該第一封閉環壁與該第二封閉環壁僅通過該第一金屬間介電層隔開。
  7. 如請求項6之積體電路晶片，其中該第一封閉環壁包括彼此平行延伸的複數個第一組金屬線，其中該第二封閉環壁包括彼此平行延伸的複數 個第二組金屬線。
  8. 如請求項7之積體電路晶片，其中該密封環結構更包括：一第三封閉環壁，直接設置在該第一封閉環壁上方，並包括四個邊緣和四個角落；以及一第四封閉環壁，直接設置在該第二封閉環壁上方，其中沿著該第三封閉環壁的該四個邊緣，該第三封閉環壁與該第四封閉環壁通過一第二金屬間介電層和至少一第二虛設金屬線隔開，其中沿著該第三封閉環壁的該四個角落，該第三封閉環壁與該第四封閉環壁僅通過該第二金屬間介電層隔開，其中該第三封閉環壁包括彼此平行延伸的複數個第三組金屬線，其中該第四封閉環壁包括彼此平行延伸的複數個第四組金屬線。
  9. 一種積體電路晶片，包括：一基板，包括：一裝置區域；以及一環區域，圍繞該裝置區域；以及一第一互連層，設置在該基板上，該第一互連層包括：一第一區域，直接設置在該裝置區域上方；以及一第二區域，直接設置在該環區域上方，其中該第二區域包括一第一封閉環壁以及一第二封閉環壁，該第一封閉環壁包括四個邊緣和四個角落，該第二封閉環壁完全圍繞該第一封閉環壁，其中沿著該第一封閉環壁的該四個邊緣，該第一封閉環壁與該第二封閉環壁通過一第一金屬間介電層和至少一第一虛設金屬線隔開，其中沿著該第一封閉環壁的該四個角落，該第一封閉環壁與該第二封閉環壁僅通過該第一金屬間介電層隔開，從而形成在該四個角落處的四個 應力吸收區。
  10. 如請求項9之積體電路晶片，其中該第一區域包括複數個第一組金屬線，其中該第二區域包括複數個第二組金屬線，其中該些第二組金屬線的一寬度與該些第一組金屬線的一寬度的一比值介於5和約15之間，其中該些第一組金屬線包括一第一間距，其中該些第二組金屬線包括一第二間距，其中該第二間距與該第一間距的一比值介於5和約15之間，其中該些四個應力吸收區中之每一者具有等於或大於2倍的該第二間距的一寬度，並且沒有任何金屬線。
TW111118024A 2021-07-22 2022-05-13 積體電路晶片 TWI814378B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163224602P 2021-07-22 2021-07-22
US63/224,602 2021-07-22
US17/581,251 US20230029241A1 (en) 2021-07-22 2022-01-21 Seal ring structures
US17/581,251 2022-01-21

Publications (2)

Publication Number Publication Date
TW202305962A TW202305962A (zh) 2023-02-01
TWI814378B true TWI814378B (zh) 2023-09-01

Family

ID=84116914

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111118024A TWI814378B (zh) 2021-07-22 2022-05-13 積體電路晶片

Country Status (3)

Country Link
US (1) US20230029241A1 (zh)
CN (1) CN115394752A (zh)
TW (1) TWI814378B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728338B2 (en) * 2021-07-09 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Seal structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070069336A1 (en) * 2005-09-28 2007-03-29 Semiconductor Manufacturing Int'l (Shanghai) Corporation Seal ring corner design
US20090189245A1 (en) * 2004-09-10 2009-07-30 Renesas Technology Corporation Semiconductor device with seal ring
US20190237414A1 (en) * 2016-05-25 2019-08-01 Samsung Electronics Co., Ltd. Semiconductor devices
TW202111887A (zh) * 2019-09-08 2021-03-16 聯發科技股份有限公司 半導體封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090189245A1 (en) * 2004-09-10 2009-07-30 Renesas Technology Corporation Semiconductor device with seal ring
US20070069336A1 (en) * 2005-09-28 2007-03-29 Semiconductor Manufacturing Int'l (Shanghai) Corporation Seal ring corner design
US20190237414A1 (en) * 2016-05-25 2019-08-01 Samsung Electronics Co., Ltd. Semiconductor devices
TW202111887A (zh) * 2019-09-08 2021-03-16 聯發科技股份有限公司 半導體封裝結構

Also Published As

Publication number Publication date
TW202305962A (zh) 2023-02-01
CN115394752A (zh) 2022-11-25
US20230029241A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
US11532623B2 (en) Semiconductor structure having gate-all-around devices
US11894266B2 (en) Metal capping layer and methods thereof
TWI814378B (zh) 積體電路晶片
TWI822189B (zh) 積體電路晶片以及用於製造互連結構的方法
US20230040287A1 (en) Seal ring patterns
TWI832342B (zh) 半導體結構
US11948940B2 (en) Multi-gate device structure
US11728338B2 (en) Seal structures
US20230397502A1 (en) Seal structures
TWI822077B (zh) 積體電路晶片
US20230197640A1 (en) Seal Ring Structures
TWI844126B (zh) 積體電路晶片及角落應力釋放結構
US20240113121A1 (en) Semiconductor device
US11901409B2 (en) Semiconductor device and method of manufacturing the same
US11637195B2 (en) Metal gate patterning process including dielectric Fin formation
US20230154870A1 (en) Dual side seal rings
US20230369127A1 (en) Semiconductor structure and method for forming the same
US20240243127A1 (en) Multi-gate device structure