CN115394752A - 集成电路芯片 - Google Patents

Abstract

提供集成电路芯片以及密封环结构。根据本公开的一种集成电路芯片包括基板以及位于基板上方的第一互连层。第一互连层包括第一装置区域和围绕第一装置区域的第一环区域。第一环区域包括完全围绕第一装置区域的第一壁以及完全围绕第一装置区域和第一壁的第二壁。沿着第一装置区域的边缘，第一壁与第二壁通过第一金属间介电层和至少一第一虚设金属线隔开。在第一装置区域的角落附近，第一壁与第二壁仅通过第一金属间介电层隔开。

Description

集成电路芯片

技术领域

本发明实施例是关于一种半导体技术，特别是有关于一种在其密封环结构包括应力吸收结构的集成电路芯片。

背景技术

半导体集成电路(integrated circuit；IC)产业经历了指数性的成长。集成电路材料及设计的技术进步已产生了多个世代的集成电路，其中每个世代都比前一世代具有更小且更复杂的电路。在集成电路演化的过程中，在几何尺寸(即，使用制造制程可产生的最小部件(或线))减小的同时，功能密度(即，每个芯片区的互连装置的数量)通常会增加。此缩小化的过程通常通过提高生产效率及降低相关成本来提供效益。这种缩小化也增加了加工及制造集成电路的复杂性。

举例来说，随着集成电路技术朝向更小的技术节点发展，已提出了多栅极金属氧化物半导体场效应晶体管(multi-gate metal-oxide-semiconductor field effecttransistor；multi-gate MOSFET、或multi-gate装置)，通过增加栅极通道耦合、减低截止状态电流和减少短通道效应(short-channel effects；SCEs)来改善栅极控制。多栅极装置通常是指具有设置在通道区域的多于一侧上方的栅极结构或其部分的装置。鳍状场效应晶体管(Fin-like field effect transistors；FinFETs)和多桥通道(multi-bridge-channel；MBC)晶体管是多栅极装置的示例，它们已成为高性能和低泄漏应用的热门和有希望的候选者。鳍状场效应晶体管具有在多于一侧上由栅极包裹的升高通道(例如，栅极包裹从基板延伸的半导体材料“鳍(fin)”的顶部和侧壁)。多桥通道晶体管具有部分或完全地围绕通道区域延伸的栅极结构，以在两侧或更多侧上对通道区域提供通路(access)。由于其栅极结构围绕通道区域，多桥通道晶体管也可以称为环绕式栅极晶体管(surroundinggate transistor；SGT)或栅极全环(gate-all-around；GAA)晶体管。

由于比例缩小，鳍状场效应晶体管或多桥通道晶体管的结构可能容易因单片化(singulation)期间的雾气侵入或应力而受到损坏。密封结构已用于保护半导体装置。尽管现有的密封结构通常已经足以满足其预期目的，但它们仍不是在所有方面都令人满意的。

发明内容

本公开一些实施例提供一种集成电路芯片，包括基板以及第一互连层。第一互连层位于基板上方，并包括第一装置区域和围绕该第一装置区域的第一环区域。第一环区域包括第一壁以及第二壁。第一壁完全围绕第一装置区域。第二壁完全围绕第一装置区域和第一壁。沿着第一装置区域的边缘，第一壁与第二壁通过第一金属间介电层和至少一第一虚设金属线隔开。在第一装置区域的角落附近，第一壁与第二壁仅通过第一金属间介电层隔开。

本公开一些实施例提供一种集成电路芯片，包括互连结构，其包括密封环结构。密封环结构包括第一封闭环壁以及第二封闭环壁。第一封闭环壁包括四个边缘和四个角落。第二封闭环壁完全围绕第一封闭环壁。沿着第一封闭环壁的四个边缘，第一封闭环壁与第二封闭环壁通过第一金属间介电层和至少一第一虚设金属线隔开。沿着第一封闭环壁的四个角落，第一封闭环壁与第二封闭环壁仅通过第一金属间介电层隔开。

本公开一些实施例提供一种集成电路芯片，包括基板以及第一互连层。基板包括装置区域以及围绕装置区域的环区域。第一互连层设置在基板上，且第一互连层包括第一区域以及第二区域。第一区域直接设置在装置区域上方。第二区域直接设置在环区域上方。第二区域包括具有四个角落的封闭矩形环，且第二区域包括在四个角落处的四个应力吸收区。

附图说明

根据以下的详细说明并配合所附图式做完整公开。须强调的是，根据本产业的一般作业，图示并未必按照比例绘制，仅供说明之用。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。

图1示出根据本公开一或多个实施例的一基板的顶视图。

图2示出根据本公开一或多个实施例的设置在图1中的基板上的一互连结构的剖视图。

图3示出根据本公开一或多个实施例的设置在图1中的基板上的一互连结构的顶视图。

图4示出根据本公开一或多个实施例的设置在图1中的基板的一装置区域上方的互连结构的一部分的局部放大剖视图。

图5示出根据本公开一或多个实施例的设置在图1中的基板的一外角落区上方的互连结构的一部分的局部放大顶视图。

图6示出根据本公开一或多个实施例的设置在图1中的基板的外角落区上方的互连结构的一部分的局部放大剖视图。

图7示出根据本公开一或多个实施例的设置在图1中的基板的外角落区上方的互连结构的一部分的局部放大剖视图。

图8示出根据本公开一或多个实施例的设置在图1中的基板的一内角落区上方的互连结构的一部分的局部放大顶视图。

图9示出根据本公开一或多个实施例的设置在图1中的基板的内角落区上方的互连结构的一部分的局部放大剖视图。

图10示出根据本公开一或多个实施例的设置在图1中的基板的内角落区上方的互连结构的一部分的局部放大剖视图。

其中，附图标记说明如下：

100：基板

102：装置区域

104：内环

1042：第五密封环壁

1044：第六密封环壁

104C：第二应力吸收区

1042I：内壁表面

1042O：外壁表面

106：内角落区

106-1：第一内角落区

106-2：第二内角落区

106-3：第三内角落区

106-4：第四内角落区

108：外环

1082：第一密封环壁

1084：第二密封环壁

1086：第三密封环壁

1088：第四密封环壁

108C：第一应力吸收区

1082I：内壁表面

1082O：外壁表面

110：外角落区

110-1：第一外角落区

110-2：第二外角落区

110-3：第三外角落区

110-4：第四外角落区

1142：第四组虚设金属条

1182：第一组虚设金属条

1184：第二组虚设金属条

1186：第三组虚设金属条

122：第一间隙

124：第二间隙

126：第三间隙

128：第一横向连接件

130：第二横向连接件

132：第四间隙

150：互连结构

160：第一方形区域

180：第二方形区域

200：集成电路芯片

202：第一金属间介电层

204：第一金属线

206：第二金属间介电层

208：第一接触通孔

210：第二金属线

212：第三金属间介电层

214：第二接触通孔

216：第三金属线

218：第四金属间介电层

220：第三接触通孔

222：第四金属线

304：(第一)环形金属线

306：第四接触通孔

308：(第一)通孔条

310：(第二)环形金属线

312：第五接触通孔

314：(第二)通孔条

316：(第三)环形金属线

318：第六接触通孔

320：(第三)通孔条

322：(第四)环形金属线

404：(第五)环形金属线

406：第七接触通孔

408：(第四)通孔条

410：(第六)环形金属线

412：第八接触通孔

414：(第五)通孔条

416：(第七)环形金属线

418：第九接触通孔

420：第六通孔条

422：(第八)环形金属线

X，Y，Z：方向

θ：夹角

G1：第一间隙宽度

G2：第二间隙宽度

G3：第三间隙宽度

G4：第四间隙宽度

M0：第一金属层

M1：第二金属层

M2：第三金属层

M3：第四金属层

P1：第一间距

P2：第二间距

P5：第五间距

W1：第一宽度

W2：第二宽度

W3：第三宽度

W4：第四宽度

W5：第五宽度

A-A’，B-B’，C-C’，D-D’，E-E’：线

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下描述具体的构件及其排列方式的实施例以阐述本公开。当然，这些实施例仅作为范例，而不该以此限定本公开的范围。例如，在说明书中叙述了一第一特征形成于一第二特征之上或上方，其可能包含第一特征与第二特征是直接接触的实施例，亦可能包含了有附加特征形成于第一特征与第二特征之间，而使得第一特征与第二特征可能未直接接触的实施例。另外，在本公开不同范例中可能使用重复的参考符号及/或标记，此重复是为了简化与清晰的目的，并非用以限定所讨论的各个实施例及/或配置之间的关系。

再者，空间相关用语，例如“在…下方”、“下方”、“较低的”、“在…上方”、“较高的”等等，是为了便于描述图式中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用语意欲包含使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。

当用“大约”、“左右”等来描述数字或数字范围时，该术语旨在涵盖在合理范围内的数字，考虑到本领域普通技术人员所理解的制造过程中固有的变化。举例来说，基于与制造具有与数字相关联的特性的特征相关的已知制造公差，数字的数量或范围涵盖包括所描述的数量的合理范围，例如在所描述的数量的+/–10％内。举例来说，具有“约5纳米”厚度的材料层可以涵盖从4.25纳米至5.75纳米的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关的制造公差为+/–15％。更进一步地，本公开可以在各种示例中重复参考数字及/或字母。此重复是为了简化与清晰的目的，并非用以限定所讨论的各个实施例及/或配置之间的关系。为避免疑虑，本公开图式中的X、Y和Z方向相互垂直。在整个本公开中，相似的参考符号表示相似的特征，除非另有说明。

密封结构用于防止集成电路芯片中的半导体装置在集成电路芯片的单片化制程中由于雾气侵入或应力而损坏。随着产业朝向更小的装置节点发展，多栅极装置(例如，鳍状场效应晶体管(FinFETs)和多桥通道(MBC)晶体管)应运而生。尽管鳍状场效应晶体管和多桥通道晶体管改善了栅极控制和短通道效应，但它们也不能免受水和应力的损害。事实上，由于其精细的尺寸和结构，如果没有足够的密封结构，它们还可能更容易损坏。在一些现有的技术中，密封环结构不仅存在于前段(front-end-of-line；FEOL)和中段(middle-end-of-line；MEOL)结构中，也出现在后段(back-end-of-line；BEOL)结构中。如本文中所使用的，前段(FEOL)结构包括在半导体基板上制造的晶体管或其他半导体装置的结构特征；中段(MEOL)结构包括源极/漏极接触通孔(contact vias)或栅极接触通孔；后段(BEOL)结构包括互连结构。当互连结构或其前体(precursor)经受平坦化制程时，互连结构中各种金属层上的图案密度对于防止凹陷或不平整表面是重要的。当金属层中的图案密度基本上不均匀时，可能会在局部密度较小的区域出现凹陷。然而，也观察到当互连结构中的图案密度均匀时，密封环结构可能无法充分吸收应力，导致对集成电路芯片造成不良损坏。

本公开提供一种集成电路芯片的实施例，该集成电路芯片在其密封环结构包括应力吸收结构。根据本公开的实施例，集成电路芯片包括基板以及设置在基板上的互连结构。基板包括装置区域、围绕装置区域的内环、以及围绕内环的外环。基板上方的互连结构还包括与基板中的多个区域垂直对应的多个部分。互连结构的直接设置在(disposeddirectly)内环和外环上方的部分包括多个密封环壁。尽管虚设金属条(dummy metalbars)可以插入密封环壁之间以提供均匀的图案密度，但它们被刻意地从角落区域省略以提供应力吸收。

首先参考图1，其为基板100的顶视图。基板100包括一装置区域102、连续围绕装置区域102的一内环104、连续围绕内环104的一外环108、设置在内环104的外角落与外环108的内角落之间的四个内角落区106、以及设置在外环108的外角落处的四个外角落区110。内角落区106包括第一内角落区106-1、第二内角落区106-2、第三内角落区106-3、以及第四内角落区106-4。为了便于参考，第一内角落区106-1、第二内角落区106-2、第三内角落区106-3及第四内角落区106-4可以统称为(多个)内角落区106或分别称为一内角落区106，视上下文的需要。外角落区110包括第一外角落区110-1、第二外角落区110-2、第三外角落区110-3、以及第四外角落区110-4。为了便于参考，第一外角落区110-1、第二外角落区110-2、第三外角落区110-3及第四外角落区110-4可以统称为(多个)外角落区110或分别称为一外角落区110，视上下文的需要。当沿Z方向观察时，基板100的形状可以是矩形。在这些实施例中，每个内角落区106类似于一直角顶点被剪掉的直角三角形，且每个外角落区110是一直角三角形。在图1中所示的实施例中，内角落区106或外角落区110中的每个直角三角形是一等腰三角形。换句话说，每个外角落区110的斜边与X方向或Y方向形成夹角θ。夹角θ为45°。内环104和外环108中的每一者基本上是具有四个角落的矩形。

在一些实施例中，基板100可以是体型(bulk)硅(Si)基板。或者，基板100可以包括元素半导体，例如锗(Ge)；化合物半导体，例如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；合金半导体，例如硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)；或上述的组合。在一些实施例中，基板100包括一或多种III-V族材料、一种或多种II-VI族材料或上述的组合。在又一些情况下，基板100是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator；SOI)基板、绝缘体上硅锗(silicongermanium-on-insulator；SGOI)基板或绝缘体上锗(germanium-on-insulator；GeOI)基板。在又一些实施例中，基板100可以是钻石基板或蓝宝石基板。

基板100可以包括各种半导体结构，例如主动区域、设置在主动区域的通道区域上方的栅极结构、设置在主动区域的源极/漏极区域上方的源极/漏极特征、设置在源极/漏极特征上方的源极/漏极接触(contact)、以及设置在栅极结构上方的栅极接触通孔。主动区域可以包括硅(Si)或合适的半导体材料。每个分段(segmented)栅极结构包括栅极介电层和位于栅极介电层上方的栅极电极层。在一些实施例中，栅极介电层包括界面层和高介电常数(high-K)栅极介电层。如本文中所使用和描述的，高介电常数(high-K)介电材料包括具有高介电常数的介电材料，例如大于热氧化硅的介电常数(～3.9)。界面层可以包括介电材料，例如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)及/或其他合适的方法形成。高介电常数栅极介电层可以包括氧化铪。或者，高介电常数栅极介电层可以包括其他高介电常数介电材料，例如二氧化钛(TiO₂)、氧化铪锆(HfZrO)、氧化钽(Ta₂O₅)、氧化铪硅(HfSiO₄)、二氧化锆(ZrO₂)，氧化锆硅(ZrSiO₂)、氧化镧(La₂O₃)、氧化铝(Al₂O₃)、氧化锆(ZrO)、氧化钇(Y₂O₃)、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO₃(BST)、氮化硅(SiN)、氮氧化硅(SiON)、上述的组合、或其他合适的材料。高介电常数栅极介电层可以通过原子层沉积、物理气相沉积(physical vapor deposition；PVD)、化学气相沉积、氧化及/或其他合适的方法形成。

分段栅极结构的栅极电极层可以包括单层或多层结构，例如具有选定功函数以增强装置性能的金属层(功函数金属层)、衬层、润湿层、粘着层、金属合金或金属硅化物的各种组合。作为示例，栅极电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、钽碳化铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔(refractory)金属、其他合适的金属材料、或上述的组合。在各种实施例中，栅极电极层可以通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸发(e-beamevaporation)或其他合适的制程形成。

源极/漏极特征可以包括掺杂有例如磷(P)或砷(As)的n型掺杂物的硅(Si)、或者掺杂有例如硼(B)或二氟化硼(BF2)的p型掺杂物的硅锗(SiGe)。源极/漏极特征可以包括阻挡层、硅化物层以及设置在硅化物层上方的金属填料层。阻挡层可以包括氮化钛或氮化钽。硅化物层可以包括硅化钛、硅化钽、硅化钴、硅化镍或硅化钨。硅化物层与源极/漏极特征相接以降低接触电阻。金属填料层可以包括钌(Ru)、铜(Cu)、镍(Ni)、钴(Co)或钨(W)。

图2示出设置在图1中的基板100上的一互连结构150的剖视图。互连结构150可以包括多于9个金属线层，例如10个金属层与14个金属层之间。每个金属层包括嵌入在一金属间介电(intermetal dielectric；IMD)层中的导电线。互连结构150还包括将不同金属层中的导电线垂直互连的接触通孔。金属间介电层可以包括例如四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂硅酸盐玻璃、掺杂硅氧化物、硼磷硅玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(boron doped silicon glass；BSG)等材料及/或其他合适的介电材料。导电线及接触通孔可以包括铜(Cu)、氮化钛(TiN)、钨(W)或钌(Ru)。互连结构150功能性地连接基板100中的晶体管或半导体装置。互连结构150及基板100可以统称为一集成电路(IC)芯片。

基板100中的半导体结构形成晶体管，例如平面晶体管或多栅极晶体管。多栅极晶体管的示例可以包括鳍状场效应晶体管(Fin-like field effect transistors；FinFETs)和多桥通道(multi-bridge-channel；MBC)晶体管。鳍状场效应晶体管具有在多于一侧上由栅极包裹的升高通道(例如，栅极包裹从基板延伸的半导体材料“鳍(fin)”的顶部和侧壁)。多桥通道晶体管具有部分或完全地围绕通道区域延伸的栅极结构，以在两侧或更多侧上对通道区域提供通路(access)。由于其栅极结构围绕通道区域，多桥通道晶体管也可以称为环绕式栅极晶体管(surrounding gate transistor；SGT)或栅极全环(gate-all-around；GAA)晶体管。当基板100中的晶体管是平面晶体管时，主动区域可以包括嵌入在介电层中的半导体特征。当基板100中的晶体管是鳍状场效应晶体管时，主动区域可以包括上升到隔离特征之上的鳍状半导体结构，且栅极结构设置在鳍状半导体结构上方以与鳍状半导体结构的两个或三个表面接合。当基板100中的晶体管是多桥通道晶体管时，主动区域可以各自包括纳米结构的垂直堆叠，且栅极结构包裹在纳米结构的垂直堆叠中的每个纳米结构周围。纳米结构可以具有不同的横截面。在一些情况下，纳米结构具有与其厚度基本上相似的宽度并且可以称为纳米线。在一些其他情况下，纳米结构具有大于其厚度的宽度并且可以称为纳米片。

图3示出集成电路芯片200的顶视图，集成电路芯片200包括基板100以及设置在基板100上的互连结构150。如图3中所示，互连结构150覆盖基板100的各个区域，并包括与基板100的各个区域垂直(即，沿Z方向)对应的各个部分。互连结构150的这些各个部分将在下面更详细地描述。举例来说，互连结构150的直接在装置区域102上方的部分将在沿图3中的线A-A’截取的图4中的局部剖视图中更详细地描述。图5示出垂直覆盖第四外角落区110-4、一部分的外环108和一部分的第四内角落区106-4的第一方形区域160。图6和图7示出第一方形区域160中不同部分的剖视图。图8示出垂直覆盖第四内角落区106-4、一部分的内环104和一部分的装置区域102的第二方形区域180。图9和图10示出第二方形区域180中不同部分的剖视图。根据本公开，第一方形区域160及/或第二方形区域180可以包括应力吸收区，其中虚设金属条被刻意地省略。由于省略了虚设金属条，应力吸收区具有较低的图案密度。同时，较低的图案密度为应力吸收区提供了吸收后续制程(例如，单片化制程)中产生的应力的能力。

图4示出互连结构150的直接在装置区域102上方的一部分的局部剖视图。为了简化说明，图4仅示出互连结构150的前四层金属层。前四层金属层是最靠近基板100的金属层，并包括第一金属层M0、第二金属层M1、第三金属层M2、以及第四金属层M3。在一些实施例中，在第四金属层M3之上的金属层的尺寸可以远大于第四金属层M3的尺寸。如图4中所示，第一金属层M0包括一第一金属间介电(IMD)层202和嵌入在第一金属间介电层202中的多个第一金属线204。第二金属层M1包括一第二金属间介电层206和嵌入在第二金属间介电层206中的多个第二金属线210。第二金属线210沿X方向纵向延伸。每个第一金属线210通过第一接触通孔208电耦接到第一金属层M0中的选定第一金属线204，第一接触通孔208也嵌入在第二金属间介电层206中。第三金属层M2包括一第三金属间介电层212和嵌入在第三金属间介电层212中的多个第三金属线216。第三金属线216沿Y方向纵向延伸。每个第三金属线216通过第二接触通孔214电耦接到第二金属层M1中的选定第二金属线210，第二接触通孔214也嵌入在第三金属间介电层212中。第四金属层M3包括一第四金属间介电层218和嵌入在第四金属间介电层218中的多个第四金属线222。第四金属线222沿X方向纵向延伸。每个第四金属线222通过第三接触通孔220电耦接到第三金属层M2中的选定第三金属线216，第三接触通孔220也嵌入在第四金属间介电层218中。

第一金属间介电层202、第二金属间介电层206、第三金属间介电层212和第四金属间介电层218可以包括二氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)氧化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、碳掺杂氧化硅、低介电常数(low-k)介电材料、或上述的组合。第一金属线204、第二金属线210、第三金属线216、第四金属线222、第一接触通孔208、第二接触通孔214和第三接触通孔220可以包括铝、铜、铝/硅/铜合金、钛、钌、钨、金属硅化物、或上述的组合。在一些实施例中，第一金属线204、第二金属线210、第三金属线216、第四金属线222、第一接触通孔208、第二接触通孔214和第三接触通孔220可以进一步包括阻挡层以阻止电迁移。阻挡层可以包括氮化钛或氮化钽。

如图4中所示，直接在装置区域102上方的互连结构150的部分中，相邻金属层中的金属线是正交的。举例来说，第一金属线204和第三金属线216沿Y方向延伸，第二金属线210和第四金属线222沿X方向延伸。通常，设置在离基板100较远的金属层中的金属线可以具有较大的尺寸。尽管这种趋势存在于前四层金属层中，但前四层金属层中的金属线可以具有相对相似的尺寸。第五金属层或第六金属层中的金属线可以具有大得多的尺寸。在所描绘的实施例中，第一金属线204各自具有沿X方向的第一宽度W1并且以第一间距P1排列。在一些情况下，第一宽度W1可以介于约20纳米和约50纳米之间，且第一间距P1可以是第一宽度W1的约两倍，介于约40纳米和约100纳米之间。尽管未标注第二金属线210的宽度和间距，但它们可以与第一金属线204的宽度和间距相似。如上所述，离基板100较远的金属层的金属线具有较大的尺寸。举例来说，第十金属层(M9，未明确示出)中的第十金属线的宽度可以介于约5微米和约6微米之间。

图5示出第一方形区域160的放大顶视图，第一方形区域160直接位于第四外角落区110-4、外环108的一个角落和第四内角落区106的一部分上方。直接在外环108上方的互连结构150的部分包括一密封环结构，该密封环结构包括多个密封环壁，每个密封环壁都是围绕装置区域102的封闭环结构。为了便于参考，关于互连结构150，其直接在基板100的一区域上方的部分可以由该区域指代。举例来说，互连结构150的在装置区域120上方的部分可以称为装置区域102，而互连结构150的直接在外环108上方的部分可以称为外环108。在所描绘的实施例中，直接在外环108上方的互连结构150的部分包括第一密封环壁1082、第二密封环壁1084、第三密封环壁1086、以及第四密封环壁1088。请注意，尽管外环108被显示为包括四个密封环壁，但应理解的是，外环108可以包括更少或更多的密封环壁。每个密封环壁包括在每个金属层中的多个金属线。一个密封环壁中的多个金属线基本上彼此平行延伸并可以视为子壁结构(sub-wall structure)。如图5中所示，每个密封环壁中的平行延伸的金属线可以通过多个第一横向连接件128横向连接。第一横向连接件128机械地将相邻的金属线相连以提供结构强化。第一密封环壁1082、第二密封环壁1084、第三密封环壁1086及第四密封环壁1088中的每一者可以延伸穿过互连结构150中的多于一个金属层。在图4所示的实施例中，由于前四层金属层中的金属线的尺寸相似，第一密封环壁1082、第二密封环壁1084、第三密封环壁1086及第四密封环壁1088可以垂直延伸穿过前四层金属层。也就是说，尽管较高的金属层(例如，第五金属层或第六金属层)中的金属线仍可以包括追踪(track)外环108的封闭环金属线，但这些金属线可能不与第一密封环壁1082、第二密封环壁1084、第三密封环壁1086及第四密封环壁1088中的任一者垂直对齐。

仍参考图5，第一密封环壁1082、第二密封环壁1084、第三密封环壁1086和第四密封环壁1088没有背靠背放置，而是被刻意地彼此间隔开。如上所述，互连结构中的金属线设置在金属间介电层中，当局部区域中的图案密度(即，金属线的密度)较低时，在表面平坦化制程中可以会导致不平整表面或凹陷。为了防止凹陷，可以插入虚设金属条。在所示的实施例中，在第一密封环壁1082与第二密封环壁1084之间插入多个第一组虚设金属条1182；在第二密封环壁1084与第三密封环壁1086之间插入多个第二组虚设金属条1184；且在第三密封环壁1086与第四密封环壁1088之间插入多个第三组虚设金属条1186。在图5所示的一些实施例中，外环108的角落处策略地省略了虚设金属条，以形成一第一应力吸收区108C。由于外环108基本上为矩形且具有四个角落，因此本公开的集成电路芯片200可以包括4个第一应力吸收区108C。第一应力吸收区108C包括在第一密封环壁1082与第二密封环壁1084之间的第一间隙122、在第二密封环壁1084与第三密封环壁1086之间的第二间隙124以及在第三密封环壁1086与第四密封环壁1088之间的第三间隙126。第一间隙122、第二间隙124和第三间隙126中的每一者可以称为间隙，因为它们没有任何金属线或虚设金属条。第一间隙122、第二间隙124和第三间隙126中的每一者包括金属间介电层。在所示的实施例中，第一间隙122、第二间隙124和第三间隙126中的每一者可以包括第一金属间介电层202、第二金属间介电层206、第三金属间介电层212和第四金属间介电层218。

图6示出沿图5中的线B-B’的直接在外环108上方的互连结构150的部分的局部剖视图。尽管图6示出类似于图4的前四层金属层，但直接在外环108上方的金属线比直接在装置区域102上方的金属线更宽并且以更大的间距设置。如图6中所示，第一金属层M0包括第一金属间介电层202和嵌入在第一金属间介电层202中的多个第一环形金属线(ring metallines)304。第二金属层M1包括第二金属间介电层206和嵌入在第二金属间介电层206中的多个第二环形金属线310。第三金属层M2包括第三金属间介电层212和嵌入在第三金属间介电层212中的多个第三环形金属线316。第四金属层M3包括第四金属间介电层218和嵌入在第四金属间介电层218中的多个第四环形金属线322。

直接在外环108上方的互连结构的部分还包括通孔条(via bars)，其垂直耦接每个密封环壁中的环形金属线。第一密封环壁1082包括嵌入在第二金属间介电层206中的多个第一通孔条308、嵌入在第三金属间介电层212中的多个第二通孔条314、以及嵌入在第四金属间介电层218中的多个第三通孔条320。通孔条不同于金属线和接触通孔。通孔条不同于金属线，因为它们更窄，以确保令人满意地落在(landing)下层金属线上。通孔条不同于接触通孔，因为通孔条是环绕装置区域102的封闭环环(closed-loop rings)，而接触通孔类似于垂直锥体或柱体。接触通孔可以存在于直接在外环108上方的互连结构的部分中。举例来说，第四接触通孔306可以存在于第二金属间介电层206中，第五接触通孔312可以存在于第三金属间介电层212中，且第六接触通孔318可以存在于第四金属间介电层218中。

如图6中所示，环形金属线和通孔条可以垂直对齐以界定密封环壁表面。关于第一密封环壁1082，环形金属线304、310、316和322中的最外者与通孔条308、314和320中的最外者垂直对齐以界定邻近第一组虚设金属条1182的一外壁表面1082O，环形金属线304、310、316和322中的最内者与通孔条308、314和320中的最内者垂直对齐以界定一内壁表面1082I。为避免疑虑，外壁表面1082O和内壁表面1082I是连续的且无缝的，因为每个环形金属线和通孔条都走一整圈而具有一封闭环形状。这同样适用于第二密封装壁1084、第三密封环壁1086和第四密封环壁1088。也就是说，第二密封装壁1084、第三密封环壁1086和第四密封环壁1088中的每一者都具有由环形金属线和通孔条界定的外壁表面和内壁表面，所述通孔条与环形金属线基本上垂直对齐。

在所示的实施例中，第一组虚设金属条1182具有比第二组虚设金属条1184和第三组虚设金属条1186更多个虚设金属条。在一些情况下，第一组虚设金属条1182包括在前四层金属层中的每一者中的5个虚设金属条，第二组虚设金属条1184包括在前四层金属层中的每一者中的1个虚设金属条，且第三组虚设金属条1186包括在前四层金属层中的每一者中的1个虚设金属条。这些差异并非无关紧要的。在所示的实施例中，在第一组虚设金属条1182之外的所有结构(即，第二密封环壁1084、第三密封环壁1086、第四密封环壁1088、第二组虚设金属条1184及第三组虚设金属条1186)都是牺牲结构。在沿第四密封环壁1088附近的划线对集成电路芯片200进行单片化的单片化制程期间，如果牺牲结构遭受实质性损坏，则所产生的应力可能通过第一组虚设金属条1182的变形或断裂来吸收，第一组虚设金属条1182在结构上比具有连续壁表面的任何密封环壁更弱。当集成电路芯片200仅受到轻微损坏时，应力可以被第二组虚设金属条1184和第三组虚设金属条1186减弱(damped)。

在外环108上方的互连结构150的部分中的环形金属线要比直接位于装置区域102上方的金属线宽得多。在所示的实施例中，每个第一环形金属线304具有第二宽度W2，且第一环形金属线304以第二间距P2设置。在一些实施例中，第二宽度W2与第一宽度W1的比值介于约5和约15之间，且第二间距P2与第一间距P1的比值介于约5和约15之间。在一些情况下，第二宽度W2可以介于约100纳米和约250纳米之间，且第二间距P2可以介于约200纳米和约500纳米之间。为了确保通孔条可以令人满意地落在下层环形金属线上，通孔条的第三宽度W3可以介于第二宽度W2的约50％和约80％之间。由于接触通孔的形状和图案化方法的限制，接触通孔(例如第四接触通孔306、第五接触通孔312或第六接触通孔318)的第四宽度W4可以介于第二宽度W2的约10％之间和约30％之间。在第一组虚设金属条1182、第二组虚设金属条1184和第三组虚设金属条1186中的每个虚设金属条可以具有虚设条宽度，其可以介于第二宽度W2的约50％和约80％之间。尽管虚设条用于提高图案密度，但观察到当金属层中的金属特征的密度太高时，工件可能会翘曲。出于这个原因，虚设金属条被刻意地制作成比金属线窄。

图7示出沿图5中的线C-C’的直接在外环108上方的互连结构150的部分的局部剖视图。简要地参考图5，线C-C’与X方向形成夹角θ，夹角θ在所示的实施例中为45°。第一密封环壁1082、第二密封环壁1084、第三密封环壁1086及第四密封环壁1088中的每一者包括垂直于线C-C’的片段。线C-C’穿过第一应力吸收区108C。如图7中所示，第一密封环壁1082与第二密封环壁1084通过第一间隙122间隔开；第二密封环壁1084与第三密封环壁1086通过第二间隙124间隔开；且第三密封环壁1086与第四密封环壁1088通过第三间隙126间隔开。如上所述，第一间隙122、第二间隙124和第三间隙126是完全省略了环形金属线或虚设金属条的区域。第一间隙122、第二间隙124和第三间隙126填充有第一金属间介电层202、第二金属间介电层206、第三金属间介电层212和第四金属间介电层218。第一间隙122具有第一间隙宽度G1，第二间隙124具有第二间隙宽度G2，且第三间隙126具有第三间隙宽度G3。在一些实施例中，容纳更多虚设金属条的第一间隙宽度G1大于第二间隙宽度G2和第三间隙宽度G3。在一些实施例中，第一间隙宽度G1、第二间隙宽度G2和第三间隙宽度G3中的每一者可以介于约300纳米和约2000纳米(即，2微米)之间，其中第一间隙宽度G1最大。在一些实施例中，第一间隙宽度G1约为1800纳米，第二间隙宽度G2约为500纳米，且第三间隙宽度G3约为500纳米。这些第一间隙122、第二间隙124及第三间隙126的宽度范围并非无关紧要的。当间隙宽度小于300纳米时，这种间隙的好处是微不足道的，因为这种间隙宽度与第二间距P2过于相似。当间隙宽度大于2000纳米时，在这种间隙处的凹陷可能变得过于严重，以至于其不利影响可能超过其好处。

实验结果显示，在外环108的角落上方的互连结构150中实施第一应力吸收区108C提供了令人满意的应力吸收，而不会遭受减低的图案密度的不利影响。有几个因素在起作用。首先，已经观察到在单片化制程中的应力于集成电路芯片200的角落附近是最大的。因此，设置在角落附近的第一应力吸收区108C是被适当地定位以最大程度地吸收应力。其次，角落较远离于装置区域102或装置区域102上方的互连结构150的部分。如此一来，当实施第一应力吸收区108C时，凹陷或不平整表面形成在较远离半导体装置的位置，从而将第一应力吸收区108C带来的不利影响降至最低。可以理解的是，第一间隙122、第二间隙124和第三间隙126的边界可以或多或少地延伸到沿X方向或Y方向延伸的边缘部分中，从而增加集成电路芯片200周围的各个间隙的长度。可以调整各个间隙的长度以更好地平衡应力吸收及所需的图案密度。

在需要进一步应力吸收的一些实施例中，可以在互连结构150的直接在内环104上方的部分中实施第二应力吸收区。图8示出第二方形区域180的放大顶视图，第二方形区域180直接位于第四内角落区106-4、内环104的一个角落和装置区域102的一部分上方。为了便于参考，关于互连结构150，其直接在基板100的一区域上方的部分可以由该区域指代。举例来说，互连结构150的在装置区域120上方的部分可以称为装置区域102，而互连结构150的直接在内环104上方的部分可以称为内环104。与外环108类似，内环104是包括多个密封环壁的密封环结构，每个密封环壁都是围绕装置区域102的封闭环结构。在图8中所示的一些实施例中，内环104包括第五密封环壁1042和第六密封环壁1044。请注意，尽管内环104被显示为包括两个密封环壁，但应理解的是，内环104可以包括更少或更多的密封环壁。每个密封环壁包括在每个金属层中的多个金属线。一个密封环壁中的多个金属线基本上彼此平行延伸并可以视为子壁结构。如图8中所示，每个密封环壁中的平行延伸的金属线可以通过多个第二横向连接件130横向连接。第二横向连接件130机械地将相邻的金属线相连以提供结构强化。第五密封环壁1042和第六密封环壁1044中的每一者可以延伸穿过互连结构150中的多于一个金属层。在图8中所示的实施例中，由于前四层金属层中的金属线的尺寸相似，第五密封环壁1042和第六密封环壁1044可以垂直延伸穿过前四层金属层。也就是说，尽管较高的金属层(例如，第五金属层或第六金属层)中的金属线仍可以包括追踪(track)内环104的封闭环金属线，但这些金属线可能不与第五密封环壁1042或第六密封环壁1044中的任一者垂直对齐。

仍参考图8，第五密封环壁1042和第六密封环壁1044没有背靠背放置，而是被刻意地彼此间隔开。如上所述，互连结构中的金属线设置在金属间介电层中，当局部区域中的图案密度(即，金属线的密度)较低时，在表面平坦化制程中可以会导致不平整表面或凹陷。为了防止凹陷，可以插入虚设金属条。在所示的实施例中，在第五密封环壁1042与第六密封环壁1044之间插入多个第四组虚设金属条1142。在图8所示的一些实施例中，内环104的角落处策略地省略了虚设金属条，以形成一第二应力吸收区104C。由于内环104基本上为矩形且具有四个角落，因此本公开的集成电路芯片200可以包括4个第二应力吸收区104C。第二应力吸收区104C包括在第五密封环壁1042与第六密封环壁1044之间的第四间隙132。第四间隙132可以称为间隙，因为它没有任何金属线或虚设金属条。第四间隙132仍包括金属间介电层。在所示的实施例中，第四间隙132包括第一金属间介电层202、第二金属间介电层206、第三金属间介电层212和第四金属间介电层218。

图9示出沿图8中的线D-D’的直接在内环104上方的互连结构150的部分的局部剖视图。尽管图9示出类似于图4的前四层金属层，但直接在内环104上方的金属线比直接在装置区域102上方的金属线更宽并且以更大的间距设置。如图9中所示，第一金属层M0包括第一金属间介电层202和嵌入在第一金属间介电层202中的多个第五环形金属线404。第二金属层M1包括第二金属间介电层206和嵌入在第二金属间介电层206中的多个第六环形金属线410。第三金属层M2包括第三金属间介电层212和嵌入在第三金属间介电层212中的多个第七环形金属线416。第四金属层M3包括第四金属间介电层218和嵌入在第四金属间介电层218中的多个第八环形金属线422。

直接在内环104上方的互连结构的部分还包括通孔条(via bars)，其垂直耦接每个密封环壁中的环形金属线。第五密封环壁1042包括嵌入在第二金属间介电层206中的多个第四通孔条408、嵌入在第三金属间介电层212中的多个第五通孔条414、以及嵌入在第四金属间介电层218中的多个第六通孔条420。通孔条不同于金属线和接触通孔。通孔条不同于金属线，因为它们更窄，以确保令人满意地落在下层金属线上。通孔条不同于接触通孔，因为通孔条是环绕装置区域102的封闭环环(closed-loop rings)，而接触通孔类似于垂直锥体或柱体。接触通孔可以存在于直接在内环104上方的互连结构的部分中。举例来说，第七接触通孔406可以存在于第二金属间介电层206中，第八接触通孔412可以存在于第三金属间介电层212中，且第九接触通孔418可以存在于第四金属间介电层218中。

如图9中所示，环形金属线和通孔条可以垂直对齐以界定密封环壁表面。关于第五密封环壁1042，环形金属线404、410、416和422中的最外者与通孔条408、414和420中的最外者垂直对齐以界定邻近第四组虚设金属条1142的一外壁表面1042O，环形金属线404、410、416和422中的最内者与通孔条408、414和420中的最内者垂直对齐以界定一内壁表面1042I。为避免疑虑，外壁表面1042O和内壁表面1042I是连续的且无缝的，因为每个环形金属线和通孔条都走一整圈而具有一封闭环形状。这同样适用于第六密封环壁1044。也就是说，第六密封环壁1044具有由环形金属线和通孔条界定的外壁表面和内壁表面，所述通孔条与环形金属线基本上垂直对齐。

在内环104上方的互连结构150的部分中的环形金属线要比直接位于装置区域102上方的金属线宽得多。在所示的实施例中，每个第五环形金属线404具有第五宽度W5，且第五环形金属线404以第五间距P5设置。在一些实施例中，第五宽度W5与第一宽度W1的比值介于约5和约15之间，且第五间距P5与第一间距P1的比值介于约5和约15之间。在一些情况下，第五宽度W5可以介于约100纳米和约250纳米之间，且第五间距P5可以介于约200纳米和约500纳米之间。为了确保通孔条可以令人满意地落在下层环形金属线上，通孔条(即，第四通孔条408、第五通孔条414和第六通孔条420)的宽度可以介于第五宽度W5的约50％和约80％之间。由于接触通孔的形状和图案化方法的限制，接触通孔(例如第七接触通孔406、第八接触通孔412或第九接触通孔418)的宽度可以介于第五宽度W5的约10％之间和约30％之间。在一实施例中，第五宽度W5与第二宽度W2相同，且第五间距P5与第二间距P2相同。

图10示出沿图8中的线E-E’的直接在内环104上方的互连结构150的部分的局部剖视图。简要地参考图8，线E-E’与X方向形成夹角θ，夹角θ在所示的实施例中为45°。第五密封环壁1042及第六密封环壁1044中的每一者包括垂直于线E-E’的片段。线E-E’穿过第二应力吸收区104C。如图10中所示，第五密封环壁1042与第六密封环壁1044通过第四间隙132间隔开。如上所述，第四间隙132是完全省略了环形金属线或虚设金属条的区域。第四间隙132填充有第一金属间介电层202、第二金属间介电层206、第三金属间介电层212和第四金属间介电层218。如图10中所示，第四间隙132具有第四间隙宽度G4。在一些实施例中，第四间隙宽度G4可以介于约300纳米和约2000纳米(即，2微米)之间。第四间隙132的宽度范围并非无关紧要的。当间隙宽度小于300纳米时，这种间隙的好处是微不足道的，因为这种间隙宽度与第五间距P5过于相似。当间隙宽度大于2000纳米时，在这种间隙处的凹陷可能变得过于严重，以至于其不利影响可能超过其好处。

实验结果显示，在内环104的角落上方的互连结构150中实施第二应力吸收区104C提供了令人满意的应力吸收，而不会遭受减低的图案密度的不利影响。有几个因素在起作用。首先，已经观察到在单片化制程中的应力于集成电路芯片200的角落附近是最大的。因此，第二应力吸收区104C设置为比装置区域102更靠近角落，是被适当地定位以在应力开始影响装置区域102之前吸收应力。其次，角落较远离于装置区域102或装置区域102上方的互连结构150的部分。如此一来，当实施第二应力吸收区104C时，凹陷或不平整表面形成在较远离半导体装置的位置，从而将二应力吸收区104C带来的不利影响降至最低。由于第二应力吸收区104C更靠近装置区域102或装置区域102上方的互连结构150的部分，因此第二应力吸收区104C中的图案密度大于第一应力吸收区108C中的图案密度。这是为了确保第二应力吸收区104C的实施不会对装置区域102产生不利影响。出于类似的原因，第四间隙宽度G4可以小于第二间隙宽度G2和第三间隙宽度G3。在一些替代实施例中，第二应力吸收区104C可以完全省略。

根据一些实施例，本公开涉及一种集成电路芯片。所述集成电路芯片包括基板以及第一互连层。第一互连层位于基板上方，并包括第一装置区域和围绕该第一装置区域的第一环区域。第一环区域包括第一壁以及第二壁。第一壁完全围绕第一装置区域。第二壁完全围绕第一装置区域和第一壁。沿着第一装置区域的边缘，第一壁与第二壁通过第一金属间介电层和至少一第一虚设金属线隔开。在第一装置区域的角落附近，第一壁与第二壁仅通过第一金属间介电层隔开。

在一些实施例中，第一壁包括完全围绕第一装置区域的多个第一组金属线，且第二壁包括完全围绕第一壁的多个第二组金属线。在一些实施例中，所述第一组金属线通过多个第一组横向连接件横向连接，且所述第二组金属线通过多个第二组横向连接件横向连接。在一些实施例中，所述集成电路芯片更包括第二互连层，位于第一互连层上方。第二互连层包括第二装置区域和围绕第二装置区域的第二环区域。第二环区域包括第三壁以及第四壁。第三壁完全围绕第二装置区域。第四壁完全围绕第二装置区域和第三壁。沿着第二装置区域的边缘，第三壁与第四壁通过第二金属间介电层和至少一第二虚设金属线隔开。在第二装置区域的角落附近，第三壁与第四壁仅通过第二金属间介电层隔开。在一些实施例中，第二装置区域直接设置在第一装置区域上方，第二环区域直接设置在第一环区域上方，第三壁直接设置在第一壁上方，且第四壁直接设置在第二壁上方。在一些实施例中，第三壁包括完全围绕第二装置区域的多个第三组金属线，且第四壁包括完全围绕第三壁的多个第四组金属线。在一些实施例中，所述第一组金属线包括与第一装置区域相邻的第一金属线和与第二壁相邻的第二金属线，所述第三组金属线包括与第二装置区域相邻的第三金属线和与第四壁相邻的一第四金属线，且第三金属线直接设置在第一金属线上方且第四金属线直接设置在第二金属线上方。在一些实施例中，所述集成电路芯片更包括第一通孔条以及第二通孔条，第一通孔条设置在第一金属线与第三金属线之间，且第二通孔条设置在第二金属线与第四金属线之间。在一些实施例中，第一通孔条围绕第一装置区域连续延伸，且第二通孔条围绕第一装置区域连续延伸。

根据另一些实施例，本公开涉及一种集成电路芯片。所述集成电路芯片包括互连结构，其包括密封环结构。密封环结构包括第一封闭环壁以及第二封闭环壁。第一封闭环壁包括四个边缘和四个角落。第二封闭环壁完全围绕第一封闭环壁。沿着第一封闭环壁的四个边缘，第一封闭环壁与第二封闭环壁通过第一金属间介电层和至少一第一虚设金属线隔开。沿着第一封闭环壁的四个角落，第一封闭环壁与第二封闭环壁仅通过第一金属间介电层隔开。

在一些实施例中，第一封闭环壁包括彼此平行延伸的多个第一组金属线，且第二封闭环壁包括彼此平行延伸的多个第二组金属线。在一些实施例中，所述第一组金属线通过多个第一组横向连接件横向相连，且所述第二组金属线通过多个第二组横向连接件横向相连。在一些实施例中，密封环结构更包括第三封闭环壁以及第四封闭环壁。第三封闭环壁直接设置在第一封闭环壁上方，并包括四个边缘和四个角落。第四封闭环壁直接设置在第二封闭环壁上方。沿着第三封闭环壁的四个边缘，第三封闭环壁与第四封闭环壁通过第二金属间介电层和至少一第二虚设金属线隔开。沿着第三封闭环壁的四个角落，第三封闭环壁与第四封闭环壁仅通过第二金属间介电层隔开。在一些实施例中，第三封闭环壁包括彼此平行延伸的多个第三组金属线，且第四封闭环壁包括彼此平行延伸的多个第四组金属线。在一些实施例中，所述第一组金属线包括第一最内金属线和第一最外金属线，所述第三组金属线包括第二最内金属线和第二最外金属线，且第二最内金属线直接设置在第一最内金属线上方且第二最外金属线直接设置在第一最外金属线上方。在一些实施例中，所述集成电路芯片更包括第一通孔条以及第二通孔条。第一通孔条设置在第二最内金属线与第一最内金属线之间。条以及第二通孔条设置在第二最外金属线与第一最外金属线之间。

根据又另一些实施例，本公开涉及一种集成电路芯片。所述集成电路芯片包括基板以及第一互连层。基板包括装置区域以及围绕装置区域的环区域。第一互连层设置在基板上，且第一互连层包括第一区域以及第二区域。第一区域直接设置在装置区域上方。第二区域直接设置在环区域上方。第二区域包括具有四个角落的封闭矩形环，且第二区域包括在四个角落处的四个应力吸收区。

在一些实施例中，第一区域包括多个第一组金属线，第二区域包括多个第二组金属线，且所述第二组金属线的宽度与所述第一组金属线的宽度的比值介于5和约15之间。在一些实施例中，所述第一组金属线包括第一间距，所述第二组金属线包括第二间距，且第二间距与第一间距的比值介于5和约15之间。在一些实施例中，所述四个应力吸收区中的每一者具有等于或大于2倍的第二间距的宽度，并且没有任何金属线。

前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种集成电路芯片，包括：

一基板；以及

一第一互连层，位于该基板上方，并包括一第一装置区域和围绕该第一装置区域的一第一环区域，该第一环区域包括：

一第一壁，完全围绕该第一装置区域；以及

一第二壁，完全围绕该第一装置区域和该第一壁，其中沿着该第一装置区域的一边缘，该第一壁与该第二壁通过一第一金属间介电层和至少一第一虚设金属线隔开，其中在该第一装置区域的一角落附近，该第一壁与该第二壁仅通过该第一金属间介电层隔开。

2.如权利要求1所述的集成电路芯片，其中该第一壁包括完全围绕该第一装置区域的多个第一组金属线，其中该第二壁包括完全围绕该第一壁的多个第二组金属线。

3.如权利要求2所述的集成电路芯片，更包括：

一第二互连层，位于该第一互连层上方，并包括一第二装置区域和围绕该第二装置区域的一第二环区域，该第二环区域包括：

一第三壁，完全围绕该第二装置区域；以及

一第四壁，完全围绕该第二装置区域和该第三壁，其中沿着该第二装置区域的一边缘，该第三壁与该第四壁通过一第二金属间介电层和至少一第二虚设金属线隔开，其中在该第二装置区域的一角落附近，该第三壁与该第四壁仅通过该第二金属间介电层隔开。

4.如权利要求3所述的集成电路芯片，其中该第三壁包括完全围绕该第二装置区域的多个第三组金属线，其中该第四壁包括完全围绕该第三壁的多个第四组金属线。

5.如权利要求3所述的集成电路芯片，更包括：

一第一通孔条，设置在该第一金属线与该第三金属线之间；以及

一第二通孔条，设置在该第二金属线与该第四金属线之间。

6.一种集成电路芯片，包括：

一互连结构，包括一密封环结构，该密封环结构包括：

一第一封闭环壁，包括四个边缘和四个角落；以及

一第二封闭环壁，完全围绕该第一封闭环壁，其中沿着该第一封闭环壁的该四个边缘，该第一封闭环壁与该第二封闭环壁通过一第一金属间介电层和至少一第一虚设金属线隔开，其中沿着该第一封闭环壁的该四个角落，该第一封闭环壁与该第二封闭环壁仅通过该第一金属间介电层隔开。

7.如权利要求6所述的集成电路芯片，其中该第一封闭环壁包括彼此平行延伸的多个第一组金属线，其中该第二封闭环壁包括彼此平行延伸的多个第二组金属线。

8.如权利要求7所述的集成电路芯片，其中该密封环结构更包括：

一第三封闭环壁，直接设置在该第一封闭环壁上方，并包括四个边缘和四个角落；以及

一第四封闭环壁，直接设置在该第二封闭环壁上方，其中沿着该第三封闭环壁的该四个边缘，该第三封闭环壁与该第四封闭环壁通过一第二金属间介电层和至少一第二虚设金属线隔开，其中沿着该第三封闭环壁的该四个角落，该第三封闭环壁与该第四封闭环壁仅通过该第二金属间介电层隔开。

9.一种集成电路芯片，包括：

一基板，包括：

一装置区域；以及

一环区域，围绕该装置区域；以及

一第一互连层，设置在该基板上，该第一互连层包括：

一第一区域，直接设置在该装置区域上方；以及

一第二区域，直接设置在该环区域上方，其中该第二区域包括具有四个角落的一封闭矩形环，其中该第二区域包括在该四个角落处的四个应力吸收区。

10.如权利要求9所述的集成电路芯片，其中该第一区域包括多个第一组金属线，其中该第二区域包括多个第二组金属线，其中所述第二组金属线的一宽度与所述第一组金属线的一宽度的一比值介于5和约15之间。

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