TW202318421A - 內容可定址記憶體裝置 - Google Patents

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姜易豪
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瑞昱半導體股份有限公司
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  • Semiconductor Memories (AREA)
  • Radar Systems Or Details Thereof (AREA)
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Abstract

內容可定址記憶體裝置包含第一至第三內容可定址記憶體電路以及第一至第二周邊電路。第一內容可定址記憶體電路儲存第一字組的第一位元。第二內容可定址記憶體電路鄰近設置於第一內容可定址記憶體電路，並儲存第二字組的第一位元。第三內容可定址記憶體電路鄰近設置於第二內容可定址記憶體電路，並儲存第二字組的第二位元，其中第一至第三內容可定址記憶體電路設置於一記憶體列。第一周邊電路存取第一與第二字組的第一位元。第二周邊電路存取第二字組的第二位元。

Description

內容可定址記憶體裝置
本案是關於記憶體裝置，尤其是具有行多工與共用實體元件之設置方式之內容可定址記憶體裝置。
內容可定址記憶體可快速比對儲存資料與欲搜索的資料，並輸出比對結果。在一般的內容可定址記憶體中，儲存同一字組的不同位元資料之多個記憶體電路會設置於同一列，且儲存不同字組中的相同位元資料之多個記憶體電路會設置於同一行。每一記憶體行對應設置有一個對應的周邊電路來讀取該位元資料。如此一來，將造成周邊電路的數量過多而無法提升記憶體面積的使用效益。此外，由於當前製程的佈局限制或元件位置的改變，一些舊有的記憶體陣列之行多工設置方式已不適合使用當前製程實施。若以當前製程實施該些設置方式，可能會耗費更多的電路面積。
於一些實施態樣中，內容可定址記憶體裝置包含一第一內容可定址記憶體電路、一第二內容可定址記憶體電路、一第三內容可定址記憶體電路、一第一周邊電路以及一第二周邊電路。第一內容可定址記憶體電路用以儲存一第一字組的第一位元。第二內容可定址記憶體電路鄰近設置於該第一內容可定址記憶體電路，並用以儲存一第二字組的第一位元。第三內容可定址記憶體電路鄰近設置於該第二內容可定址記憶體電路，並用以儲存該第二字組的第二位元，其中該第一內容可定址記憶體電路、該第二內容可定址記憶體電路以及該第三內容可定址記憶體電路設置於一記憶體列。第一周邊電路用以存取該第一字組的第一位元與該第二字組的第一位元。第二周邊電路用以存取該第二字組的第二位元。
於一些實施態樣中，內容可定址記憶體裝置包含一第一記憶體行、一第二記憶體行以及一匹配線。第一記憶體行包含一第一內容可定址記憶體電路。第二記憶體行鄰近設置於該第一記憶體行，並包含一第二內容可定址記憶體電路，且該第一內容可定址記憶體電路與該第二內容可定址記憶體電路設置於同一記憶體列。該第一內容可定址記憶體電路與該第二內容可定址記憶體電路用以儲存一字組的不同位元，並經由同一通孔連接至該匹配線。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製一種內容可定址記憶體（content addressable memory, CAM）裝置（後簡稱為CAM裝置）100的示意圖。CAM裝置100包含多個內容可定址記憶體電路（後簡稱為CAM電路）110 [11]～110 [14]、110 [21]～110 [24]以及110 [31]～110 [34]、多個預充電電路120[1]～120[3]、多個周邊電路130[1]～130[2]、多條匹配線ML 0～ML 5以及多條搜索位元線（search bit line）SBLP 1～SBLP 4以及SBLN 1～SBLN 4。
多個CAM電路110 [11]～110 [14]、110 [21]～110 [24]以及110 [31]～110 [34]排列為具有多個記憶體行（例如為連續的第1～4行）與多個記憶體列（例如為連續的第1～3列）的記憶體陣列。例如，多個CAM電路110 [11]～110 [14]設置於第1列，多個CAM電路110 [21]～110 [24]設置於第2列，且多個CAM電路110 [31]～110 [34]設置於第3列。多個CAM電路110 [11]、110 [21]以及110 [31]設置於第1行，多個CAM電路110 [12]、110 [22]以及110 [32]設置於第2行，多個CAM電路110 [13]、110 [23]以及110 [33]設置於第3行，且多個CAM電路110 [14]、110 [24]以及110 [34]設置於第4行。
在第1列中，CAM電路110 [11]與CAM電路110 [14]耦接至匹配線ML 0，CAM電路110 [11]儲存字組（word）W0中的第一位元，且CAM電路110 [14]儲存字組W0中的第二位元。類似地，CAM電路110 [12]與CAM電路110 [13]耦接至匹配線ML 1，CAM電路110 [12]儲存字組W1中的第一位元，且CAM電路110 [13]儲存字組W1中的第二位元。在第2列中，CAM電路110 [21]與CAM電路110 [24]耦接至匹配線ML 2，CAM電路110 [21]儲存字組W2中的第一位元，且CAM電路110 [24]儲存字組W2中的第二位元。類似地，CAM電路110 [22]與CAM電路110 [23]耦接至匹配線ML 3，CAM電路110 [22]儲存字組W3中的第一位元，且CAM電路110 [23]儲存字組W3中的第二位元。在第3列中，CAM電路110 [31]與CAM電路110 [34]耦接至匹配線ML 4，CAM電路110 [31]儲存字組W4中的第一位元，且CAM電路110 [34]儲存字組W4中的第二位元。類似地，CAM電路110 [32]與CAM電路110 [33]耦接至匹配線ML 5，CAM電路110 [32]儲存字組W5中的第一位元，且CAM電路110 [33]儲存字組W5中的第二位元。
在第1行中，CAM電路110 [11]、CAM電路110 [21]以及CAM電路110 [31]經由搜索位元線SBLP 1以及搜索位元線SBLN 1耦接至周邊電路130[1]。在第2行中，CAM電路110 [12]、CAM電路110 [22]以及CAM電路110 [32]經由搜索位元線SBLP 2以及搜索位元線SBLN 2耦接至周邊電路130[1]。如此一來，周邊電路130[1]可存取（包含讀取與/或寫入）各個字組W0～W5中的第一位元。於一些實施例中，周邊電路130[1]可包含（但不限於）多工器電路（未示出）以及感測電路（未示出）。多工器電路可用以實現行多工（column muxing）的功能，以選擇性地自第1行或第2行存取資料（即各個字組W0～W5中的第一位元）。感測電路自多工器電路接收資料，並放大該資料至適合後續電路辨識的邏輯位準。或者，於一些實施例中，周邊電路130[1]可傳送欲搜索的資料中的第一位元至第1行與第2行中的多個CAM電路。
類似地，在第3行中，CAM電路110 [13]、CAM電路110 [23]以及CAM電路110 [33]經由搜索位元線SBLP 3以及搜索位元線SBLN 3耦接至周邊電路130[2]。在第4行中，CAM電路110 [14]、CAM電路110 [24]以及CAM電路110 [34]經由搜索位元線SBLP 4以及搜索位元線SBLN 4耦接至周邊電路130[2]。如此一來，周邊電路130[2]可存取各個字組W0～W5中的第二位元。周邊電路130[2]的實施方式可參考周邊電路130[1]，故於此不再重複贅述。
以第1列為例，CAM電路110 [11]、CAM電路110 [12]、CAM電路110 [13]以及CAM電路110 [14]是依序設置於第1列。詳細而言，CAM電路110 [12]設置於CAM電路110 [11]與CAM電路110 [13]之間。CAM電路110 [13]鄰近設置於CAM電路110 [12]，且CAM電路110 [14]鄰近設置於CAM電路110 [13]。如此一來，CAM電路110 [12]與CAM電路110 [13]（其分別儲存同一字組W1的第一位元與第二位元）會位於CAM電路110 [11]與CAM電路110 [14]（其分別儲存同一字組W0的第一位元與第二位元）之間，且CAM電路110 [12]與CAM電路110 [13]­分別設置於彼此相鄰的第2行與第3行。藉由上述設置方式，CAM電路110 [12]與CAM電路110 [13]可經由同一個通孔（via）連接到匹配線ML 1。依此類推，在第2列中，CAM電路110 [22]與CAM電路110 [23]可經由同一個通孔連接到匹配線ML 3。在第3列中，CAM電路110 [32]與CAM電路110 [33]可經由同一個通孔連接到匹配線ML 5。如此一來，可在執行行多工的操作下同時節省電路面積。關於此處討論之設置方式將於後參照圖3說明。
圖2A為根據本案一些實施例繪製圖1中的CAM電路110 [12]的電路示意圖。於此例中，CAM電路110 [12]包含儲存電路210、儲存電路220以及比對電路230。儲存電路210儲存字組W1的第一位元。儲存電路220儲存一遮罩位元（mask bit），其可用來指示一額外狀態（例如為有關（care）狀態或無關（don’t care）狀態）。比對電路230可接收欲搜索資料的第一位元，並根據字組W1的第一位元、遮罩位元以及欲搜索資料的第一位元來決定是否調整匹配線W1的位準。上述之操作可參考一般CAM電路之功能，於此不再多加贅述。
於此例中，儲存電路210與儲存電路220中每一者可為由6個電晶體實施的位元格（bit cell）。詳細而言，儲存電路210包含多個電晶體T1～T6，且比對電路230包含多個電晶體T7～T8。電晶體T1的第一端與電晶體T3的第一端接收電壓VDD。電晶體T1的第二端耦接至電晶體T2的第一端與電晶體T5的第一端。電晶體T1的控制端、電晶體T2的控制端、電晶體T7的控制端、電晶體T3的第二端、電晶體T4的第一端與電晶體T6的第一端耦接至節點N1。電晶體T3的控制端、電晶體T4的控制端、電晶體T1的第二端、電晶體T2的第一端與電晶體T5的第一端耦接至節點N2。電晶體T5的控制端與電晶體T6的控制端耦接至對應於CAM電路110 [12]的字線WL1。電晶體T5的第二端耦接至對應於CAM電路110 [12]的位元線BLN，且電晶體T6的第二端耦接至對應於CAM電路110 [12]的位元線BLP。電晶體T7的第一端耦接至電晶體T8的第二端，且電晶體T7的第二端耦接至匹配線ML 1。電晶體T8的第一端接收地電壓GND，且電晶體T8的控制端耦接至搜索位元線SBLN 2。
類似於儲存電路210，儲存電路220包含多個電晶體T1'～T6'，且比對電路230還包含多個電晶體T7'～T8'。儲存電路220中的節點N1'與節點N2'分別對應於儲存電路210中的節點N1與節點N2，且多個電晶體T1'～T8'之間的連接關係大致相同於儲存電路210中多個電晶體T1～T8之間的連接關係，故不再重複贅述。在儲存電路220中，電晶體T5'的控制端以及電晶體T6'的控制端耦接至對應於CAM電路110 [12]的字線WL2。再者，相較於電晶體T8，電晶體T8'的控制端是耦接至搜索位元線SBLP 2。
圖2B為根據本案一些實施例繪製圖2A中的CAM電路110 [12]之上視圖。於一些實施例中，圖2B可視為CAM電路110 [12]在實際結構中的上視圖，或可視為CAM電路110 [12]的佈局設計圖。
一併參照圖2A與圖2B，多個電晶體T1～T8以及T1'～T8'中每一者的控制端可為閘極（以斜條紋繪製）。在此例中，多個閘極皆沿著水平方向（例如為方向X）設置。為易於理解，圖2B中標示出該些電晶體T1～T8以及T1'～T8'的閘極之對應位置。由於節點N1耦接至多個電晶體T1、T2與T7的控制端，故多個電晶體T1、T2與T7的控制端可由同一個閘極結構（例如為多晶矽）實施。由於節點N1'耦接至多個電晶體T1'、T2'與T7'的控制端，故多個電晶體T1'、T2'與T7'的控制端可由同一個閘極結構實施。依此類推，多個電晶體T3與T4的控制端可由同一個閘極結構實施，且多個電晶體T3'與T4'的控制端可由同一個閘極結構實施。
多個電晶體T1～T8以及T1'～T8'中每一者的第一端與第二端可為汲極（或源極）以及源極（或汲極），其可為閘極在主動（active）區（以白色繪製）上左右兩側之端點。多個電晶體T1、T3、T1'以及T3'為P型電晶體，故設置於在N型井中。接觸（contact）可耦接主動區上的端點或閘極至對應的金屬層（以網點繪製），以連接到特定的元件（例如為位元線BLN、位元線BLP、搜索位元線SBLN 2、搜索位元線SBLP 2、字線WL1或字線WL2）或接收特定的電壓（例如為電壓VDD或地電壓GND）。通孔（via）可耦接金屬層到特定的元件（例如為匹配線ML 1）或接收特定的電壓（例如為電壓VDD或地電壓GND）。藉由參照圖2A與圖2B，應可理解CAM電路110 [12]中的多個元件之間的具體設置關係。
圖2C為根據本案一些實施例繪製圖1中的CAM電路110 [11]與CAM電路110 [12]之示意圖。CAM電路110 [12]之結構相同於圖2A，故不再重複贅述。如圖2C所示，CAM電路110 [11]之結構大致相同於CAM電路110 [12]之結構。相較於CAM電路110 [12]，在CAM電路110 [11]中的比對電路230是耦接至匹配線ML 0、搜索位元線SBLP 1以及搜索位元線SBLN 1。
圖2D為根據本案一些實施例繪製圖2C中的CAM電路110 [11]與CAM電路110 [12]之上視圖。於一些實施例中，圖2D可視為CAM電路110 [11]與CAM電路110 [12]在實際結構中的上視圖，或可視為CAM電路110 [11]與CAM電路110 [12]的佈局設計圖。圖2D中的各元件之設置方式可參考圖2B，故於此不再重複贅述。
如前所述，CAM電路110 [11]與CAM電路110 [12]具有相同結構。如圖2D所示，CAM電路110 [11]之結構與CAM電路110 [12]之結構相對於參考線A-A實質上為鏡像對稱。於此例中，CAM電路110 [11]與CAM電路110 [12]可共用部分的接觸、金屬層與/或閘極以耦接至字線WL1以及字線WL2。如此一來，可進一步降低電路面積。另外，搜索位元線SBLN 1與搜索位元線SBLP 1設置於圖2D的左側，搜索位元線SBLN 2與搜索位元線SBLP 2設置於圖2D的右側，且搜索位元線SBLN 1與搜索位元線SBLP 1獨立於搜索位元線SBLN 2與搜索位元線SBLP 2。CAM電路110 [11]與CAM電路110 [12]是自周邊電路130[1]接收相同資料（例如為欲搜索資料的第一位元）。藉由獨立的多條搜索位元線來傳送相同資料給CAM電路110 [11]與CAM電路110 [12]，可降低各搜索位元線上的負載（相較於使用單一搜索位元線來傳送資料給兩個記憶體行中的CAM電路）。如此，可以提高操作速度。
圖3為根據本案一些實施例繪製圖1中的CAM電路110 [12]與CAM電路110 [13]之上視圖。於一些實施例中，圖3可視為CAM電路110 [12]與CAM電路110 [13]在實際結構中的上視圖，或可視為CAM電路110 [12]與CAM電路110 [13]的佈局設計圖。圖3中的各元件之設置方式可參考圖2B，故於此不再重複贅述。
如前所述，CAM電路110 [12]與CAM電路110 [13]具有相同結構。如圖3所示，CAM電路110 [12]之結構與CAM電路110 [13]之結構相對於參考線B-B實質上為鏡像對稱。由於CAM電路110 [12]與CAM電路110 [13]皆耦接至匹配線ML 1，CAM電路110 [12]與CAM電路110 [13]可共用部分的通孔與/或金屬層來耦接至匹配線ML 1。如此一來，可進一步降低電路面積。
上述各圖式中所視出的元件數量與/或連接關係用於示例，且本案並不以此為限。例如，圖1中的CAM裝置100可包含更多行與/或更多列。或者，為了實際繞線設計，圖2B、圖2D或圖3中可包含更多的金屬層、接觸與/或通孔來進行連接。
綜上所述，本案一些實施例中提供的內容可定址記憶體裝置利用改變記憶體陣列中的記憶體電路之排列方式，以達到行多工以及共享部份元件的效果。如此一來，可降低電路元件的數量並節省電路面積，並可降低導線上的負載來增加操作速度。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:內容可定址記憶體（CAM）裝置 110 [11], 110 [12], 110 [13], 110 [14]:內容可定址記憶體（CAM）電路 110 [21], 110 [22], 110 [23], 110 [24]:內容可定址記憶體（CAM）電路 110 [31], 110 [32], 110 [33], 110 [34]:內容可定址記憶體（CAM）電路 120[1], 120[2], 120[3]:預充電電路 130[1], 130[2]:周邊電路 210, 220:儲存電路 230:比對電路 A-A, B-B:參考線 BLN, BLP:位元線 GND:地電壓 ML 0~ML 5:匹配線 N1, N2, N1', N2':節點 SBLN 1~SBLN 4, SBLP 1~SBLP 4:搜索位元線 T1~T8, T1'~T8':電晶體 VDD:電壓 W0~W5:字組 WL1~WL2:字線 X:方向
［圖1］為根據本案一些實施例繪製一種內容可定址記憶體裝置的示意圖； ［圖2A］為根據本案一些實施例繪製圖1中的內容可定址記憶體電路的電路示意圖； ［圖2B］為根據本案一些實施例繪製圖2A中的內容可定址記憶體電路之上視圖； ［圖2C］為根據本案一些實施例繪製圖1中的兩個內容可定址記憶體電路之示意圖； ［圖2D］為根據本案一些實施例繪製圖2C中的兩個內容可定址記憶體電路之上視圖；以及 ［圖3］為根據本案一些實施例繪製圖1中的兩個內容可定址記憶體電路之上視圖。
100:內容可定址記憶體(CAM)裝置
110[11],110[12],110[13],110[14]:內容可定址記憶體(CAM)電路
110[21],110[22],110[23],110[24]:內容可定址記憶體(CAM)電路
110[31],110[32],110[33],110[34]:內容可定址記憶體(CAM)電路
120[1],120[2],120[3]:預充電電路
130[1],130[2]:周邊電路
ML0~ML5:匹配線
SBLN1~SBLN4,SBLP1~SBLP4:搜索位元線
W0~W5:字組

Claims (10)

  1. 一種內容可定址記憶體裝置，包含： 一第一內容可定址記憶體電路，用以儲存一第一字組的第一位元； 一第二內容可定址記憶體電路，鄰近設置於該第一內容可定址記憶體電路，並用以儲存一第二字組的第一位元； 一第三內容可定址記憶體電路，鄰近設置於該第二內容可定址記憶體電路，並用以儲存該第二字組的第二位元，其中該第一內容可定址記憶體電路、該第二內容可定址記憶體電路以及該第三內容可定址記憶體電路設置於一記憶體列中； 一第一周邊電路，用以存取該第一字組的第一位元與該第二字組的第一位元；以及 一第二周邊電路，用以存取該第二字組的第二位元。
  2. 如請求項1之內容可定址記憶體裝置，其中該第二內容可定址記憶體電路之結構與該第三內容可定址記憶體電路之結構為鏡像對稱。
  3. 如請求項1之內容可定址記憶體裝置，更包含： 一第一匹配線，耦接至該第一內容可定址記憶體電路；以及 一第二匹配線，耦接至該第二內容可定址記憶體電路與該第三內容可定址記憶體電路。
  4. 如請求項3之內容可定址記憶體裝置，其中該第二內容可定址記憶體電路與該第三內容可定址記憶體電路經由同一個通孔（via）耦接至該第二匹配線。
  5. 如請求項1之內容可定址記憶體裝置，其中該第二內容可定址記憶體電路與該第三內容可定址記憶體電路設置於鄰近的兩個記憶體行中。
  6. 如請求項1之內容可定址記憶體裝置，其中該第二內容可定址記憶體電路設置於該第一內容可定址記憶體電路與該第三內容可定址記憶體電路之間。
  7. 如請求項1之內容可定址記憶體裝置，更包含： 一第四內容可定址記憶體電路，設置於該記憶體列並鄰近設置於該第三內容可定址記憶體電路，並用以儲存該第一字組的第二位元， 其中該第二周邊電路更用以存取該第一字組的第二位元。
  8. 如請求項7之內容可定址記憶體裝置，其中該第二內容可定址記憶體電路與該第三內容可定址記憶體電路位於該第一內容可定址記憶體電路位於該第四內容可定址記憶體電路之間。
  9. 如請求項7之內容可定址記憶體裝置，其中該第一內容可定址記憶體電路、該第二內容可定址記憶體電路、該第三內容可定址記憶體電路以及該第四內容可定址記憶體電路依序設置於不同記憶體行中。
  10. 一種內容可定址記憶體裝置，包含： 一第一記憶體行，包含一第一內容可定址記憶體電路； 一第二記憶體行，鄰近設置於該第一記憶體行，其中該第二記憶體行包含一第二內容可定址記憶體電路，且該第一內容可定址記憶體電路與該第二內容可定址記憶體電路設置於同一記憶體列中；以及 一匹配線，其中該第一內容可定址記憶體電路與該第二內容可定址記憶體電路用以儲存一字組的不同位元，並經由同一通孔連接至該匹配線。
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