TW202315030A - 堆疊記憶裝置中之經微調資料路徑 - Google Patents
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Abstract
本發明揭示一種裝置,其包含一第一記憶體晶粒及經由一第一匯流排直接耦合至該第一記憶體晶粒之一第二記憶體晶粒。該裝置亦包含直接耦合至該第一記憶體晶粒之一第二匯流排。該第一記憶體晶粒包含一第一修整電路,該第一修整電路在操作時將該第一記憶體晶粒之信號傳輸之一延遲調整為一第一值,而該第二記憶體晶粒包括一第二修整電路,該第二修整電路在操作時將該第二記憶體晶粒之信號傳輸之一延遲調整為一第二值。
Description
本發明之實施例大體上係關於半導體裝置之領域。更明確言之,本發明之實施例係關於一記憶體晶粒上之堆疊記憶體。
此章節旨在向讀者介紹可與下文描述及/或主張之本發明技術之各種態樣有關的技術之各種態樣。據信此論述有助於對讀者提供背景資訊以促進更佳地理解本發明之各種態樣。因此,應理解,此等陳述應在此意義上理解且並不作為先前技術之認可。
一般而言,一運算系統包含處理電路(諸如一或多個處理器或其他適合組件)及記憶裝置(諸如晶片或積體電路)。一或多個記憶裝置可用於一記憶模組(諸如一雙列直插記憶模組(DIMM))上,以儲存可供處理電路存取之資料。例如,基於至運算系統之一使用者輸入,處理電路可請求一記憶模組自其記憶裝置擷取對應於使用者輸入之資料。在一些例項中,經擷取資料可包含可由處理電路執行以執行一操作之指令,及/或可包含將用作此操作之一輸入之資料。另外,在一些情況下,自操作輸出之資料可儲存於記憶體中,以諸如實現隨後自記憶體擷取資料。
一些記憶裝置包含記憶體胞元,該等記憶體胞元可藉由導通將記憶體胞元(例如,一電容器)與一字線或一位元線耦合之一電晶體來存取。相比之下,臨限型記憶裝置可包含藉由跨一記憶體胞元提供一電壓而存取之記憶裝置,其中基於記憶體胞元之臨限電壓來儲存及/或擷取資料值。例如,資料值可基於是否超過記憶體胞元之臨限電壓,且回應於跨記憶體胞元提供之電壓,記憶體胞元傳導電流。所儲存之資料值可改變,諸如藉由施加足以改變記憶體胞元之臨限電壓之一電壓。此外,可藉由施加足以容許存取記憶體胞元之經儲存電壓的電壓來擷取(即,讀取)資料值。一臨限型記憶體胞元之一個實例可為一交叉點記憶體胞元(XPoint記憶體胞元)。
已透過在一給定晶粒上包含額外記憶體來達成記憶體密度之增加。增加一記憶體晶粒之密度之一種技術包含將記憶體堆疊至一堆疊陣列中。然而,在額外記憶體被添加至一裝置及/或被堆疊時,正確地對準傳輸至記憶體及/或自記憶體接收之信號變得更困難。因此,克服緻密記憶體晶粒(例如,其上具有堆疊記憶體之晶粒)中之傳訊延遲問題將為有利的。
下文將描述一或多項特定實施例。為努力提供此等實施例之一簡明描述,本說明書中並未描述一實際實施方案之所有特徵。應瞭解,在任何此實際實施方案之發展中,如在任何工程或設計專案中,必須作出許多實施方案特定決策以達成可在實施方案間變化之研發者之特定目標,諸如符合系統相關及業務相關約束。此外,應瞭解,此一研發努力可能為複雜的且耗時的,但對於獲益於本發明之一般技術者而言,仍將為設計、製作及製造之一例行任務。
隨著記憶體密度繼續增加,增加一記憶裝置之記憶體容量之一種潛在解決方案係例如在一單一封裝中利用堆疊記憶體。然而,為了維持高處理量,一主機與一記憶裝置之間的一前端介面路徑在記憶裝置之一最大介面速度能力下完全飽和可為有利的。運用多晶粒記憶體堆疊,此可為困難的。因此,在一些實施例中,堆疊記憶體(例如,記憶體堆疊)可包含一主記憶體晶粒及一或多個輔助記憶體晶粒。主記憶體晶粒與輔助記憶體晶粒之間的晶粒內通信保持在封裝內部,且主機僅與記憶體堆疊之主記憶體晶粒直接介接(即,主機看不到或未與記憶體堆疊之輔助記憶體晶粒直接通信,主記憶體晶粒與外部主機通信)。主記憶體晶粒與內部(輔助)晶粒之間的內部匯流排及或路徑完全在封裝(即,記憶裝置)內部。
然而,由於存在堆疊高度(例如,一堆疊中之記憶體晶粒之數目)之增加,故可出現額外問題。例如,主記憶體晶粒與一或多個輔助記憶體晶粒(例如,距離上距主記憶體晶粒最遠之輔助記憶體晶粒)之間的內部連接延遲(例如,接合線延遲)可為實質的,且可能影響進入及/或離開輔助記憶體之信號之時脈。同樣地,記憶體堆疊中之不同晶粒可能來自不同偏斜邊界(skew corner),此可導致例如互補金屬氧化物半導體(CMOS)程序時間之差異。此外,內部匯流排上之信號(例如,資料)流關於外部介面速度之時序可能疊加(歸因於記憶體堆疊中之可變延遲),此可能歸因於信號衝突而引起時序故障(例如,資料封包之時序將不與介面時脈同步)。簡而言之,在採用記憶體堆疊時,可能歸因於例如封裝中晶粒之位置及記憶體晶粒之CMOS程序偏斜而存在所得延遲。
因此,本實施例容許延遲之去偏斜以產生一致的總延遲。此確保封裝中之所有輔助記憶體晶粒(包含堆疊中距離上距主記憶體晶粒最遠之輔助記憶體晶粒)以相同之凈延遲(例如,相同之凈時序延遲)操作。在一些實施例中,可自動微調(例如,自微調)信號路徑。同樣地,可在記憶裝置之製造期間或之後經由一使用者微調信號路徑。藉由調整記憶體堆疊之記憶體晶粒之總延遲及/或個別延遲,可最小化及/或以其他方式減輕時序問題、信號衝突及類似者。
現參考圖,圖1係繪示一記憶裝置10之特定特徵之一簡化方塊圖。明確言之,圖1之方塊圖係繪示記憶裝置10之特定功能性之一功能方塊圖。根據一項實施例,記憶裝置10可為一隨機存取記憶體(RAM)裝置、一動態RAM (DRAM)裝置、一靜態RAM (SRAM)裝置(包含一雙倍資料速率SRAM裝置)、快閃記憶體及/或一相變記憶體(PCM)裝置及/或其他基於硫族化物之記憶體,諸如自選擇記憶體(SSM)。此外,記憶裝置之記憶體胞元可各自具有一對應邏輯儲存裝置(例如,一電容器、一電阻器或(若干)硫族化物材料之電阻)。
在一些實施例中,當記憶裝置10係一PCM裝置時,其可為作為一非揮發性記憶體之一3d XPoint記憶裝置,其利用(若干)硫族化物材料以容許其中之記憶體胞元之狀態改變。可透過例如對PCM材料施加熱來控制一個狀態至另一狀態(例如,具有一相對較低電阻之一結晶相(例如,PCM裝置之記憶體胞元之材料之一有序相)至具有相對較高電阻之一非晶相(例如,PCM裝置之記憶體胞元之材料之一無序相))的改變。狀態本身基於其等電阻率之差異表示相變記憶體胞元是將「1」還是「0」儲存為二進位值。
記憶裝置10可包含若干記憶體分區12,記憶體分區12各自包含一或多個陣列(即,記憶體陣列)。取決於總系統之應用及設計,可利用記憶裝置10上之記憶體分區12之各種組態、組織及大小。記憶裝置10亦可包含一命令介面14及一輸入/輸出(I/O)介面16。命令介面14經組態以提供來自記憶裝置10外部之一外部裝置(諸如一處理器或控制器(例如,記憶體控制器17))的若干信號。在一些實施例中,一匯流排15 (或一信號路徑或另一群組信號路徑)可個別地或組合地容許命令介面14與處理器或控制器(例如,記憶體控制器17)之間的信號之雙向傳輸。同樣地,一匯流排19 (或一信號路徑或另一群組信號路徑)可個別地或組合地容許I/O介面16與例如處理器或控制器(例如,記憶體控制器17)之間的信號(包含例如資料信號)之雙向傳輸。因此,處理器或控制器(例如,記憶體控制器17)可將各種信號提供至記憶裝置10以促進待寫入至記憶裝置10或自記憶裝置10讀取之資料的傳輸及接收。
如將瞭解,命令介面14可包含若干電路(諸如一時脈輸入電路18及一命令位址輸入電路20),以例如確保經接收信號之正確處置。命令介面14可自諸如一處理器或控制器(例如,記憶體控制器17)之一外部裝置接收一或多個時脈信號。同樣地,命令介面接收可在時脈信號之正邊緣上鍵入之命令(例如,讀取命令、寫入命令等),以及通常在正及負時脈邊緣兩者上傳輸或接收之資料。在一些實施例中,命令可具有一可變時脈長度(例如,一或多個時脈用於接收命令)。
時脈輸入電路18接收一或多個時脈信號且自其產生一內部時脈信號CLK。在一些實施例中,內部時脈信號CLK被供應至一內部時脈產生器30,諸如一延遲鎖定迴路(DLL)電路。內部時脈產生器30基於經接收之內部時脈信號CLK來產生一相位控制內部時脈信號LCLK。相位控制內部時脈信號LCLK被供應至例如I/O介面16,且被用作用於判定讀取資料之一輸出時序之一時序信號。
內部時脈信號CLK亦可被提供至記憶裝置10內之各種其他組件,且可用於產生各種額外內部時脈信號。例如,內部時脈信號CLK可被提供至一命令解碼器32。命令解碼器32可自命令匯流排34接收命令信號,且可解碼該等命令信號以提供各種內部命令。例如,命令解碼器32可經由匯流排36將命令信號提供至內部時脈產生器30,以協調相位控制內部時脈信號LCLK之產生。例如,相位控制內部時脈信號LCLK可用於透過I/O介面16對資料進行計時。
此外,命令解碼器32可解碼命令(諸如讀取命令、寫入命令、暫存器設定命令、啟動命令等),且經由匯流排路徑39提供對相應於命令之一特定記憶體分區12之存取。命令解碼器32亦可經由例如匯流排路徑(例如,一或多個全域佈線(wiring line) 40)將各種信號傳輸至一或多個暫存器38。如將瞭解,記憶裝置10可包含各種其他解碼器(諸如列解碼器及行解碼器)以促進對記憶體分區12之存取。在一項實施例中,各記憶體分區12包含一控制區塊22,控制區塊22提供必要之解碼(例如,列解碼器及行解碼器)以及其他特徵(諸如時序控制及資料控制),以促進往返於記憶體分區12之命令之執行。
在特定實施例中,記憶裝置10中之命令解碼器32或其他組件可將暫存器命令提供至一或多個暫存器38,該一或多個暫存器38可用於各記憶體分區12、各控制區塊22 (或其中之分區控制器)及類似者之操作中。例如,一或多個暫存器38之一者可操作以定義記憶裝置10之可程式化操作及/或組態之各種模式。暫存器38可包含於半導體裝置中以定義各種類型之記憶體組件(諸如DRAM、同步DRAM、硫族化物記憶體(例如PCM)或其他類型之記憶體)之操作。一或多個暫存器38可經由全域佈線40自命令解碼器32或類似者接收各種信號。全域佈線40可包含一共同資料路徑、一共同位址路徑、一共同寫入命令信號路徑及一共同讀取命令信號路徑。全域佈線40可橫越記憶裝置10,使得各暫存器38可耦合至全域佈線40。額外暫存器可涉及跨半導體裝置(例如,晶粒)之額外佈線,使得暫存器通信地耦合至對應記憶體組件。
一或多個暫存器38作為在操作時由記憶體控制器17存取或以其他方式可由記憶體控制器17存取之暫存器之一實例操作。可由記憶體控制器17存取之暫存器可跨記憶裝置10散佈,且此等暫存器可表示或含有諸如記憶裝置10及/或其中之特定組件之組態設定、記憶裝置10及/或其中之特定組件之狀態、記憶裝置10參數及/或記憶裝置10之組件之特定參數以及可跨記憶裝置(例如,在記憶體分區12之一或多者中)寫入之預定模式的資訊。因此,雖然在圖1中繪示一或多個暫存器38,但應瞭解,額外及/或替代暫存器定位於記憶裝置中,且此等暫存器可由記憶體控制器17存取(即,當操作時,暫存器由記憶體控制器17存取)。記憶體控制器17之此等存取可包含例如對暫存器之讀取(例如,讀取存取)及/或對暫存器之寫入(例如,寫入存取)。
記憶裝置10執行基於自一外部裝置(諸如一處理器)及/或由記憶體控制器17接收之命令/位址信號的操作,諸如讀取命令及寫入命令。在一項實施例中,使用時脈信號來對至命令介面14之命令/位址信號計時。命令介面可包含一命令位址輸入電路20,命令位址輸入電路20經組態以接收及傳輸命令以例如透過命令解碼器32提供對記憶體分區12之存取。另外,命令介面14可接收記憶體選擇信號,該等記憶體選擇信號使記憶裝置10能夠處理關於傳入命令/位址信號之命令。可在命令中編碼對記憶裝置10內之特定記憶體分區12之存取。
另外,命令介面14可經組態以接收若干其他命令信號。例如,一重設命令可用於在例如電力開啟期間重設命令介面14、狀態暫存器、狀態機及類似者。亦可提供促進記憶裝置10之測試之各種信號。例如,測試信號可用於將記憶裝置10置於用於連接性測試之一測試模式中。命令介面14亦可用於針對可能偵測到之特定錯誤將一警示信號或另一警報信號提供至系統處理器或控制器。然而,在一些實施例中,I/O介面16可額外地或替代地用於傳輸一警示信號,例如一熱警示。
藉由透過I/O介面16傳輸及接收資料信號,可利用上文所論述之命令及時脈信號來將資料發送至記憶裝置10及自記憶裝置10發送資料。更明確言之,可經由包含複數個雙向匯流排之資料路徑42將資料發送至記憶體分區12或自記憶體分區12擷取資料。資料I/O信號大體上在一或多個雙向資料匯流排中傳輸至I/O介面16及自I/O介面16接收。對於特定記憶裝置,諸如一DDR5 SDRAM記憶裝置,I/O信號可被劃分為上及下位元組;然而,其他記憶裝置類型不需要此分段。
如將瞭解,各種其他組件(諸如電源供應電路(用於接收外部VDD及VSS信號)、讀取/寫入放大器(用於在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶裝置10之溫度)等)亦可併入至記憶裝置10中。因此,應理解,僅提供圖1之方塊圖以強調記憶裝置10之特定功能特徵以輔助後續[實施方式]。
圖2繪示記憶裝置10中之記憶體堆疊之一圖44。如所繪示,一主機裝置46 (即,主機裝置中之記憶體控制器17或一CPU)經由一前端介面路徑48將命令及/或資料傳輸至記憶裝置10,前端介面路徑48可為上述匯流排15及匯流排19之一或多者。以此方式,前端介面路徑48作為一命令及/或資料輸入輸出路徑(例如,一匯流排或一信號路徑或另一群組信號路徑)操作。此外,如圖2中所繪示,各記憶體晶粒50可堆疊至一記憶體堆疊52 (例如,一3D記憶體堆疊)中,使得多個記憶體晶粒50以記憶裝置10之封裝上之減小的佔用面積存在於記憶裝置10中。
圖3繪示其中前端介面路徑耦合至記憶體晶粒50之各者的記憶體堆疊52之一實例。一或多個連接(例如,接合線54、貫穿矽通孔(TSV)或類似者)可用於使前端介面路徑延伸至記憶體晶粒50之各者。如所繪示,此形成一級聯連接,然而,應注意,用於各接合線54之一或多個直接連接可代替性地耦合至一基板,藉此接合線54未直接耦合至記憶體堆疊52中之其他記憶體晶粒50。同樣地,此兩種佈線技術之一組合可用於將記憶體堆疊52之記憶體晶粒50連接至前端介面路徑48。
在圖2及圖3之各者中所繪示之組態中,記憶裝置之輸入命令/控制/位址(以及資料接針)跨記憶體堆疊52之記憶體晶粒50共用。然而,此組態可操作以依據記憶體堆疊52之高度(例如,利用共用前端介面路徑48之堆疊中之記憶體晶粒50之數目,其中各記憶體晶粒50操作為一主晶粒)來降低記憶裝置10之凈介面速度能力。
因此,圖4繪示記憶裝置10中之記憶體堆疊之一第二技術之一圖56。如所繪示,主機裝置46 (即,主機裝置中之記憶體控制器17或一CPU)經由前端介面路徑48將命令及/或資料傳輸至記憶裝置10,前端介面路徑48可為上述匯流排15及匯流排19之一或多者。此外,如圖4中所繪示,一記憶體堆疊58係由一主記憶體晶粒60 (類似於記憶體晶粒50)以及堆疊於其上之一或多個輔助記憶體晶粒62組成。另外,如所繪示,前端介面路徑48連接至主記憶體晶粒60,且一第二路徑及/或路徑陣列(例如,一後端干擾路徑64)耦合於主記憶體晶粒60與一或多個輔助記憶體晶粒62之間。此組態在圖5中進一步繪示。
圖5繪示包含主記憶體晶粒60及堆疊於其上之輔助記憶體晶粒62之記憶體堆疊58。雖然記憶體堆疊被繪示為包含一主記憶體晶粒60及堆疊於其上之三個輔助記憶體晶粒62,但應理解,主記憶體晶粒60可放置於記憶體堆疊58中之一不同位置中。同樣地,應瞭解,除記憶體堆疊58之主記憶體晶粒60之外,亦可採用更多或更少之輔助記憶體晶粒62,例如,1、2、3、7、11、15或另一數目之輔助記憶體晶粒62。在一些實施例中,主記憶體晶粒60及輔助記憶體晶粒62可為相同或不同矽之部分。
如所繪示,主記憶體晶粒60經由例如接合線54 (或其他連接路徑)直接耦合至前端介面路徑48。相比之下,輔助記憶體晶粒62經由主記憶體晶粒60耦合至前端介面路徑48。即,一接合線54自一第一堆疊輔助記憶體晶粒62直接耦合至主記憶體晶粒60,一第二接合線自第一堆疊輔助記憶體晶粒62直接耦合至一輔助堆疊記憶體晶粒62,等等。以此方式,各輔助記憶體晶粒62間接地自主機裝置46接收信號(例如,命令、控制及/或位址及/或資料信號),此係因為主記憶體晶粒60執行記憶體堆疊58與主機裝置46之間的直接通信。因為主機裝置46僅直接耦合至記憶體堆疊58之主記憶體晶粒60,所以歸因於記憶體堆疊58之輔助記憶體晶粒62之電容與主機裝置46及前端介面路徑48隔離。此可容許相對於圖2中所繪示之記憶裝置之組態沿前端介面路徑48之信號速率(例如,資料速率)增加。
然而,情形可結合記憶體堆疊58一起發生。例如,主記憶體晶粒60與距主記憶體晶粒60最遠(按距離)安置之輔助記憶體晶粒62 (即,在記憶體堆疊58頂部之所繪示輔助記憶體晶粒62)之間的內部路徑延遲可能影響關於例如結合前端介面路徑48利用之時脈之一時脈週期的信號傳輸。同樣地,在一些情況下,不同晶粒可用於製造記憶體中之主記憶體晶粒60及一或多個輔助記憶體晶粒62之一或多者,此可能導致例如記憶體堆疊58中之記憶體晶粒60及62之互補金屬氧化物半導體(CMOS)程序之差異。因此,記憶體堆疊58中之記憶體晶粒60及62之位置差異及/或CMOS程序偏斜(或其他因素)可能導致記憶體堆疊58之記憶體晶粒60及62之一或多者之間的延遲差異,以及例如沿後端干擾路徑64之信號衝突。
圖6繪示記憶體堆疊58之記憶體晶粒60及62之操作之一時序圖66以及當其等之時序未對準時可能出現之問題。時序圖66包含記憶體堆疊58之主記憶體晶粒60之時序68,一個輔助記憶體晶粒62 (即,距離上最靠近主記憶體晶粒60之輔助記憶體晶粒62)之時序70,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第四遠之輔助記憶體晶粒62)之時序72,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第三遠之輔助記憶體晶粒62)之時序74,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第二遠之輔助記憶體晶粒62)之時序76,及一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60最遠之輔助記憶體晶粒62)之時序78。如所繪示,時序68、70、72、74、76及78之各者之信號傳輸發生在兩個片段中,藉此片段之長度表示該各自晶粒之總時間。亦繪示一時序窗口80,其表示期間時序68、70、72、74、76及78之各者之信號重疊的持續時間。期望將此重疊(時序窗口80)減少為零或接近零。
如所繪示,對應於時序72之距離上距主記憶體晶粒60第四遠之輔助記憶體晶粒62的信號傳輸作為時序窗口80之最快情況(即,在時間t1 82)發生,且對應於時序76之距離上距主記憶體晶粒60第二遠之輔助記憶體晶粒62的信號傳輸作為其最慢情況(即,在時間t2 84)發生。
歸因於時序窗口80中信號傳輸完成之各種時間,時序窗口80表示信號通信中之延遲及潛在之信號衝突可能發生之時段。例如,最快情況與最慢情況(由時序窗口80繪示)之間例如大約100皮秒或更多之延遲足以引起與記憶體堆疊58之信號傳輸中之信號重疊及中斷。
為減輕此等問題,後端干擾路徑64中之信號流可關於外部介面速度(即,前端介面路徑48之速度)進行定時。例如,當一主機裝置46將信號傳輸至記憶裝置10時,存在供任何返回信號自記憶裝置10傳輸回之一固定時間量(例如,一信號之飛行時間,其可為完成一記憶體操作之一時間量,其包含傳輸與該操作相關之任何信號之時間)。因此,當記憶體堆疊58之記憶體晶粒60及62針對前端介面路徑48之此速度(即,主機裝置46與記憶裝置10之間的通信之時序)定時時,可消除歸因於延遲之信號衝突及其他信號故障。
圖7繪示包含主記憶體晶粒60及堆疊於其上之輔助記憶體晶粒62之記憶體堆疊58。如所繪示,主記憶體晶粒60被標記為PMD (主記憶體晶粒),最接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD0 (內部記憶體晶粒0),第二接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD1 (內部記憶體晶粒1),第三接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD2 (內部記憶體晶粒2),第四接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD3 (內部記憶體晶粒3),第五接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD4 (內部記憶體晶粒4),第六接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD5 (內部記憶體晶粒5),第七接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD6 (內部記憶體晶粒6),且第八(最遠)接近主記憶體晶粒60之輔助記憶體晶粒62被標記為IMD7 (內部記憶體晶粒7)。記憶體堆疊58之記憶體晶粒60及62之各者額外地包含一修整電路88。
在一些實施例中,修整電路88可包含例如一串延遲元件(例如,反相器、邏輯閘、組合邏輯電路及類似者),可從中選擇所要數目個延遲元件或完整數量之信號延遲且將其等應用於一信號,以延遲沿著後端干擾路徑64傳輸之該信號。替代地,修整電路可包含例如一或多個時脈延遲電路,諸如一時序延遲產生器、組合邏輯電路及/或類似電路,該一或多個時脈延遲電路可經微調以提供與沿著後端干擾路徑64傳輸之信號之傳輸相關聯的特定量之時脈延遲。同樣地,修整電路88可包含上述兩種延遲技術之電路元件,以延遲信號及與沿著後端干擾路徑64傳輸之信號之傳輸相關聯的時脈延遲。使用修整電路88,可調整個別記憶體晶粒60及62之延遲之去偏斜以產生一總體恆定延遲,因此確保記憶體堆疊58中之記憶體晶粒60及62之延遲具有相同之凈時序延遲。
在一些實施例中,可經由判定記憶裝置中之最慢路徑來判定待針對一各自記憶體晶粒60及62設定之凈時序延遲(例如,特定於封裝之最大延遲),其可表示各記憶體晶粒60、62之組件延遲(即,各自記憶體晶粒60、62之延遲)及接合線54延遲之總和(按位置)。同樣地,可在整個程序內經由最慢路徑(例如,定位於距主記憶體晶粒60之最遠距離處之最慢的輔助記憶體晶粒62)來判定待應用於一各自記憶體晶粒60及62之凈時序延遲。一旦判定凈時序延遲,各個別記憶體晶粒60、62便可將其延遲與經計算之凈時序延遲進行比較,且可判定延遲量之差異。可經由在修整電路88中選擇各記憶體晶粒60、62之延遲量來設定及應用各記憶體晶粒60、62之該延遲量之此差異,使得各記憶體晶粒60、62具有相同之凈時序延遲。
例如,圖8繪示一時序圖90,其中已例如針對如上文關於圖7描述之各記憶體晶粒60、62經由修整電路88修整時序延遲。如所繪示,圖8之時序圖90包含記憶體堆疊58之主記憶體晶粒60之時序68,一個輔助記憶體晶粒62 (即,距離上最靠近主記憶體晶粒60之輔助記憶體晶粒62 (IMD0))之時序70,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第四遠之輔助記憶體晶粒62 (IMD4))之時序72,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第三遠之輔助記憶體晶粒62 (IMD5))之時序74,一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60第二遠之輔助記憶體晶粒62 (IMD6))之時序76,及一個輔助記憶體晶粒62 (即,距離上距主記憶體晶粒60最遠之輔助記憶體晶粒62 (IMD7))之時序78。
與圖6相比,圖8中之時序68、70、72、74、76及78之各者之所繪示信號傳輸發生在圖6之時序窗口80之一共同時間(即,在時間t2 84)。即,對應於時序76之距離上距主記憶體晶粒60第二遠之輔助記憶體晶粒62 (IMD6)的信號傳輸作為時序窗口80之最慢情況(即,在時間t2 84)發生,且因此,此延遲值被判定為記憶體堆疊58之凈時序延遲值。由輔助記憶體晶粒62 IMD6之修整電路88設定之延遲值被設定為上文判定之凈時序延遲值。同樣地,剩餘記憶體晶粒60、62之各者(即,主記憶體60、輔助記憶體晶粒62 IMD0、輔助記憶體晶粒62 IMD1、輔助記憶體晶粒62 IMD2、輔助記憶體晶粒62 IMD3、輔助記憶體晶粒62 IMD4、輔助記憶體晶粒62 IMD5及輔助記憶體晶粒62 IMD7)具有由各自記憶體晶粒60、62之修整電路88設定之一各自延遲值以導致凈時序延遲值。以此方式,記憶體堆疊58之各記憶體晶粒60、62之延遲由修整電路88與記憶體堆疊58之凈時序延遲值同步。
此程序繪示於圖9之流程圖92中。在步驟94中,將一或多個信號傳輸至記憶體堆疊58之一個輔助記憶體晶粒62。在步驟96中,自輔助記憶體晶粒62接收一或多個信號,且判定或以其他方式量測步驟94中之信號之傳輸與步驟96中之一返回信號之接收之間的持續時間。持續時間之判定可為步驟96之部分,或可在下文描述之步驟98之後執行。此外,步驟94及96之傳輸及接收部分可表示一給定記憶體晶粒60、62處之一記憶體操作,包含傳輸時間及組件延遲。
在步驟98中,判定一額外之輔助記憶體晶粒62是否在記憶體堆疊58中以判定其時序。若另一輔助記憶體晶粒62在記憶體堆疊58中,其尚未判定其信號飛行時間(例如,完成一記憶體操作之一時間量,包含傳輸與該操作有關之任何信號之時間),則程序返回至步驟94。然而,若無更多輔助記憶體晶粒62在記憶體堆疊58中且需要量測其等之信號傳輸飛行時間,則程序進行至步驟100。
在步驟100中,將最長之經量測時間設定為記憶體堆疊58之凈時序延遲。在步驟102中,針對對輔助記憶體晶粒62之各者校準各修整電路88 (例如,產生一各自延遲值),使得修整電路88之延遲值在與針對各自輔助記憶體晶粒62判定之時序相加時,等於在步驟100中判定之凈時序延遲。應注意,流程圖92中所概述之程序可額外地應用於記憶體堆疊58中之主記憶體晶粒60,使得主記憶體晶粒60亦具有與記憶體堆疊之凈時序延遲匹配之一延遲。因此,流程圖92中之程序可影響相對於記憶體堆疊58之信號之延時,然而,一旦記憶體晶粒60、62經修整以具有一共同凈時序延遲,則記憶體堆疊之資料速率不變。
在一些實施例中,流程圖92中之程序可在產品測試期間進行,例如,在封裝已組裝之後或組裝之前(視情況而定),在封裝內修整去偏斜參數。同樣地,各記憶體晶粒60、62能夠經由修整電路88修整以補償最大延遲。此係透過使用在各記憶體晶粒60、62上實施之修整硬體(即,經由修整電路88)來完成。當信號由不同之輔助記憶體晶粒62發射至一共用匯流排(例如,後端干擾路徑64)上時,可利用上述程序之實施方案,信號(例如,資料封包)落在與介面時脈同步之預定時序窗口中,且與主記憶體晶粒60之操作同步。
在一些實施例中,可較佳地與產品測試分開及/或代替在產品測試期間修整記憶體堆疊58之記憶體晶粒60、62。因此,如圖10中所繪示,在一些實施例中,一自微調電路104包含於記憶體晶粒60、62之一或多者中。例如,雖然自微調電路104可包含於記憶體晶粒60、62之各者中,但僅將啟動主記憶體晶粒60之自微調電路104。因此,圖10中僅繪示主記憶體晶粒60之自微調電路104。
在一些實施例中,自微調電路104可為例如一場可組態閘陣列(FPGA)、一特定應用積體電路(ASIC)、一可組態處理器(例如,一微處理器)或用於單獨(例如,經由硬體,諸如電路)或藉由在執行期間或在其他時間執行有形地儲存於一或多個揮發性或非揮發性電腦可讀媒體上之程式碼來執行一專用功能的其他元件。此等電腦可讀媒體可包含但不限於硬碟、可抽換磁碟、可抽換光碟(例如,光碟片及數位視訊光碟)、磁帶盒、記憶卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)及類似者,及/或可定位於自微調電路中或在自微調電路104安置於其中之主記憶體晶粒60之一部分中。
在操作中,例如啟動主記憶體晶粒60之自微調電路104。一經啟動,自微調電路104便量測至各個輔助記憶體晶粒62之延遲,判定最壞情況延遲,且程式化(例如,初始化、組態或以其他方式設定)輔助記憶體晶粒62之各修整電路88,使得藉由產生由各自修整電路88引起之各自固定延遲而使輔助記憶體晶粒62具有一一致(例如,相同)之總延遲。此程序亦可經由主記憶體晶粒60之修整電路88應用於主記憶體晶粒60。以此方式,自微調電路104可操作以實施圖9之流程圖92中所繪示之程序。
在一些實施例中,自微調電路104可在製造程序期間執行上述記憶體堆疊58微調操作。額外地及/或替代地,自微調電路104可在起動時(例如,當容置記憶裝置之一裝置電力開啟時)執行上述記憶體堆疊58微調操作。此在例如記憶裝置可依不同速度(即,具有不同之資料速率及/或時脈頻率)操作之情形下可為有利的。因此,自微調電路104可用於鑑於記憶裝置10之操作特性(例如,時脈頻率)來修整記憶體晶粒60、62。
雖然本發明可易受各種修改及替代形式影響,但特定實施例已在圖式中藉由實例展示且已在本文中詳細描述。然而,應理解,本發明不旨在限於所揭示之特定形式。實情係,本發明旨在涵蓋落在如由以下隨附發明申請專利範圍定義之本發明之精神及範疇內的全部修改、等效物及替代例。
本文中呈現及主張之技術被參考及應用於具一實踐性質之材料物件及具體實例,其等明確地改良本技術領域且因而並非抽象的、無形的或純理論的。此外,若隨附於本說明書末尾之任何發明申請專利範圍含有被指定為「用於[執行][一功能]…之手段」或「用於[執行][一功能]…之步驟」之一或多個元素,則希望此等元素根據35 U.S.C. 112(f)規定進行解釋。然而,對於含有以任何其他方式指定之元素之任何發明申請專利範圍,希望此等元素不應根據35 U.S.C. 112(f)進行解釋。
10:記憶裝置
12:記憶體分區
14:命令介面
15:匯流排
16:輸入/輸出(I/O)介面
17:記憶體控制器
18:時脈輸入電路
19:匯流排
20:命令位址輸入電路
22:控制區塊
30:內部時脈產生器
32:命令解碼器
34:命令匯流排
36:匯流排
38:暫存器
39:匯流排路徑
40:全域佈線
42:資料路徑
44:圖
46:主機裝置
48:前端介面路徑/前端干擾路徑
50:記憶體晶粒
52:記憶體堆疊
54:接合線
56:圖
58:記憶體堆疊
60:主記憶體晶粒/主記憶體
62:輔助記憶體晶粒/輔助堆疊記憶體晶粒
64:後端干擾路徑
66:時序圖
68:時序
70:時序
72:時序
74:時序
76:時序
78:時序
80:時序窗口
82:時間t1
84:時間t2
88:修整電路
90:時序圖
92:流程圖
94:步驟
96:步驟
98:步驟
100:步驟
102:步驟
104:自微調電路
CLK:內部時脈信號
LCLK:相位控制內部時脈信號
圖1係繪示根據本發明之一實施例之一記憶裝置之特定特徵的一簡化方塊圖;
圖2繪示繪示根據本發明之一實施例之具有一記憶體堆疊之一第一實例的圖1之記憶裝置之一簡化圖;
圖3繪示根據本發明之一實施例之圖2的記憶體堆疊之一簡化圖;
圖4繪示繪示根據本發明之一實施例之具有一記憶體堆疊之一第二實例的圖1之記憶裝置之一簡化圖;
圖5繪示根據本發明之一實施例之圖4的記憶體堆疊之一簡化圖;
圖6繪示根據本發明之一實施例之圖4的記憶體堆疊之操作之一時序圖;
圖7繪示根據本發明之一實施例之圖4的記憶體堆疊之一第二實施例之一簡化圖;
圖8繪示根據本發明之一實施例之圖7的記憶體堆疊之操作之一時序圖;
圖9繪示根據本發明之一實施例之圖7的記憶體堆疊中之時序值之一設定方法之一流程圖;及
圖10繪示根據本發明之一實施例之圖4的記憶體堆疊之一第三實施例之一簡化圖。
58:記憶體堆疊
60:主記憶體晶粒/主記憶體
62:輔助記憶體晶粒/輔助堆疊記憶體晶粒
64:後端干擾路徑
88:修整電路
Claims (20)
- 一種裝置,其包括: 一第一記憶體晶粒; 一第二記憶體晶粒,其經由一第一匯流排直接耦合至該第一記憶體晶粒;及 一第二匯流排,其直接耦合至該第一記憶體晶粒,其中該第一記憶體晶粒包括一第一修整電路,該第一修整電路在操作時將該第一記憶體晶粒之信號傳輸之一延遲調整為一第一值,其中該第二記憶體晶粒包括一第二修整電路,該第二修整電路在操作時將該第二記憶體晶粒之信號傳輸之一延遲調整為一第二值。
- 如請求項1之裝置,其中裝置包括經由該第一匯流排直接耦合至該第二記憶體晶粒之一第三記憶體晶粒。
- 如請求項2之裝置,其中該第三記憶體晶粒安置於該第二記憶體晶粒上且其中該第二記憶體晶粒安置於該第一記憶體晶粒上以形成一記憶體堆疊。
- 如請求項1之裝置,其中該第二匯流排耦合至一主機裝置。
- 如請求項4之裝置,其中該第一記憶體晶粒在操作時經由該第二匯流排自該主機裝置接收至少一個信號。
- 如請求項5之裝置,其中該第一記憶體晶粒在操作時經由該第一匯流排將該至少一個信號傳輸至該第二記憶體晶粒。
- 如請求項6之裝置,其中該第一記憶體晶粒在操作時經由該第一匯流排自該第二記憶體晶粒接收至少一個第二信號。
- 如請求項7之裝置,其中該第一記憶體晶粒在操作時經由該第二匯流排將該至少一個第二信號傳輸至該主機裝置。
- 如請求項1之裝置,其中該第一值及由該第一記憶體晶粒完成一記憶體操作之一時間量組合為一凈時序延遲值。
- 如請求項9之裝置,其中該第二值及由該第二記憶體晶粒完成該記憶體操作之一第二時間量組合為該凈時序延遲值。
- 如請求項1之裝置,其中該第一記憶體晶粒包括在操作時控制該第一修整電路之初始化之一電路。
- 如請求項11之裝置,其中該電路在操作時控制該第二修整電路之初始化。
- 一種方法,其包括: 在一第一記憶體晶粒處起始一記憶體操作; 判定完成該記憶體操作之一第一時間量; 在一第二記憶體晶粒處起始該記憶體操作; 判定完成該記憶體操作之一第二時間量; 當該第一時間量小於該第二時間量時,校準該第一記憶體晶粒之一第一延遲電路以在該第一記憶體晶粒中產生一第一信號傳輸延遲;及 當該第一時間量大於該第二時間量時,校準該第二記憶體晶粒之一第二延遲電路以在該第二記憶體晶粒中產生一第二信號傳輸延遲。
- 如請求項13之方法,其中該第一記憶體晶粒中之該第一信號傳輸延遲係一使用者判定之第一值,其中該第二記憶體晶粒中之該第二信號傳輸延遲係一使用者判定之第二值。
- 如請求項13之方法,其包括自動判定該第一記憶體晶粒中之該第一信號傳輸延遲及自動判定該第二記憶體晶粒中之該第二信號傳輸延遲。
- 如請求項13之方法,其包括在製造包括該第一記憶體晶粒之一封裝期間校準該第一延遲電路,及在該製造包括該第二記憶體晶粒之該封裝期間校準該第一延遲電路。
- 如請求項13之方法,其包括在包括該第一記憶體晶粒及該第二記憶體晶粒之一裝置之電力開啟時校準該第一延遲電路及該第二延遲電路。
- 一種裝置,其包括: 一第一記憶體晶粒,其包括一第一修整電路,該第一修整電路在操作時將該第一記憶體晶粒之一信號之傳輸延遲一第一固定量;及 一第二記憶體晶粒,其直接安置於該第一記憶體晶粒上,其中該第二記憶體晶粒包括一第二修整電路,該第二修整電路在操作時將該第二記憶體晶粒之第二信號之傳輸延遲一第二固定量,其中該第一固定量及該第二固定量等化該第一記憶體晶粒及該第二記憶體晶粒用於完成一記憶體操作之一時間量。
- 如請求項18之裝置,其中該第一記憶體晶粒包括一微調電路,該微調電路在操作時校準該第一修整電路且校準該第二修整電路。
- 如請求項18之裝置,其中該第一記憶體晶粒在操作時經由使該第一記憶體晶粒及該第二記憶體晶粒互連之一匯流排來將自一外部主機接收之至少一個信號傳輸至該第二記憶體晶粒。
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