TW202314701A - 記憶體陣列 - Google Patents

Abstract

本案揭示一種記憶體陣列。在一個態樣中，記憶體陣列包括電阻儲存電路集合，包括並聯連接於第一區域線與第二區域線之間的第一電阻儲存電路子集。第一區域線及第二區域線可沿第一方向延伸。在一個態樣中，針對第一電阻儲存電路子集的各個電阻儲存電路，在第一區域線的第一公共入口點處注入的電流經由第二區域線的第一公共出口點流出，使得第一電阻儲存電路子集的各個電阻儲存電路可具有相同或基本相等的電阻負載。

Description

包括平衡負載之金屬軌道的記憶體

無

諸如電腦、可攜式裝置、智慧手機、物聯網(internet of thing，IoT)裝置等的電子裝置的發展促使對記憶體裝置之需求增加。一般而言，記憶體裝置可係揮發性記憶體裝置及非揮發性記憶體裝置。揮發性記憶體裝置可在提供電力時儲存資料，但一旦斷電，則儲存之資料可能會丟失。與揮發性記憶體裝置不同，非揮發性記憶體裝置即使在電源關閉之後亦可保留資料，但可能比揮發性記憶體裝置更慢。

無

以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及組態的特定實例以簡化本案的一實施例。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本案的一實施例在各種實例中可重複參考數位及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。

此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。

根據一些實施例，記憶體系統包括具有平衡之電阻負載的金屬軌道。在一個態樣中，記憶體系統包括並聯連接於第一金屬軌道與第二金屬軌道之間的電阻儲存電路集合。第一金屬軌道可係第一區域線，且第二金屬軌道可係第二區域線。第一金屬軌道可係第一全域線，且第二金屬軌道可係第二全域線。區域線可係可連接電阻儲存電路子集的金屬軌道，其中全域線可係可連接兩個或兩個以上區域線的金屬軌道。區域線可係沿第一方向延伸的區域位元線或區域選擇線，其中全域線可係沿第二方向延伸的全域位元線或全域選擇線。

有利地，電阻儲存電路集合可具有平衡之電阻負載。針對電阻儲存電路集合的各個電阻儲存電路，可在第一金屬軌道的公共入口點處注入電流，並經由第二金屬軌道的公共出口點流出。在一個態樣中，i)自公共入口點至連接第一電阻儲存電路的第一點的第一金屬軌道的第一部分之長度與ii)自公共出口點至連接第一電阻儲存電路的第二點的第二金屬軌道的第二部分之長度之和等於i)自公共入口點至連接第二電阻儲存電路的第三點的第一金屬軌道的第三部分之長度與ii)自公共出口點至連接第二電阻儲存電路的第四點的第二金屬軌道的第四部分之長度之和。第一金屬軌道與第二金屬軌道可包括相同的材料。因此，電阻儲存電路集合可具有相同電阻負載之金屬軌道。藉由使電阻儲存電路集合具有相同或平衡之電阻負載，可藉由電阻儲存電路集合以可靠的方式儲存或讀取資料。

第1圖係根據一個實施例的記憶體系統100之示意圖。在一些實施例中，記憶體系統100實施為積體電路。在一些實施例中，記憶體系統100包括記憶體控制器105及記憶體陣列120。記憶體陣列120可包括以二維或三維陣列配置的複數個儲存電路125（或記憶體單元125）。各個儲存電路125可連接至相應閘極線GL及相應位元線BL。各個閘極線GL可包括任何導電材料。記憶體控制器105可根據經由閘極線GL及位元線BL的電訊號將資料寫入記憶體陣列120或自記憶體陣列120讀取資料。在其他實施例中，記憶體系統100包括比第1圖中所示更多、更少、或不同的組件。

記憶體陣列120係儲存資料的硬體組件。在一個態樣中，記憶體陣列120具體化為半導體記憶體裝置。記憶體陣列120包括複數個儲存電路或多個儲存電路125。在一些實施例中，記憶體陣列120包括閘極線GL0、GL1、……、GLJ，各個在第一方向上延伸，及位元線BL0、BL1、……、BLK，各個在第二方向上延伸。閘極線GL及位元線BL可係導電金屬或導電軌道。各個閘極線GL可包括字元線及控制線。在一個態樣中，各個儲存電路125連接至相應閘極線GL及相應位元線BL，並可根據經由相應閘極線GL及相應位元線BL的電壓或電流來操作。在一個態樣中，各個儲存電路125可係非揮發性儲存電路。在一些實施例中，記憶體陣列120包括額外線（例如，選擇線、參考線、參考控制線、電力軌道等）。

記憶體控制器105係控制記憶體陣列120之操作的硬體組件。在一些實施例中，記憶體控制器105包括位元線控制器112、閘極線控制器114、及時序控制器110。在一個組態中，閘極線控制器114係經由記憶體陣列120的一或多個閘極線GL提供電壓或電流的電路。在一個態樣中，位元線控制器112係經由記憶體陣列120的一或多個位元線BL提供電壓或電流並經由一或多個位元線BL或一或多個選擇線感測來自記憶體陣列120的電壓或電流的電路。在一個組態中，時序控制器110係將控制訊號或時脈訊號提供至閘極線控制器114及位元線控制器112以同步位元線控制器112與閘極線控制器114之操作的電路。位元線控制器112可連接至記憶體陣列120的位元線BL及選擇線，而閘極線控制器114可連接至記憶體陣列120的閘極線GL。在一個實例中，為了將資料寫入儲存電路125，閘極線控制器114經由連接至儲存電路125的閘極線GL將電壓或電流施加於儲存電路125，而位元線控制器112經由連接至儲存電路125的位元線BL將對應於待儲存的資料之電壓或電流施加於儲存電路125。在一個實例中，為了自儲存電路125讀取資料，閘極線控制器114經由連接至儲存電路125的閘極線GL將電壓或電流施加於儲存電路125，而位元線控制器112經由連接至儲存電路125的選擇線或位元線感測對應於由儲存電路125儲存的資料之電壓或電流。在一些實施例中，與第1圖中所示相比，記憶體控制器105包括更多、更少、或不同的組件。

第2圖係顯示根據一個實施例的三維記憶體陣列210A、……、210N之示意圖。在一些實施例中，記憶體陣列120包括記憶體陣列210A、……、210N。各個記憶體陣列210包括配置於三維陣列中的複數個儲存電路125。在一些實施例中，各個記憶體陣列210可包括相同數目的儲存電路125。在一些實施例中，兩個或兩個以上記憶體陣列210可包括不同數目的儲存電路125。在一個組態中，記憶體陣列210A、……、210N沿Z方向堆疊。各個記憶體陣列210可在記憶體陣列210的一側上具有位元線BL，並在記憶體陣列210的另一側上具有選擇線SL。在一些實施例中，兩個相鄰記憶體陣列210可共用選擇線SL。在一些實施例中，兩個相鄰記憶體陣列210可共用位元線BL。舉例而言，記憶體陣列210N-1、210N共用或電耦合至選擇線SL集合。舉例而言，記憶體陣列210N-2、210N-1共用或電耦合至位元線BL集合。藉由共用選擇線SL及/或位元線BL，可減少記憶體控制器105的用以經由選擇線SL及/或位元線BL施加訊號的驅動器數目，以達成面積效率。在一些實施例中，記憶體陣列120包括額外的記憶體陣列，這些記憶體陣列與第2圖中所示相比可具有分離的選擇線SL及/或位元線BL。

第3圖係顯示根據一個實施例的包括具有平衡之電阻負載的金屬軌道的三維記憶體陣列210的一部分之示意圖。在第3圖中，記憶體陣列210包括第一電阻儲存電路集合及第二電阻儲存電路集合。在一個組態中，第一電阻儲存電路集合包括儲存電路子集310[00]、……、310[03]，其可電耦合至沿Y方向延伸的全域位元線BL[0]及全域選擇線SL[0]。在一個組態中，第二電阻儲存電路集合包括電阻儲存電路子集310[10]、……、310[13]，其可電耦合至沿Y方向延伸的全域位元線BL[1]及全域選擇線SL[1]。各個電阻儲存電路子集310可包括沿Z方向設置的F個電阻儲存電路380（例如，儲存電路125）。各個電阻儲存電路集合可包括比第3圖中所示的沿Y方向的更多的電阻儲存電路子集310。記憶體陣列210可包括比第3圖中所示更多的電阻儲存電路集合，這些電阻儲存電路集合沿X方向堆疊。藉由如第3圖中所示配置儲存電路380，可增加記憶體陣列210的儲存密度。

在一個組態中，各個電阻儲存電路子集310包括沿Z方向設置的F個電阻儲存電路380。各個電阻儲存電路380可包括耦合於區域選擇線LSL與區域位元線LBL之間的開關SM及一或多個電阻單元M。各個開關SM可具體化為電晶體（例如，MOSFET、GAAFET、FinFET等）。各個開關SM可係N型電晶體或P型電晶體。各個電阻單元M可具體化為電阻隨機存取記憶體組件、相變隨機存取記憶體組件、磁阻隨機存取記憶體組件、或任何電阻儲存組件。各個開關SM可包括耦合至區域選擇線LSL的第一電極（例如，源電極）、耦合至電阻單元M的第一電極的第二電極（例如，汲電極）、及耦合至相應字元線WL[X][Z]的第三電極（例如，閘電極）。字元線WL[X][Z]可沿X方向延伸，以將不同集合中的相應開關SM的閘電極連接至記憶體控制器（例如，閘極線控制器114）。在一個態樣中，開關SM啟用，回應於施加於字元線WL[X][Z]的高電壓（例如，邏輯「1」）以將區域選擇線LSL電耦合至電阻單元M。在一個態樣中，開關SM禁用，回應於施加於字元線WL[X][Z]的低電壓（例如，邏輯「0」）以將區域選擇線LSL自電阻單元M電去耦。根據施加於電阻單元M上的電壓或經由電阻單元M施加的電流，各個電阻單元M可具有對應於程式化資料的電阻。

在一個組態中，電阻儲存電路380子集310並聯連接於區域選擇線LSL與區域位元線LBL之間。區域選擇線LSL可係連接電阻儲存電路子集310的第一埠（例如，開關SM的第一電極）的金屬軌道。區域位元線LBL可係連接電阻儲存電路子集310的第二埠（例如，電阻單元M的第二電極）的金屬軌道。區域選擇線LSL可沿Z方向延伸，並連接至沿Y方向延伸的全域選擇線SL的相應點。類似地，區域位元線LBL可沿Z方向延伸，並連接至沿Y方向延伸的全域位元線BL的相應點。

在一些實施例中，全域位元線BL[X]連接至相應開關SB[X]。經由全域位元線BL[X]及開關SB[X]，區域位元線LBL[X0]、……、LBL[X3]可電耦合至記憶體控制器105（例如，位元線控制器112）。各個開關SB[X]可具體化為電晶體（例如，MOSFET、GAAFET、FinFET等）。各個開關SB[X]可係N型電晶體或P型電晶體。各個開關SB[X]可包括連接至全域位元線BL[X]的第一電極（例如，源電極）、經由金屬軌道連接至記憶體控制器105（例如，位元線控制器112）的第二電極（例如，汲電極）、及連接至相應開關控制線SBL的第三電極（例如，閘電極）。開關控制線SBL可係沿X方向延伸的金屬軌道，以將記憶體控制器105（例如，閘極線控制器114）連接至開關SB的閘電極。根據經由開關控制線SBL施加的電壓或訊號，可啟用或禁用連接至開關控制線SBL的一或多個開關SB。舉例而言，回應於經由開關控制線SBL[X]提供的對應於邏輯狀態「1」的電壓，開關SB[X]可啟用以將記憶體控制器105（例如，位元線控制器112）電耦合至全域位元線BL[X]。舉例而言，回應於經由開關控制線SBL[X]提供的對應於邏輯狀態「0」的電壓，開關SB[X]可禁用以將記憶體控制器105（例如，位元線控制器112）自全域位元線BL[X]電去耦。

在一些實施例中，全域選擇線SL[X]連接至相應開關SS[X]。經由全域選擇線SL[X]及開關SS[X]，區域選擇線LSL[X0]、……、LSL[X3]可電耦合至記憶體控制器105（例如，位元線控制器112）。各個開關SS可具體化為電晶體（例如，MOSFET、GAAFET、FinFET等）。各個開關SS[X]可係N型電晶體或P型電晶體。各個開關SS[X]可包括連接至全域選擇線SL[X]的第一電極（例如，汲電極）、經由金屬軌道連接至記憶體控制器105（例如，位元線控制器112）的第二電極（例如，源電極）、及連接至相應開關控制線SSL的第三電極（例如，閘電極）。開關控制線SSL可係沿X方向延伸的金屬軌道，以將記憶體控制器105（例如，閘極線控制器114）連接至開關SS的閘電極。根據經由開關控制線SSL施加的電壓或訊號，可啟用或禁用連接至開關控制線SSL的一或多個開關SS。舉例而言，回應於經由開關控制線SSL[X]提供的對應於邏輯狀態「1」的電壓，開關SS[X]可啟用以將記憶體控制器105（例如，位元線控制器112）電耦合至全域選擇線SL[X]。舉例而言，回應於經由開關控制線SSL[X]提供的對應於邏輯狀態「0」的電壓，開關SS[X]可禁用以將記憶體控制器105（例如，位元線控制器112）自全域選擇線SL[X]電去耦。

在一個組態中，開關SB、SS可根據來自記憶體控制器105（例如，閘極線控制器114）的電壓或訊號來操作或組態，以選擇性地將電阻儲存電路集合電耦合至相應全域線BL、SL。舉例而言，在第一時間段期間，開關SB[0]、SS[0]可同時啟用而開關SB[1]、SS[1]禁用以操作或組態儲存單元集合310[00]、……、310[03]。舉例而言，在第二時間段期間，開關SB[1]、SS[1]可同時啟用而開關SB[0]、SS[0]禁用以操作或組態儲存單元集合310[10]、……、310[13]。

在一些實施例中，記憶體陣列210包括開關SB、SS中之任意者，但可能缺少開關SB、SS中之另一者。舉例而言，記憶體陣列210包括如第3圖中所示的開關SB，其中省略開關SS，且全域選擇線SL[0]、SL[1]經由金屬軌道連接至記憶體控制器105（例如，位元線控制器112）。舉例而言，記憶體陣列210包括如第3圖中所示的開關SS，其中省略開關SB，且全域位元線BL[0]、BL[1]經由金屬軌道連接至記憶體控制器105（例如，位元線控制器112）。開關SS或SB可用以或經操作以選擇性地將相應電阻儲存電路集合電耦合至相應全域線或自其解耦。

在一個態樣中，電阻儲存電路集合310[00]、……、310[13]具有與金屬軌道相同或基本等效之電阻負載。在一個態樣中，開關SB[X]連接至全域位元線BL[X]的公共入口點PB[X]。在一個態樣中，開關SS[X]連接至全域選擇線SL[X]的公共出口點PS[X]。區域位元線LBL可連接至全域位元線BL的相應點，且區域選擇線LSL可連接至全域選擇線SL的相應點。針對各個電阻儲存電路子集310，可在全域位元線BL[X]的公共入口點PB[X]處注入電流，並經由全域選擇線SL[X]的公共出口點PS[X]流出。在一個態樣中，i)自公共入口點PB[X]至連接第一電阻儲存電路子集310[XY]的第一點的全域位元線BL[X]的第一部分之長度與ii)自公共出口點PS[X]至連接第一電阻儲存電路子集310[XY]的第二點的全域選擇線SL[X]的第二部分之長度之和等於i)自公共入口點PB[X]至連接第二電阻儲存電路子集310[XY+1]的第三點的全域位元線BL[X]的第三部分之長度與ii)自公共出口點PS[X]至連接第二電阻儲存電路子集310[XY+1]的第四點的全域選擇線SL[X]的第四部分之長度之和。全域位元線BL與全域選擇線SL可包括相同的材料。因此，電阻儲存電路子集310[X0]、……、310[X3]可具有相同電阻負載之金屬軌道。藉由使全域位元線BL與全域選擇線SL具有相同或平衡之電阻負載，可藉由電阻儲存電路集合以可靠的方式儲存或讀取資料。

第4A圖係顯示根據一個實施例的包括具有平衡之電阻負載的區域位元線LBL及區域選擇線LSL的電阻儲存電路子集310A之示意圖。在一個態樣中，電阻儲存電路子集310A具有相同或基本等效電阻負載之金屬軌道。儲存電路子集310A可並聯連接於區域選擇線LSL與區域位元線LBL之間。各個電阻儲存電路可連接至區域位元線LBL的相應點及區域選擇線LSL的相應點。

針對儲存電路子集310A的各個電阻儲存電路，可在區域位元線LBL的公共入口點PLB處注入電流，並經由區域選擇線LSL的公共出口點PSB流出。舉例而言，電流可沿路徑450流動穿過公共入口點PLB、第一電阻儲存電路380[0]、及公共出口點PSB。舉例而言，電流可沿路徑410流動穿過公共入口點PLB、第二電阻儲存電路380[F-1]、及公共出口點PSB。記憶體控制器可感測第一時間段期間經由路徑450的電流以判定由電阻儲存電路380[0]儲存的資料，並感測第二時間段期間經由路徑410的電流以判定由電阻儲存電路380[F-1]儲存的資料。在一個態樣中，i)自公共入口點PLB至連接第一電阻儲存電路380[0]的第一點的區域位元線LBL的第一部分之長度與ii)自公共出口點PSB至連接第一電阻儲存電路380[0]的第二點的區域選擇線LSL的第二部分之長度之和等於i)自公共入口點PLB處至連接第二電阻儲存電路380[F-1]的第三點的區域位元線LBL的第三部分之長度與ii)自公共出口點PSB至連接第二電阻儲存電路380[F-1]的第四點的區域選擇線LSL的第四部分之長度之和。區域位元線LBL與區域選擇線LSL可包括相同的材料。因此，電阻儲存電路子集310A可具有相同電阻負載之金屬軌道。藉由使區域位元線LBL與區域選擇線LSL具有相同或平衡之電阻負載，可藉由電阻儲存電路子集310A以可靠的方式儲存或讀取資料。

第4B圖係顯示根據一個實施例的包括具有平衡之電阻負載的區域位元線LBL及區域選擇線LSL的電阻儲存電路子集310B之示意圖。除電阻儲存電路子集310B包括各個具有兩個或兩個以上電阻單元M的電阻儲存電路380[0]'、……、380[F-1]'以外，電阻儲存電路子集310B類似於第4A圖中的電阻儲存電路子集310A。兩個或兩個以上電阻單元M可串聯連接於區域位元線LBL與區域選擇線LSL之間。藉由為各個電阻儲存電路380'實施兩個或兩個以上電阻單元M，可藉由各個電阻儲存電路380'儲存多階資料以增加儲存密度。

第5A圖係顯示根據一個實施例的連接至區域位元線LBL的第一開關SB及連接至儲存電路子集310的區域選擇線LSL的第二開關SS之示意圖。如上文關於第3圖所述，記憶體控制器105（例如，位元線控制器112）可經由開關SB、SS電耦合至電阻儲存電路子集310。開關SB可具體化為N型電晶體或P型電晶體，且開關SS可具體化為N型電晶體或P型電晶體。記憶體控制器105（例如，閘極線控制器114）可同時啟用或禁用開關SS、SB，以組態或操作電阻儲存電路子集310中之一或多個電阻儲存電路380。

在一些實施例中，電阻儲存電路子集310連接至開關SB、SS中之一者，而忽略開關SB、SS中之另一者。舉例而言，在第5B圖中，開關SB連接至區域位元線LBL而無需開關SS。舉例而言，在第5C圖中，開關SS連接至區域選擇線LSL而無需開關SB。在一個態樣中，各個開關可具有寄生電阻，其可導致操作速度降低或功率消耗增加。如第5B圖或第5C圖中所示，藉由省略開關SB、SS中之一者，可降低寄生電阻，以提高操作速度或功率效率。

第6圖係顯示根據一個實施例的包括連接至全域位元線BL[0]、BL[1]的多個開關SB[00]、……、SB[03]、SB[10]、……、SB[13]的三維陣列的一部分之示意圖。在一個態樣中，除記憶體陣列210'包括連接至全域位元線BL[0]的開關SB[00]、……、SB[03]及連接至全域位元線BL[1]的開關SB[10]、……、SB[13]而無需開關SS[0]、SS[1]以外，記憶體陣列210'類似於第3圖中的記憶體陣列210。因此，為了簡潔起見，本文省略對其重複部分的詳細描述。在一些實施例中，記憶體陣列210'包括連接至全域選擇線SL[0]的開關SB[00]、……、SB[03]及連接至全域選擇線SL[1]的開關SB[10]、……、SB[13]。開關SB[00]、……、SB[03]可根據來自記憶體控制器105（例如，閘極線控制器114）的訊號或脈衝同時啟用或禁用。類似地，開關SB[10]、……、SB[13]可根據來自記憶體控制器105（例如，閘極線控制器114）的訊號或脈衝同時啟用或禁用。在一種方法中，在第一時間段期間，開關SB[00]、……、SB[03]啟用，而開關SB[10]、……、SB[13]禁用。在一種方法中，在第二時間段期間，開關SB[10]、……、SB[13]啟用，而開關SB[00]、……、SB[03]禁用。在一個態樣中，開關可以並聯組態連接至全域線，使得由於並聯組態而導致的由開關引起的寄生電阻可減小。此外，全域線處的電阻負載可分佈於全域線的不同點處，以允許電阻儲存電路集合的更可靠操作。

第7圖係顯示根據一些實施例的組態或操作儲存電路集合（例如，儲存電路125）的方法700之流程圖。方法700可由第1圖的記憶體控制器105執行。在一些實施例中，方法700由其他實體執行。在一些實施例中，方法700包括比第7圖中所示更多、更少、或不同的操作。

在操作710中，記憶體控制器105自記憶體單元集合選擇記憶體單元子集310。各個記憶體單元可係電阻儲存電路。各個電阻儲存電路可包括一或多個電阻單元。各個電阻單元可具體化為電阻隨機存取記憶體組件、相變隨機存取記憶體組件、磁阻隨機存取記憶體組件、或任何電阻儲存組件。在一個態樣中，記憶體單元子集並聯地連接於區域位元線LBL與區域選擇線LSL之間。區域位元線LBL可沿第一方向（例如，Z方向）延伸，且區域選擇線LSL可沿第一方向（例如，Z方向）延伸。

在操作720中，記憶體控制器105選擇被選子集的記憶體單元。在操作730中，記憶體控制器105根據經由被選子集的公共點的電流來組態被選記憶體單元。在一種方法中，為了在被選記憶體單元處寫入資料，記憶體控制器105可將寫入電壓施加於連接至被選記憶體單元的字元線，並將另一寫入電壓施加於電耦合至被選記憶體單元的全域位元線BL及區域位元線LBL。記憶體控制器105可將地面電壓施加於電耦合至被選記憶體單元的全域選擇線SL及區域選擇線LSL。在一種方法中，為了讀取由被選記憶體單元儲存的資料，記憶體控制器105可將讀取電壓施加於連接至被選記憶體單元的字元線，並將另一讀取電壓施加於電耦合至被選記憶體單元的全域位元線BL及區域位元線LBL。記憶體控制器105可將地面電壓施加於電耦合至被選記憶體單元的全域選擇線SL及區域選擇線LSL。回應於所施加讀取電壓，記憶體控制器105可感測經由被選記憶體單元的電流，舉例而言，經由全域位元線BL及區域位元線LBL。根據所感測電流，記憶體控制器105可根據所感測電流判定由被選記憶體單元儲存的資料。

在一種方法中，經由區域位元線LBL的公共入口點注入電流，並經由區域選擇線LSL的公共出口點流出。各個儲存電路可連接至區域位元線LBL的相應點、及區域選擇線LSL的相應點。針對記憶體單元子集310的記憶體單元，可在區域位元線LBL的公共入口點PLB處注入電流，並經由區域選擇線LSL的公共出口點PSB流出。舉例而言，電流可沿路徑450流動穿過公共入口點PLB、第一電阻儲存電路380[0]、及公共出口點PSB。舉例而言，電流可沿路徑410流動穿過公共入口點PLB、第二電阻儲存電路380[F-1]、及公共出口點PSB。在一個態樣中，i)自公共入口點PLB至連接第一電阻儲存電路380[0]的第一點的區域位元線LBL的第一部分之長度與ii)自公共出口點PSB至連接第一電阻儲存電路380[0]的第二點的區域選擇線LSL的第二部分之長度之和等於i)自公共入口點PLB至連接第二電阻儲存電路380[F-1]的第三點的區域位元線LBL的第三部分之長度與ii)自公共出口點PSB至連接第二電阻儲存電路380[F-1]的第四點的區域選擇線LSL的第四部分之長度之和。區域位元線LBL與區域選擇線LSL可包括相同的材料。因此，記憶體單元的子集310可具有相同之電阻負載。藉由針對記憶體單元子集的任意記憶體單元確保注入公共入口點PLB的電流經由記憶體單元的公共出口點PSB流出，記憶體單元子集可具有相同或平衡電阻負載之金屬軌道。平衡之電阻負載允許以可靠的方式操作或組態記憶體單元子集。

在操作740中，記憶體控制器105判定待組態的被選子集中是否存在額外記憶體單元。額外記憶體單元可沿Z方向設置於被選記憶體單元之上。若被選子集中存在額外記憶體單元，則記憶體控制器105可進行至操作720並選擇記憶體單元子集的後續記憶體單元。若被選子集中不存在額外記憶體單元，則記憶體控制器105可進行至操作750。

在操作750中，記憶體控制器105判定是否存在待組態的額外記憶體單元子集。額外記憶體單元子集可沿Y方向設置於記憶體單元子集之上。若存在額外子集，則記憶體控制器105可進行至操作710並選擇後續記憶體單元子集。在一些實施例中，記憶體控制器105可選擇另一記憶體單元集合，並可進行至針對另一記憶體單元集合的操作710。另一記憶體單元集合可沿X方向堆疊或設置於記憶體單元集合之上。若不存在額外記憶體單元集合，則記憶體控制器105可在操作760中結束。

現在參考第8圖，顯示根據本案的一些實施例的計算系統800之實例方塊圖。計算系統800可由電路或佈局設計者用於積體電路設計。本文中使用的「電路」係電氣組件之互連，諸如電阻器、電晶體、開關、電池、電感器、或用以實施所需功能性的其他類型之半導體裝置。計算系統800包括與記憶體裝置810相關聯的主裝置805。主裝置805可用以自一或多個輸入裝置815接收輸入，並將輸出提供至一或多個輸出裝置820。主裝置805可用以分別透過適當介面825A、825B、及825C與記憶體裝置810、輸入裝置815、及輸出裝置820通訊。計算系統800可在多種計算裝置中實施，諸如電腦（例如，桌上型電腦、膝上型電腦、伺服器、資料中心等）、平板電腦、個人數位助理、行動裝置、其他手持或便攜式裝置、或適於使用主裝置805執行示意圖設計及/或佈局設計的任何其他計算單元。

輸入裝置815可包括多種輸入技術中之任意者，諸如鍵盤、尖筆、觸控螢幕、滑鼠、軌跡球、小鍵盤、麥克風、語音識別、運動識別、遙控器、輸入埠、一或多個按鈕、撥號盤、搖桿、及與主裝置805相關聯並允許外部來源，諸如使用者（例如，電路或佈局設計者）將資訊（例如，資料）輸入主裝置中並將指令發送至主裝置的任何其他輸入周邊設備。類似地，輸出裝置820可包括多種輸出技術，諸如外部記憶體、列印機、揚聲器、顯示器、麥克風、發光二極體、耳機、視訊裝置、及用以自主裝置805接收資訊（例如，資料）的任何其他輸出周邊設備。輸入主裝置805中及/或自主裝置輸出的「資料」可包括多種本文資料、電路資料、訊號資料、半導體裝置資料、圖形資料、其組合、或適於使用計算系統800處理的其他類型之類比及/或數位資料中之任意者。

主裝置805包括一或多個處理單元/處理器或與之相關聯，諸如中央處理單元(「Central Processing Unit，CPU」)核心830A~830N。CPU核心830A~830N可實施為特殊應用積體電路(「Application Specific Integrated Circuit，ASIC」)、現場可程式閘陣列(「Field Programmable Gate Array，FPGA」)、或任何其他類型之處理單元。CPU核心830A~830N中之各者可用以執行用於運行主裝置805的一或多個應用程式之指令。在一些實施例中，用以運行一或多個應用程式的指令及資料可儲存於記憶體裝置810內。主裝置805亦用以在記憶體裝置810內儲存運行一或多個應用程式的結果。因此，主裝置805可用以請求記憶體裝置810以執行多種操作。舉例而言，主裝置805可請求記憶體裝置810以讀取資料、寫入資料、更新或刪除資料、及/或執行管理或其他操作。主裝置805可用以運行的一個此類應用程式可係標準單元應用程式835。標準單元應用程式835可係電腦輔助設計或電子設計自動化軟體套的一部分，主裝置805的使用者可使用該軟體套來使用、產生、或修改電路的標準單元。在一些實施例中，執行或運行標準單元應用程式835的指令可儲存於記憶體裝置810內。標準單元應用程式835可由CPU核心830A~830N中之一或多者使用與來自記憶體裝置810的標準單元應用程式相關聯的指令來執行。在一個實例中，標準單元應用程式835允許使用者利用記憶體系統100或記憶體系統100的一部分的預先產生之示意圖及/或佈局設計來輔助積體電路設計。在積體電路的佈局設計完成之後，舉例而言，包括記憶體系統100或記憶體系統100的一部分的積體電路的倍數可由製造設施根據佈局設計來製造。

仍然參考第8圖，記憶體裝置810包括記憶體控制器840，其用以自記憶體陣列845讀取資料或將資料寫入記憶體陣列845。記憶體陣列845可包括多種揮發性及/或非揮發性記憶體。舉例而言，在一些實施例中，記憶體陣列845可包括反及快閃記憶體核心。在其他實施例中，記憶體陣列845可包括反或快閃記憶體核心、靜態隨機存取記憶體(Static Random Access Memory，SRAM)核心、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)核心、磁阻隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)核心、相變記憶體(Phase Change Memory，PCM)核心、電阻隨機存取記憶體(Resistive Random Access Memory，ReRAM)核心、3D XPoint記憶體核心、鐵電隨機存取記憶體(ferroelectric random-access memory，FeRAM)核心、及適於在記憶體陣列中使用的其他類型之記憶體核心。記憶體陣列845內的記憶體可由記憶體控制器840單獨且獨立地控制。換言之，記憶體控制器840可用以單獨且獨立地與記憶體陣列845內的各個記憶體通訊。藉由與記憶體陣列845通訊，記憶體控制器840可用以回應於自主裝置805接收的指令自記憶體陣列讀取資料或將資料寫入記憶體陣列。儘管顯示為記憶體裝置810的部分，但在一些實施例中，記憶體控制器840可係主裝置805的部分或計算系統800的另一組件的部分，並與記憶體裝置相關聯。記憶體控制器840可實施為軟體、硬體、韌體、或其組合中的邏輯電路，以執行本文描述的功能。舉例而言，在一些實施例中，記憶體控制器840可用以在接收到來自主裝置805的請求時檢索儲存於記憶體裝置810的記憶體陣列845中的與標準單元應用程式835相關聯的指令。

應理解，第8圖中僅顯示及描述計算系統800的一些組件。然而，計算系統800可包括其他組件，諸如各種電池及電源、網路介面、路由器、交換機、外部記憶體系統、控制器等。一般而言，計算系統800可包括在執行本文所述功能時必要或認為需要的多種硬體、軟體、及/或韌體組件中之任意者。類似地，主裝置805、輸入裝置815、輸出裝置820、及包括記憶體控制器840及記憶體陣列845的記憶體裝置810可包括在執行本文描述的功能時認為必要或需要的其他硬體、軟體、及/或韌體組件。

本說明書的一個態樣涉及記憶體陣列。在一些實施例中，記憶體陣列包括電阻儲存電路集合，電阻儲存電路集合包括第一電阻儲存電路子集及第二電阻儲存電路子集。在一些實施例中，第一電阻儲存電路子集並聯連接於第一區域線與第二區域線之間。在一些實施例中，第一區域線及第二區域線沿第一方向延伸。在一些實施例中，第二電阻儲存電路子集並聯連接於第三區域線與第四區域線之間。在一些實施例中，第三區域線及第四區域線沿第一方向延伸。在一些實施例中，第一區域線及第三區域線電耦合至沿第二方向延伸的第一全域線。

本說明書的一個態樣涉及記憶體系統。在一些實施例中，記憶體系統包括記憶體陣列及控制器。在一些實施例中，記憶體陣列包括電阻儲存電路集合，電阻儲存電路集合包括並聯連接於第一區域線與第二區域線之間的第一電阻儲存電路子集。在一些實施例中，第一區域線及第二區域線沿第一方向延伸。在一些實施例中，控制器耦合至記憶體陣列。在一些實施例中，記憶體控制器用以針對第一電阻儲存電路子集的各個電阻儲存電路將電壓施加於第一區域線。在一些實施例中，記憶體控制器用以針對第一電阻儲存電路子集的各個電阻儲存電路，回應於電壓感測電流以讀取由第一電阻儲存電路子集的各個電阻儲存電路儲存的資料。在一些實施例中，針對第一電阻儲存電路子集的各個電阻儲存電路，在第一區域線的第一公共入口點處注入的電流經由第二區域線的第一公共出口點流出。

本說明書的一個態樣涉及操作記憶體系統的方法。在一些實施例中，方法包括在第一時間段期間藉由控制器將電壓施加於第一金屬軌道的第一公共入口點。在一些實施例中，第一電阻儲存電路集合 並聯連接於第一金屬軌道與第二金屬軌道之間。在一些實施例中，方法包括在第一時間段期間藉由控制器經由第二金屬軌道的第一公共出口點感測回應於電壓的來自第一電阻儲存電路集合的第一電阻儲存電路的第一電流。在一些實施例中，方法包括在第一時間段期間藉由控制器根據第一電流判定由第一電阻儲存電路集合的第一電阻儲存電路儲存的第一資料。在一些實施例中，方法包括在第二時間段期間藉由控制器將電壓施加於第一金屬軌道的第一公共入口點。在一些實施例中，方法包括在第二時間段期間藉由控制器經由第二金屬軌道的第一公共出口點感測回應於電壓的來自第一電阻儲存電路集合的第二電阻儲存電路的第二電流。在一些實施例中，方法包括在第二時間段期間藉由控制器根據第二電流判定由第一電阻儲存電路集合的第二電阻儲存電路儲存的第二資料。

前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本案的一實施例的精神及範疇。

100:記憶體系統 105:記憶體控制器 110:時序控制器 112:位元線控制器 114:閘極線控制器 120:記憶體陣列 125:儲存電路 210:記憶體陣列 210':記憶體陣列 210A:記憶體陣列 210N:記憶體陣列 210N-1:記憶體陣列 210N-2:記憶體陣列 310A~310B:電阻儲存電路子集 310,310[00]~310[03] :儲存電路子集 310[10]~310[13]:儲存電路子集 380:電阻儲存電路 380[0]:第一電阻儲存電路 380[F-1]:第二電阻儲存電路 380[F-2]:電阻儲存電路 380[0]',380[1] ',380[1]:電阻儲存電路 380[F-1]',380[F-2]':電阻儲存電路 410:路徑 450:路徑 700:方法 710~760:操作 800:計算系統 805:主裝置 810:記憶體裝置 815:輸入裝置 820:輸出裝置 825A~825C:介面 830A~830N:CPU核心 835:標準單元應用程式 840:記憶體控制器 845:記憶體陣列 BL,BL0~BLK:位元線 BL[0]~BL[1]:全域位元線 GL0~GLJ:閘極線 LBL:區域位元線 LBL[00]~LBL[03]:區域位元線 LBL[10]~LBL[13]:區域位元線 LSL[00]~LSL[10]:區域選擇線 LSL:區域選擇線 M:電阻單元 PB:公共入口點 PB[0]~PB[1]:公共入口點 PLB:公共入口點 PS:公共出口點 PSB:公共出口點 SB[0]~SB[1],SB,SB[00]~SB[03],SB[10]~SB[13]:開關 SBL[0]~SBL[1]:開關控制線 SL:選擇線 SL[0]~SL[1]:全域選擇線 SM:開關 SS[0]~SS[1],SS:開關 SSL[0]~SSL[1]:開關控制線 WL[0][0],WL[0][1],WL[0][F-2],WL[0][F-1]:字元線

本案的一實施例的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一個實施例的記憶體系統之示意圖。 第2圖係顯示根據一個實施例的三維記憶體陣列之示意圖。 第3圖係顯示根據一個實施例的包括具有平衡之電阻負載的金屬軌道的三維記憶體陣列的一部分之示意圖。 第4A圖係顯示根據一個實施例的具有平衡之電阻負載的區域線的電阻儲存電路子集之示意圖。 第4B圖係顯示根據一個實施例的包括具有平衡之電阻負載的區域線的電阻儲存電路子集之示意圖。 第5A圖係顯示根據一個實施例的連接至區域位元線的第一開關及連接至電阻儲存電路子集的區域選擇線的第二開關之示意圖。 第5B圖係顯示根據一個實施例的連接至電阻儲存電路子集的區域位元線的開關之示意圖。 第5C圖係顯示根據一個實施例的連接至電阻儲存電路子集的區域選擇線的開關之示意圖。 第6圖係顯示根據一個實施例的包括連接至全域線的多個開關的三維記憶體陣列的一部分之示意圖。 第7圖係顯示根據一些實施例的操作電阻儲存電路群組的方法之流程圖。 第8圖係根據一些實施例的計算系統之實例方塊圖。

310A:電阻儲存電路子集

380[0]:第一電阻儲存電路

380[F-1]:第二電阻儲存電路

380[1],380[F-2]:電阻儲存電路

410:路徑

450:路徑

LBL:區域位元線

LSL:區域選擇線

M:電阻單元

SM:開關

PLB:公共入口點

PSB:公共出口點

WL[0],WL[1],WL[F-2],WL[F-1]:字元線

Claims (20)

1. 一種記憶體陣列，包含： 一電阻儲存電路集合，包括： 一第一電阻儲存電路子集，並聯連接於一第一區域線與一第二區域線之間，其中該第一區域線及該第二區域線沿一第一方向延伸，及 一第二電阻儲存電路子集，並聯連接於一第三區域線與一第四區域線之間，其中該第三區域線及該第四區域線沿該第一方向延伸， 其中該第一區域線及該第三區域線電耦合至沿一第二方向延伸的一第一全域線。
2. 如請求項1所述之記憶體陣列，其中該第一電阻儲存電路子集的各個電阻儲存電路包括串聯連接於該第一區域線與該第二區域線之間的一開關及一或多個電阻單元，且 其中該第二電阻儲存電路子集的各個電阻儲存電路包括串聯連接於該第三區域線與該第四區域線之間的一開關及一或多個電阻單元。
3. 如請求項1所述之記憶體陣列，其中針對該第一電阻儲存電路子集的各個電阻儲存電路，在該第一區域線的一第一公共入口點處注入的電流經由該第二區域線的一第一公共出口點流出，且 其中針對該第二電阻儲存電路子集的各個電阻儲存電路，在該第三區域線的一第二公共入口點處注入的電流經由該第四區域線的一第二公共出口點流出。
4. 如請求項1所述之記憶體陣列，其中該第一區域線、該第二區域線、該第三區域線、及該第四區域線包括多個相同材料。
5. 如請求項1所述之記憶體陣列，更包含： 一第一開關，連接至該第一全域線；及 一第二開關，連接至一第二全域線，其中該第二區域線及該第四區域線電耦合至沿該第二方向延伸的該第二全域線， 其中針對該電阻儲存電路集合的各個電阻儲存電路，經由該第一開關注入的電流經由該第二開關流出。
6. 如請求項1所述之記憶體陣列，更包含： 另一電阻儲存電路集合，其包括： 一第三電阻儲存電路子集，並聯連接於一第五區域線與一第六區域線之間，其中該第五區域線及該第六區域線沿該第一方向延伸，及 一第四電阻儲存電路子集，並聯連接於一第七區域線與一第八區域線之間，其中該第七區域線及該第八區域線沿該第一方向延伸， 其中該第五區域線及該第七區域線電耦合至沿該第二方向延伸的一第二全域線。
7. 如請求項6所述之記憶體陣列，其中該第一電阻儲存電路子集的各個電阻儲存電路經由沿一第三方向延伸的一相應字元線連接至該第三電阻儲存電路子集的一相應電阻儲存電路，且 其中該第二電阻儲存電路子集的各個電阻儲存電路經由沿該第三方向延伸的一相應字元線連接至該第四電阻儲存電路子集的一相應電阻儲存電路。
8. 一種記憶體系統，包含： 一記憶體陣列，其包括一電阻儲存電路集合，該電阻儲存電路集合包括並聯連接於一第一區域線與一第二區域線之間的一第一電阻儲存電路子集，其中該第一區域線及該第二區域線沿一第一方向延伸；及 一控制器，其耦合至該記憶體陣列，其中該控制器用以： 針對該第一電阻儲存電路子集的各個電阻儲存電路，將一電壓施加於該第一區域線，及 針對該第一電阻儲存電路子集的各個電阻儲存電路，回應於該電壓感測電流以讀取由該第一電阻儲存電路子集的各個電阻儲存電路儲存的資料， 其中針對該第一電阻儲存電路子集的各個電阻儲存電路，在該第一區域線的一第一公共入口點處注入的該電流經由該第二區域線的一第一公共出口點流出。
9. 如請求項8所述之記憶體陣列，其中該第一電阻儲存電路子集的各個電阻儲存電路包括串聯連接於該第一區域線與該第二區域線之間的一開關及一或多個電阻單元。
10. 如請求項8所述之記憶體陣列，其中該記憶體陣列包括並聯連接於一第三區域線與一第四區域線之間的一第二電阻儲存電路子集，其中該第三區域線及該第四區域線沿該第一方向延伸，其中該第一區域線及該第三區域線電耦合至沿一第二方向延伸的一第一全域線。
11. 如請求項10所述之記憶體陣列，其中該第二電阻儲存電路子集的各個電阻儲存電路包括串聯連接於該第三區域線與該第四區域線之間的一開關及一或多個電阻單元。
12. 如請求項10所述之記憶體陣列，其中該第二區域線及該第四區域線電耦合至沿該第二方向延伸的一第二全域線。
13. 如請求項12所述之記憶體陣列，更包含： 一第一開關，其連接至該第一全域線；及 一第二開關，其連接至該第二全域線， 其中針對該電阻儲存電路集合的各個電阻儲存電路，經由該第一開關注入的電流經由該第二開關流出。
14. 如請求項13所述之記憶體陣列，其中該控制器待同時啟用或禁用該第一開關及該第二開關。
15. 如請求項10所述之記憶體陣列，其中該記憶體陣列更包括： 另一電阻儲存電路集合，其包括： 一第三電阻儲存電路子集，並聯連接於一第五區域線與一第六區域線之間，其中該第五區域線及該第六區域線沿該第一方向延伸，及 一第四電阻儲存電路子集，並聯連接於一第七區域線與一第八區域線之間，其中該第七區域線及該第八區域線沿該第一方向延伸， 其中該第五區域線及該第七區域線電耦合至沿該第二方向延伸的一第二全域線。
16. 如請求項15所述之記憶體陣列，其中該第一電阻儲存電路子集的各個電阻儲存電路經由沿一第三方向延伸的一相應字元線連接至該第三電阻儲存電路子集的一相應電阻儲存電路，且 其中該第二電阻儲存電路子集的各個電阻儲存電路經由沿該第三方向延伸的一相應字元線連接至該第四電阻儲存電路子集的一相應電阻儲存電路。
17. 如請求項15所述之記憶體陣列，其中該第二區域線及該第四區域線電耦合至沿該第二方向延伸的一第三全域線，且 其中該第六區域線及該第八區域線電耦合至沿該第二方向延伸的一第四全域線。
18. 如請求項17所述之記憶體陣列，其中該第一區域線與該第二區域線包括多個相同材料。
19. 一種方法，包含以下步驟： 在一第一時間段期間藉由一控制器將一電壓施加於一第一金屬軌道的一第一公共入口點，其中一第一電阻儲存電路集合 並聯連接於該第一金屬軌道與一第二金屬軌道之間； 在該第一時間段期間藉由該控制器經由該第二金屬軌道的一第一公共出口點感測回應於該電壓的來自該第一電阻儲存電路集合的一第一電阻儲存電路的一第一電流； 在該第一時間段期間藉由該控制器根據該第一電流判定由該第一電阻儲存電路集合的該第一電阻儲存電路儲存的第一資料； 在一第二時間段期間藉由該控制器將該電壓施加於該第一金屬軌道的該第一公共入口點； 在該第二時間段期間藉由該控制器經由該第二金屬軌道的該第一公共出口點感測回應於該電壓的來自該第一電阻儲存電路集合的一第二電阻儲存電路的一第二電流；及 在該第二時間段期間藉由該控制器根據該第二電流判定由該第一電阻儲存電路集合的該第二電阻儲存電路儲存的第二資料。
20. 如請求項19所述之方法，更包含： 在一第三時間段期間藉由該控制器將該電壓施加於一第三金屬軌道的一第二公共入口點，其中一第二電阻儲存電路集合並聯連接於該第三金屬軌道與一第四金屬軌道之間，其中該第一金屬軌道及該第三金屬軌道連接至一第一全域線，其中該第二金屬軌道及該第四金屬軌道連接至一第二全域線； 在該第三時間段期間藉由該控制器經由該第四金屬軌道的一第二公共出口點感測回應於該電壓的來自該第二電阻儲存電路集合的一第三電阻儲存電路的一第三電流； 在該第三時間段期間藉由該控制器根據該第三電流判定由該第二電阻儲存電路集合的該第三電阻儲存電路儲存的第三資料； 在一第四時間段期間藉由該控制器將該電壓施加於該第三金屬軌道的該第二公共入口點； 在該第四時間段期間藉由該控制器經由該第四金屬軌道的該第二公共出口點感測回應於該電壓的經由該第二電阻儲存電路集合的一第四電阻儲存電路的一第四電流；及 在該第四時間段期間藉由該控制器根據該第四電流判定由該第二電阻儲存電路集合的該第四電阻儲存電路儲存的第四資料。

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