TW202310326A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202310326A
TW202310326A TW111117289A TW111117289A TW202310326A TW 202310326 A TW202310326 A TW 202310326A TW 111117289 A TW111117289 A TW 111117289A TW 111117289 A TW111117289 A TW 111117289A TW 202310326 A TW202310326 A TW 202310326A
Authority
TW
Taiwan
Prior art keywords
fin
structures
gate
semiconductor
layer
Prior art date
Application number
TW111117289A
Other languages
English (en)
Inventor
林士堯
陳振平
李筱雯
林志翰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202310326A publication Critical patent/TW202310326A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

半導體裝置包括第一堆疊結構、第二堆疊結構和第三堆疊結構。每一個堆疊結構包括彼此垂直間隔的半導體層。第一、第二和第三堆疊結構皆沿著第一橫向方向延伸。第二堆疊結構設置在第一和第三堆疊結構之間。半導體裝置包括沿著第二橫向方向延伸並且圍繞每一個半導體層的第一閘極結構。第一堆疊結構的半導體層與相應的源極/汲極結構耦接。第二堆疊結構的半導體層與相應的源極/汲極結構耦接。第三堆疊結構的半導體層與介電鈍化層耦接。

Description

半導體裝置
本揭露係關於一種半導體裝置，特別是包括在兩個相鄰鰭片組的邊緣上設置一或多個非主動鰭片的半導體裝置。
本揭露的實施例在形成環繞式閘極(gate-all-around；GAA)場效電晶體(field-effect-transistor；FET)裝置的背景下討論，並且特別是在形成GAA FET裝置的替代閘極的背景下討論。
由於各種電子部件（例如電晶體、二極體、電阻、電容等）的整合密度持續提高，半導體工業經歷了快速成長。在大多數情況下，種盒密度的這種提高來自於最小特徵尺寸的重複減小，這使得更多的部件可以整合到給定的區域中。
本揭露提供一種半導體裝置。半導體裝置包括第一堆疊結構、第二堆疊結構、第三堆疊結構、以及第一閘極結構。第一堆疊結構包括彼此垂直間隔的複數第一半導體層。第二堆疊結構包括彼此垂直間隔的複數第二半導體層。第三堆疊結構包括彼此垂直間隔的複數第三半導體層。第一堆疊結構、第二堆疊結構、以及第三堆疊結構皆沿著第一橫向方向延伸。第二堆疊結構設置在第一堆疊結構和第三堆疊結構之間。第一閘極結構沿著垂直於第一橫向方向的第二橫向方向延伸，並且圍繞第一半導體層之每一者、第二半導體層之每一者、以及第三半導體層之每一者。第一半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，第二半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，並且第三半導體層之每一者的複數端部與介電鈍化層耦接。
本揭露提供一種半導體裝置。半導體裝置包括基板、第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、第六堆疊結構、複數第一源極/汲極結構、複數第二源極/汲極結構、複數第一介電溝槽、複數第二介電溝槽、複數第三源極/汲極結構、以及複數第四源極/汲極結構。第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、以及第六堆疊結構形成在基板上方。第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、以及第六堆疊結構皆沿著第一橫向方向延伸。第二堆疊結構與第一堆疊結構和第三堆疊結構中之每一者分開第一距離，第五堆疊結構與第四堆疊結構和第六堆疊結構中之每一者分開第一距離，並且第三堆疊結構與第四堆疊結構分開第二距離。第二距離大於第一距離。複數第一源極/汲極結構耦接至第一堆疊結構的上部的相應的複數端部。複數第二源極/汲極結構耦接至第二堆疊結構的上部的相應的複數端部。複數第一介電溝槽耦接至第三堆疊結構的上部的相應的複數端部。複數第二介電溝槽耦接至第四堆疊結構的上部的相應的複數端部。複數第三源極/汲極結構耦接至第五堆疊結構的上部的相應的複數端部。複數第四源極/汲極結構耦接至第六堆疊結構的上部的相應的複數端部。
本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括在基板上方形成第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構，其中第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構皆沿著第一橫向方向延伸，其中第二鰭片結構與第一鰭片結構和第三鰭片結構中之每一者分開第一距離，第五鰭片結構與第四鰭片結構和第六鰭片結構中之每一者分開第一距離，並且第三鰭片結構與第四鰭片結構分開第二距離，其中第二距離大於第一距離；形成一或多個閘極結構，一或多個閘極結構覆蓋第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構中之每一者的相應部分；藉由移除第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構中之每一者的未被一或多個閘極結構覆蓋的複數相應部分來形成第一對溝槽、第二對溝槽、第三對溝槽、第四對溝槽、第五對溝槽、以及第六對溝槽；在第三對溝槽和第四對溝槽上方形成介電鈍化層；以及個別在第一對溝槽、第二對溝槽、第五對溝槽、以及第六對溝槽中成長複數源極/汲極結構。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露書敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵部件與另一個（些）元件或特徵部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位（旋轉90度或其他方位），則在此使用的空間相關詞也可依此相同解釋。
通常來說，為了在基板上製造積體電路，可以在基板上方形成多個鰭片。鰭片可以具有多個組，每一組可以在積體電路中提供相應的功能。在某些情況下，每一組中的鰭片彼此間隔第一距離，並且兩個相鄰組彼此間隔第二距離，其中第二距離大於第一距離。因此，相鄰組的相應邊緣上的鰭片（和對應的裝置特徵）可能會經歷不平衡的製程條件（例如：與遠離邊緣的鰭片相比有不同的蝕刻條件），這有時被稱為“等密度負載效應(iso-dense loading effect)”。這可能導致各種問題，例如邊緣上的鰭片上方的金屬閘極結構的輪廓形成不良。
本揭露提供了半導體裝置的各種實施例及其形成方法，其可以顯著限制上述問題。舉例來說，如此處所揭露的半導體裝置包括在兩個相鄰鰭片組的邊緣上設置的一或多個非主動鰭片(inactive fin)，每一個鰭片組包括多個主動鰭片。這樣的相鄰鰭片組可以彼此間隔的距離(下文中“鰭片組間距離”)大於分開每一組中的鰭片的距離(下文中“鰭片組內距離”)。在一些實施例中，主動鰭片可以被採用為完整的GAA FET裝置中的主動（例如：電性功能）鰭片或通道；以及在一個完成的GAA FET裝置中，非主動鰭片可能不被採用為主動（例如：電性功能）鰭片或通道。此外，在一些實施例中，每一個鰭片（包括主動和非主動鰭片）可以包括彼此垂直間隔的多個半導體層（例如：奈米片、奈米線或其他奈米結構），其中每一個主動鰭片與源極/汲極結構耦接（例如：磊晶成長的半導體結構），並且每一個非主動鰭片與介電溝槽耦接。
藉由在相鄰鰭片組的邊緣上插入非主動鰭片，每一個鰭片組中的主動鰭片可以遭受顯著較小的等密度負載效應。這是因為不起作用的非主動鰭片可以保護主動鰭片免受影響。此外，藉由耦接介電溝槽以“停用(inactivate)”邊緣上的鰭片，可以提供各種優點，尤其是在先進的製程節點中。舉例來說，直到定義和形成將用金屬閘極結構代替的冗餘閘極結構之前，可以不形成介電溝槽。即使形成非主動鰭片，現有技術通常在相對較早的製程站點（例如：在STI凹陷之前，在形成冗餘閘極結構之前）形成這種非主動鰭片。藉由“延遲”使鰭片無效的時間，可以很好地定義和保留相應地由金屬閘極結構繼承的冗餘閘極結構的輪廓。因此，可以顯著提高所揭露的半導體裝置的整體效能。
第1圖根據各種實施例顯示了示例GAA FET裝置100的透視圖。GAA FET裝置100包括基板102和基板102上方的多個奈米結構(例如：奈米片、奈米線等)104。奈米結構104彼此垂直分開。隔離區106形成在基板102的突出部分的相對兩側上，奈米結構104設置在突出部分上方。閘極結構108圍繞每一個奈米結構104(例如：每一個奈米結構104的整個周圍)。源極/汲極結構設置在閘極結構108的相對兩側上，例如第1圖所示的源極/汲極結構110。層間介電質(interlayer dielectric；ILD)112設置在源極/汲極結構110上方。
第1圖顯示了簡化的GAA FET裝置，並因此應理解完成的GAA FET裝置的一或多個特徵可能未在第1圖中顯示。舉例來說，第1圖中未顯示與源極/汲極結構110相對的閘極結構108的另一源極/汲極結構和設置在這種源極/汲極結構上方的ILD。此外，提供第1圖作為參考以說明後續圖式中的多個剖面。如圖式所示，剖面A-A沿著半導體層104的縱軸並且沿著源極/汲極結構之間的電流方向(例如：在Y方向上)延伸。剖面B-B沿著與閘極結構108的縱軸平行的軸延伸，其橫切源極/汲極結構110(例如：在X方向上)。為了清楚起見，後續的圖式參照了這些參考剖面。
第2圖根據本揭露的一個或多個實施例顯示了形成非平面電晶體裝置的方法200的流程圖。舉例來說，方法200的至少一些操作（或步驟）可以用於形成鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)裝置、GAA FET裝置(例如：GAA FET裝置100)、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置、環繞式閘極(GAA)電晶體裝置等。值得注意的是，方法200僅為示例，並不用於限制本揭露。因此，可以理解的是，可以在第2圖的方法200之前、期間和之後提供額外的操作，並且一些其他操作可以在此處僅簡要描述。在一些實施例中，方法200的操作可以個別與在如第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G圖、第7A圖、第7B圖、第7C圖、第7D圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、以及第12C圖所示的各個製程站點的示例GAA FET裝置的剖面圖或俯視圖相關，這將在下面更詳細地討論。
簡而言之，方法200開始於提供基板的操作202。方法200繼續到在基板上方形成多個鰭片結構的操作204。每一個鰭片結構包括多個第一半導體層和多個第二半導體層。方法200繼續到形成隔離結構的操作206。方法200繼續到形成一或多個冗餘閘極結構的操作208。方法200繼續到移除每一個鰭片結構的相應部分的操作210。方法200繼續到形成介電鈍化層的操作212。方法200繼續到圖案化介電鈍化層的操作214。方法200繼續到形成源極/汲極結構的操作216。方法200繼續到形成層間介電質的操作218。方法200繼續到藉由移除一或多個冗餘閘極結構和第一半導體層來形成一或多個主動閘極結構的操作220。
如上面所述，第3圖至第12C圖各自以剖面圖或俯視圖顯示了在第2圖的方法200的各個製程站點的GAA FET裝置300的一部分。GAA FET裝置300類似於第1圖中所示的GAA FET裝置100，但具有多個閘極結構和多組奈米結構104(其中每一組有時被稱為完成的GAA FET裝置中的鰭片結構)。儘管第3圖至第12C圖顯示了GAA FET裝置300，應理解GAA FET裝置300可以包括許多其他裝置，例如電感、保險絲(fuse)、電容、線圈(coil)等，其為了清楚起見，在第3圖至第12C圖中未顯示。
對應第2圖的操作202，第3圖是在各個製程站點之一者的包括半導體基板302的GAA FET裝置300的剖面圖。第3圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的。
基板302可以是半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator；SOI)基板等，其可以是被摻雜的(例如：用p型或n型摻雜物）或未摻雜的。基板302可以是晶圓，例如矽晶圓。通常來說，SOI基板包括形成在絕緣層上的半導體材料層。絕緣層可以是掩埋氧化物(buried oxide；BOX)層、氧化矽層等。絕緣層設置在基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板(gradient substrate)。在一些實施例中，基板302的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）及/或磷砷化鎵銦（GaInAsP）；或其組合。
對應第2圖的操作204，第4圖是在各個製程站點之一者的包括多個鰭片結構400A、400B、400C、410A、410B和410C的GAA FET裝置300的剖面圖。第4圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的。
如圖式所示，鰭片結構400A至400C可以形成為基板302的第一區域中的第一鰭片組400；並且鰭片結構410A至410C可以形成為基板302的第二區域中的第二鰭片組410。儘管每一個鰭片組中包括三個翅片結構，應理解每一個鰭片組可以包括任意數量的鰭片結構，同時保持在本揭露的範圍內。每一個鰭片結構400A至400C(在第一鰭片組400中)可以彼此橫向間隔(例如：在X方向上)第一(鰭片組內)距離D 1；並且每一個鰭片結構410A至410C(在第二鰭片組410中)可以彼此橫向間隔(例如：在X方向上)第二(鰭片組內)距離D 2。此外，第一鰭片組400和第二鰭片組410橫向間隔第三(鰭片組間)距離D 3，其不同於距離D 1和距離D 2。
舉例來說，相同第一鰭片組400中的鰭片結構400B和400C彼此間隔距離D l(相似地，相同第二鰭片組410中的鰭片結構410B和410C彼此間隔距離D 2) ，並且第一鰭片組的“邊緣”上的鰭片結構400C和第二鰭片組的“邊緣”上的鰭片結構410C彼此間隔距離D 3。在一些實施例中，鰭片結構400C和410C有時可以被稱為邊緣鰭片結構。如此處所用，術語“邊緣鰭片結構”可以指被設置為第一鰭片組中的最後一個並且緊鄰第二鰭片組的鰭片結構。因此，未設置在鰭片組的邊緣的鰭片結構（例如：具有與其緊鄰設置的一或多個邊緣鰭片結構）有時可以被稱為“非邊緣鰭片結構”。在各種實施例中，距離D 3大於距離D 1或距離D 2中的任一者。作為非限制性示例，距離D 3可以在約10奈米(nm)至約3000nm的範圍內，並且距離D 1和距離D 2可以各自在約5nm到約300nm的範圍內。
鰭片結構400A至400C和410A至410C中的每一者包括交替設置在彼此上方的多個第一半導體層和多個第二半導體層。以鰭片結構400A(第4圖所示)為代表示例，鰭片結構400A包括第一半導體層402和第二半導體層404。第一半導體層402和第二半導體層404交替設置在彼此上方(例如：沿著Z方向)。舉例來說，一個第二半導體層404設置在一個第一半導體層402上方，接著另一個第一半導體層402設置在第二半導體層404上方，以此類推。
鰭片結構400A至400C和410A至410C中的每一者可以包括任意數量交替設置的第一半導體層402和第二半導體層404。例如在第4圖中，鰭片結構400A包括3個第一半導體層402，3個第二半導體層404交替設置在它們之間，並且其中一個第二半導體層404是最頂半導體層。應理解的是，GAA FET裝置300的鰭片結構可以包括任意數量的第一半導體層和任意數量的第二半導體層，其中第一半導體層或第二半導體層中的一者是最頂半導體層，同時保持在本揭露的範圍內。
第一半導體層402和第二半導體層404可以具有各相應不同的厚度。此外，第一半導體層402從一層到另一層可以具有不同的厚度。第二半導體層404從一層到另一層可以具有不同的厚度。第一半導體層402和第二半導體層404中的每一者的厚度可以在幾奈米至幾十奈米的範圍內。鰭片結構的最底層可以比其他第一半導體層402和第二半導體層404厚。在一個實施例中，第一半導體層410中的每一者具有約5奈米(nm)至約20nm的範圍內的厚度。
第一半導體層402和第二半導體層404具有不同的組成。在各種實施例中，第一半導體層402和第二半導體層404具有在層之間提供不同氧化速率及/或不同蝕刻選擇性的組成。在一個實施例中，第一半導體層402包括矽鍺(Si 1-xGe x)，並且第二半導體層404包括矽(Si)。在一個實施例中，每一個第二半導體層404是可以未摻雜或大抵不含摻雜物的矽(即具有從約0cm -3至約1×10 17cm -3的外在摻雜物濃度)，例如其中當形成第二半導體層404(例如：矽)時，不執行有意摻雜。
在各種實施例中，可以有意地摻雜第二半導體層404。舉例來說，當GAA FET裝置300被配置為n型（並且以增強模式(enhancement mode)操作）時，每一個第二半導體層404可以是摻雜有p型摻雜物(例如硼(B)、鋁(Al)、銦(In)和鎵(Ga))的矽；並且當GAA FET裝置300被配置為p型（並且以增強模式操作）時，每一個第二半導體層404可以是摻雜有n型摻雜物(磷（P）、砷(As )、銻(Sb))的矽。在另一示例中，當GAA FET裝置300被配置為n型（並且以耗盡模式(depletion mode)操作）時，每一個第二半導體層404可以是摻雜有n型摻雜物的矽；並且當GAA FET裝置300被配置為p型（並且以耗盡模式操作）時，每一個第二半導體層404可以是摻雜有p型摻雜物的矽。在一些實施例中，每一個第一半導體層402是矽鍺(Si 1-xGe x)，其在莫爾比率(molar ratio)中包括小於50％(x＜0.5)的鍺(Ge)。舉例來說，鍺(Ge)在莫爾比率中可以包括矽鍺(Si 1-xGe x)的第一半導體層402的約15％至35％。此外，第一半導體層402可以包括不同的組成，並且第二半導體層404可以包括不同的組成。
第一半導體層402和第二半導體層404中的任一者可以包括其他材料，例如化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）及/或磷砷化鎵銦（GaInAsP）)或其組合。可以基於提供不同的氧化速率及/或蝕刻選擇性來選擇第一半導體層402和第二半導體層404的材料。
第一半導體層402和第二半導體層404可以個別作為毯覆層(blanket layer)從半導體基板302磊晶成長。舉例來說，可以藉由分子束磊晶(molecular beam epitaxy；MBE)製程、化學氣相沉積(chemical vapor deposition；CVD)製程(例如金屬有機CVD(metal organic CVD；MOCVD)製程)及/或其他合適磊晶成長製程在基板302上成長多個毯覆半導體層402和多個毯覆半導體層40。在磊晶成長期間，半導體基板302的晶體結構向上延伸，導致毯覆半導體層402和404具有與半導體基板302相同的晶體方向(crystal orientation)。在半導體基板302上成長毯覆半導體層402和404(作為堆疊)後，可以圖案化堆疊以形成鰭片結構(例如：鰭片結構400A至400C、410A至410C)。
藉由使用微影和蝕刻技術圖案化毯覆半導體層402至404和半導體基板302來形成鰭片結構。舉例來說，例如，在最頂半導體層上方形成罩幕層(其可以包括多個層，例如墊氧化物層(pad oxide layer)和上方的墊氮化物層(pad nitride layer))。墊氧化層可以是使用熱氧化製程形成的包括氧化矽的薄膜。墊氧化物層可以作為最頂半導體層和上方的墊氮化物層之間的黏合層(adhesion layer)。在一些實施例中，墊氮化物層由氮化矽、氮氧化矽、氮碳化矽等或其組合形成。舉例來說，可以使用低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)來形成墊氮化物層。
罩幕層可以使用微影技術來圖案化。通常來說，微影技術利用沉積、照射(曝光)和顯影的光阻材料(未顯示)以移除光阻材料的一部分。剩餘的光阻材料保護下方的材料(例如本示例中的罩幕層)免受後續的製程操作(例如蝕刻)。舉例來說，光阻材料用於圖案化墊氧化層和墊氮化層以形成圖案化罩幕。
圖案化罩幕後續可以用於圖案化毯覆半導體層402至404和基板302的暴露部分以形成溝槽（或開口）420、425和430，從而定義在相鄰溝槽之間的鰭片結構400A至400C和410A至410C。舉例來說，可以形成溝槽420以定義相鄰的鰭片結構400A和400B，及/或400B和400C；可以形成溝槽425以定義相鄰的鰭片結構400C和410C；以及可以形成溝槽430以定義相鄰的鰭片結構410A和410B，及/或410B和410C。因此，溝槽420、425和430的相應寬度(沿著X方向)可以個別用距離D 1、D 3和D 2來表徵。鰭片結構400A至400C和410A至410C中的每一者可以具有沿著X方向延伸的約3nm至約100nm的寬度。在一些實施例中，鰭片結構400A至400C和410A至410C藉由使用反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)等或其組合蝕刻毯覆半導體層402至404和基板302來形成。蝕刻可以是非等向性的。在一些實施例中，溝槽420至430可以是彼此平行且彼此緊密間隔的條帶(strip)(當從頂部觀察時)。在一些實施例中，溝槽420至430可以是連續的並且圍繞對應的鰭片結構。
對應第2圖的操作206，第5圖是在各個製程站點之一者的包括隔離結構502的GAA FET裝置300的剖面圖。第5圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的。
由絕緣材料形成的隔離結構502包括一或多個部分以將相鄰的鰭片結構彼此電性隔離。絕緣材料可以是氧化物(例如氧化矽、氮化物等或其組合)，並且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式CVD(flowable CVD；FCVD)(例如：在遠程電漿系統中沉積基於CVD的材料並且進行後固化(post curing)以使其轉化為另一種材料，例如氧化物)等或其組合來形成。可以使用其他絕緣材料及/或其他形成製程。在一個示例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。平坦化製程(例如化學機械研磨(chemical mechanical polish；CMP))可以移除任何多餘的絕緣材料，並且形成共平面的隔離結構502的頂表面和鰭片結構400A至400C和410A至410C的頂表面（未顯示）。也可以藉由平坦化製程移除用於定義鰭片結構400A至400C和410A至410C的圖案化罩幕。
在一些實施例中，隔離結構502包括襯墊(liner)，例如襯墊氧化物（未顯示），其在隔離結構502的每一個部分和基板302之間的界面。在一些實施例中，形成襯墊氧化物以在減少基板302和隔離結構502之間的界面的晶體缺陷。相似地，襯墊氧化物也可子用於減少在鰭片結構400A至400C和410A至410C與隔離結構502之間的界面的晶體缺陷。襯墊氧化物(例如：氧化矽)可以是透過基板302的表面層的熱氧化形成的熱氧化物，儘管也可以使用其他合適方法來形成襯墊氧化物。
接下來，使隔離結構502凹陷以形成淺溝槽隔離(shallow trench isolation；STI)結構502，如第5圖所示。隔離結構502是凹陷的，使得鰭片結構400A至400C和410A至410C的相應上部從STI結構502的相鄰部分之間突出。STI結構502的頂表面可以具有平坦表面（如圖式所示）、凸面、凹面（例如碟面(dishing)）或其組合。STI結構502的頂表面可以藉由適當的蝕刻形成平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程使隔離結構502凹陷，例如對隔離結構502的材料具有選擇性的蝕刻製程。舉例來說，可以執行使用稀釋氫氟酸(dilute hydrofluoric；DHF)的乾式蝕刻或濕式蝕刻以使隔離結構502凹陷。
對應第2圖的操作208，第6A圖是在各個製程站點之一者的包括一或多個冗餘閘極結構600和610的GAA FET裝置300的俯視圖；以及第6B圖是GAA FET裝置300的對應剖面圖。第6B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的。
如第6A圖所示，冗餘閘極結構600和610個別形成在鰭片結構400A至400C和410A至410C上方，其中鰭片結構400A至400C藉由距離D 1彼此分開，鰭片結構410A至410C藉由距離D 2彼此分開，並且第一鰭片組400和第二鰭片組410(邊緣鰭片結構400C和410C)藉由距離D 3彼此分開。冗餘閘極結構600和610可以各自沿著與鰭片結構延伸的橫向方向垂直的橫向方向(例如：X方向)延伸。在各種實施例中，冗餘閘極結構600和610可以放置在後續形成相應的主動(例如：金屬)閘極結構的地方。例如在第6A圖中，冗餘閘極結構600被放置在鰭片結構400A至400C中的每一者的相應部分上方；以及冗餘閘極結構610被放置在鰭片結構410A至410C中的每一者的相應部分上方。鰭片結構的這種重疊部分(overlaid portion)後續形成為導電溝道，其包括第二半導體層404的部分，並且冗餘閘極結構600和610中的每一者都被替代為主動閘極結構以圍繞第二半導體層404的複數部分的每一者。
在一些實施例中，冗餘閘極結構600和610各自包括冗餘閘極介電質和冗餘閘極。為了清楚說明起見，冗餘閘極介電質和冗餘閘極在本揭露的圖式中被示為單一部件。為了形成冗餘閘極結構600和610，在鰭片結構400A至400C和410A至410C上形成介電層。介電層可以是例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、碳氧化矽、碳氧化矽、其多層等，並且可以被沉積或熱成長。閘極層形成在介電層上方，並且罩幕層形成在閘極層上方。閘極層可以沉積在介電層上方，並且接著藉由CMP平坦化。罩幕層可以沉積在閘極層上方。閘極層可以由多晶矽形成，儘管也可以使用其他材料。罩幕層可以由氮化矽等形成。在形成層(例如：介電層、閘極層和罩幕層)之後，可以使用合適微影和蝕刻技術圖案化罩幕層以形成罩幕。接著可以藉由合適蝕刻技術將罩幕的圖案轉移到閘極層和介電層以形成冗餘閘極結構600和610。
參考第6B圖，冗餘閘極結構600和610 (以虛線顯示)個別形成在鰭片結構400A至400C和410A至410C上方，並且與STI結構502直接接觸。應理解GAA FET裝置300可以包括以其他配置形成的冗餘閘極結構，同時保持在本揭露的範圍內。舉例來說，在相鄰的鰭片結構之間（沿著X方向），可以形成包覆層(cladding layer)（類似於第一半導體層402）和冗餘鰭片結構（由高k介電層覆蓋或保護）以產生由鰭片結構、包覆層和冗餘鰭片結構共享的大抵平坦的頂表面。如此處所用，術語“大抵平坦的”是指當結構與平面的偏差(deviation)在本技術領域中具有通常知識者已知的半導體製程方法內固有的統計原子準位變化(statistical atomic level variation)範圍內時的結構。在這樣的實施例中，冗餘閘極結構600和610可以形成在這樣的大抵平坦的頂表面上方，其中蝕刻停止層設置在它們之間。蝕刻停止層可以包括氧化矽。蝕刻停止層可以藉由沉積製程形成，例如化學氣相沉積(CVD)(例如：電漿增強化學氣相沉積(PECVD)、高高寬比製程(high aspect ratio process；HARP)或其組合)製程、原子層沉積(atomic layer deposition；ALD)製程、另一種適用的製程或其組合。
冗餘閘極結構600和610可以以各種配置形成，這將在下面參照第6A圖和第6B圖至第6G圖討論。再次參照第6A圖，冗餘閘極結構600和610沿著X方向對齊，並且沿著Y方向具有相應的寬度。舉例來說，冗餘閘極結構600具有寬度W 1，並且冗餘閘極結構610具有寬度W 2。寬度W 1和W 2可以各自在約1nm至約500nm的範圍內。在第6A圖所示的示例中，寬度W 1約等於寬度W 2。對齊的冗餘閘極結構600和610可以具有不同的寬度。舉例來說，寬度W 1可以不同於寬度W 2，如第6C圖所示。冗餘閘極結構600和610可以沿著Y方向彼此偏移一個距離S G，如第6D圖所示。該距離可以在約1nm至約500nm的範圍內。在一些實施例中，冗餘閘極結構600和610可以一體地形成為單一部件，如第6E圖所示。在一些實施例中，冗餘閘極結構600和610可以首先一體形成為單一部件，並且接著使用閘極隔離結構620分開或切割，如第6F圖所示。閘極隔離結構620可以由介電材料形成，從而使冗餘閘極結構600和610彼此電性隔離。閘極隔離結構620可以沿著X方向延伸小於或等於距離D 3的距離。這種閘極隔離結構620可以形成在STI(例如：STI結構502)或設置在邊緣鰭片結構400C和410C之間的介電冗餘鰭片結構(未顯示)上方。在一些實施例中，邊緣鰭片結構400C和410C可以形成為兩個鰭片組之間的單一邊緣鰭片結構，如第6G圖所示。因此，距離D 3可能不存在。
對應第2圖的操作210，第7A圖是在各個製程站點之一者的GAA FET裝置300的俯視圖，其中鰭片結構400A至400C和410A至410C中的每一者的沒有被冗餘閘極結構600或610覆蓋的相應部分被移除。第7B圖、第7C圖和第7D圖是GAA FET裝置300的對應剖面圖。第7B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的；第7C圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第7D圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第7C圖是沿著鰭片結構400B的縱向方向截取的；以及第7D圖是沿著鰭片結構400C的縱向方向截取的。
冗餘閘極結構600和610可以用作罩幕以蝕刻鰭片結構400A至400C和410A至410C的非重疊部分，這導致鰭片結構400A至400C和410A至410C各自包括交替堆疊在彼此上方的第 一半導體層402和第二半導體層404的剩餘部分。鰭片結構400A至400C和410A至410C的蝕刻(移除)部分在第7B圖中以虛線顯示。當鰭片結構400A至400C和410A至410C的中間表面(intermediate surface)與隔離結構502的頂表面大抵齊平時，可以停止這樣的蝕刻操作。在第7B圖的顯示示例中，鰭片結構的蝕刻的中間表面和隔離結構502的頂表面共享平坦表面。應理解在一些實施例中，每一個鰭片結構的蝕刻的中間表面可以相對於隔離結構502的頂表面凹陷(例如：朝向基板302向內彎曲)。在一些其他實施例中，在移除邊緣鰭片結構400C和410C的非重疊部分的同時，非邊緣鰭片結構400A至400B和410A至410B的非重疊部分可以透過成長相應的源極/汲極結構的操作保留。舉例來說，將在下面進一步詳細討論的源極/汲極結構可以圍繞非邊緣鰭片結構400A至400B和410A至410B中的(例如：矽(Si))第二半導體層404的這種“突出”部分。
第7C圖和第7D圖個別顯示了切過鰭片結構400B和400C的GAA FET裝置300的剖面圖。沿著Z方向，鰭片結構400B可以具有新形成的與冗餘閘極結構600的側壁對齊的側壁，冗餘閘極結構600可以進一步包括設置在其兩側的閘極間隔物602；以及鰭片結構400C可以具有也與冗餘極結構600的側壁對齊的新形成的側壁。儘管在第7A圖的俯視圖中未顯示，應理解可以形成一或多個冗餘閘極結構(與冗餘閘極結構600/610平行)以覆蓋鰭片結構400A至400C及/或410A至410C。舉例來說，每一個鰭片結構可以被多個彼此平行的冗餘閘極結構覆蓋。每一個冗餘閘極結構可以用作罩幕以蝕刻鰭片結構的非重疊部分。如此一來，可以形成夾設在每一個鰭片結構的相應不同剩餘部分之間的溝槽。
例如在第7C圖中，溝槽701形成在冗餘閘極結構600的側面(以及鰭片結構400B的被冗餘閘極結構600覆蓋的剩餘部分的側面)。每一個溝槽701夾設在鰭片結構400B的被冗餘閘極結構600覆蓋的剩餘部分和鰭片結構400B的被另一個冗餘閘極結構覆蓋的剩餘部分（以虛線顯示）之間。在下文中，鰭片結構400B的被冗餘閘極結構600覆蓋的剩餘部分被稱為“鰭片結構400B的第一剩餘部分”。例如在第7D圖中，溝槽711形成在冗餘閘極結構600的側面(以及鰭片結構400C的被冗餘閘極結構600覆蓋的剩餘部分的側面)。每一個溝槽711夾設在鰭片結構400C的被冗餘閘極結構600覆蓋的剩餘部分和鰭片結構400C的被另一個冗餘閘極結構覆蓋的剩餘部分（以虛線顯示）之間。在下文中，鰭片結構400C的被冗餘閘極結構600覆蓋的剩餘部分被稱為“鰭片結構400C的第一剩餘部分”。
在形成溝槽(例如：溝槽701、711)之後，沿著第一半導體層402的相應蝕刻端部(etched end)形成內部間隔物。如第7C圖所示，內部間隔物700沿著鰭片結構400B的第一剩餘部分中的每一個第一半導體層402的相應蝕刻端部延伸；以及如第7D圖所示，內部間隔物710沿著鰭片結構400C的第一剩餘部分中的每一個第一半導體層402的相應蝕刻端部延伸。內部間隔物700和710可以同時或個別形成。
為了形成內部間隔物700和710，可以首先去除每一個第一半導體層402的相應端部。可以使用“回拉(pull-back)”製程將第一半導體層402拉回一個初始回拉距離來移除(例如：蝕刻)第一半導體層402的端部。在第二半導體層404包括矽(Si)並且第一半導體層402包括矽鍺(Si 1-xGe x)的示例中，回拉製程可以包括氯化氫(HCl)氣體等向性蝕刻製程，其蝕刻矽鍺(SiGe)而不侵蝕矽(Si)。因此，矽(Si)層(第一半導體層404)可以在此製程期間保持完整。
接下來，可以沿著每一個第一半導體層402的蝕刻端部形成內部間隔物700和710。因此，內部間隔物700和710(例如：它們相應的內側壁)可以遵循第一半導體層402的蝕刻端部的輪廓。在一些實施例中，內部間隔物700和710可以藉由化學氣相沉積(CVD)，或藉由氮化物的單層摻雜(monolayer doping；MLD)後續間隔物RIE順應性地形成。可以使用順應性沉積製程和後續的等向性或非等向性回蝕來沉積內部間隔物700和710，以移除鰭片結構(例如：鰭片結構400B、400C)的剩餘部分的側壁和半導體基板302的表面上的多餘的間隔物材料。舉例來說，內部間隔物700和710可以由氮化矽、氮碳化矽硼、氮碳化矽、氮氧碳化矽或適合形成電晶體的絕緣閘極側壁間隔物的作用的任何其他類型的介電材料（例如：具有小於約5的介電常數k的介電材料）形成。
對應第2圖的操作212，第8A圖是在各個製程站點之一者的包括鈍化層802的GAA FET裝置300的俯視圖。第8B圖、第8C圖和第8D圖是GAA FET裝置300的對應剖面圖。第8B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的；第8C圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第8D圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第8C圖是沿著鰭片結構400B的縱向方向截取的；以及第8D圖是沿著鰭片結構400C的縱向方向截取的。
如第8A圖和第8B圖所示，鈍化層802可以(例如：順應性地)形成在鰭片結構400A至400C和410A至410C的蝕刻部分所在的區域上方。舉例來說，鈍化層802覆蓋鰭片結構400A至400C和410A至410C的中間表面和隔離結構502的頂表面。此外，鈍化層802可以延伸到(例如：襯裡(line))在形成在鰭片結構400B的每一個剩餘部分的側面上的溝槽中。如第8C圖所示，鈍化層802襯裡在形成在鰭片結構400B的第一剩餘部分的側面上的溝槽701上。
鈍化層802可以襯裡每一個溝槽701的相應底表面和內側壁。在一些實施例中，溝槽701的一個內側壁可以由鰭片結構400B的第一剩餘部分的側壁構成。具體來說，這樣的內側壁包括內部間隔物700的相應暴露側壁、第二半導體層404的相應暴露側壁以及冗餘閘極結構600的暴露側壁。溝槽701的另一個內側壁可以由緊鄰所示的鰭片結構400B的第一剩餘部分的鰭片結構400B的另一剩餘部分的側壁(以虛線顯示)構成，其可以包括內部間隔物的相應暴露側壁、第二半導體層404的相應暴露側壁以及冗餘閘極結構的暴露側壁。如圖7D所示，鈍化層802排列在形成於鰭結構400C的第一剩餘部分的側面上的溝槽711上。如第8D圖所示，鈍化層802襯裡在形成在鰭片結構400C的第一剩餘部分的側面上的溝槽711上。鈍化層802可以襯裡每一個溝槽711的相應底表面和內側壁。在一些實施例中，溝槽711的一個內側壁可以由鰭片結構400C的第一剩餘部分的側壁構成。具體來說，這樣的內側壁包括內部間隔物710的相應暴露側壁、第二半導體層404的相應暴露側壁、以及冗餘閘極結構600的暴露側壁。溝槽711的另一個內側壁可以由緊鄰所示的鰭片結構400C的第一剩餘部分的鰭片結構400C的另一剩餘部分的側壁(以虛線顯示)構成，其可以包括內部間隔物的相應暴露側壁、第二半導體層404的相應暴露側壁、以及冗餘閘極結構的暴露側壁。
在一些其他實施例中，內部間隔物700和710可以在形成（和圖案化，其將在下面討論）鈍化層802之後形成。如此一來，溝槽701的一個內側壁可以包括第一半導體層402的相應暴露側壁、第二半導體層404的相應暴露側壁、以及冗餘閘極結構600的暴露側壁；以及溝槽701的另一個內側壁可以包括鰭片結構400B的相鄰剩餘部分中的第一半導體層402的相應暴露側壁、鰭片結構400B的相鄰剩餘部分中的第二半導體層404的相應暴露側壁、以及緊鄰冗餘閘極結構600的冗餘閘極結構的暴露側壁。相似地，溝槽711的一個內側壁可以包括第一半導體層402的相應暴露側壁、第二半導體層404的相應暴露側壁、以及冗餘閘極結構600的暴露側壁；以及溝槽711的另一個內側壁可以包括鰭片結構400C的相鄰剩餘部分中的第一半導體層402的相應暴露側壁、鰭片結構400C的相鄰剩餘部分中的第二半導體層404的相應暴露側壁、以及緊鄰冗餘閘極結構600的冗餘閘極結構的暴露側壁。
在一些實施例中，鈍化層802包括不利於磊晶成長的材料。如此一來，在執行磊晶成長的製程後期站點（例如：當形成源極/汲極結構時），磊晶成長可能在仍然保留鈍化層802的溝槽(例如溝槽711)中會被顯著限制，這將在下面討論。在一些實施例中，鈍化層802可以包括一或多個矽基介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、氮碳氧化矽、碳氧化矽、其多層或其組合，並且可以被沉積。在一些實施例中，鈍化層802可以包括一或多個金屬基材料，例如鈷、鎢、氧化鉿、氧化鋁或其組合，並且可以被沉積。
對應第2圖的操作214，第9A圖是在各個製程站點之一者的GAA FET裝置300的俯視圖，其中鈍化層802被圖案化以選擇性地保留在邊緣鰭片結構中的溝槽上方。第9B圖、第9C圖和第9D圖是GAA FET裝置300的對應剖面圖。第9B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的；第9C圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第9D圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第9C圖是沿著鰭片結構400B的縱向方向截取的；以及第9D圖是沿著鰭片結構400C的縱向方向截取的。
如第9A圖和第9B圖所示，鈍化層802可以被圖案化(例如：使用微影和蝕刻技術)以從非邊緣鰭片結構400A至400B和410A至410B所在的區域移除。替代地，可以藉由掩蔽(mask)非邊緣鰭片結構400A至400B和410A至410B在該區域(如圖式所示)上方形成鈍化層802。在圖案化鈍化層802時，鈍化層802可以部分覆蓋鰭片結構400A至400C和410A至410C的中間表面和隔離結構502的頂表面。例如在第9B圖中，鈍化層802可以保留在邊緣鰭片結構400C和410C的蝕刻部分所在的區域上方。如第9C圖進一步所示，鈍化層802不保留在溝槽701中。鰭片結構400B的第一剩餘部分的側壁(以及鰭片結構400B的相鄰剩餘部分的側壁)可以被重新暴露。如第9D圖進一步所示，鈍化層802保留襯裡溝槽711。在各種實施例中，剩餘的鈍化層802可以具有在約3～300埃(Å)的範圍內的順應性厚度。邊緣鰭片結構400C的每一個剩餘部分(包括所示的“鰭片結構400C的第一剩餘部分”和鰭片結構400C的相鄰剩餘部分(以虛線顯示))中的第二半導體層404保持未暴露。因此，邊緣鰭片結構400C中的源極/汲極結構的（磊晶）成長會受到顯著限制。
用於圖案化鈍化層802的主要蝕刻氣體取決於鈍化層802的材料。基於矽(Si)的鈍化層可以使用基於氯氣/溴化氫(Cl2/HBr)的主要蝕刻氣體，而基於金屬的鈍化層可以使用基於三氯化硼/氯氣(BCl 3/Cl 2)的主要蝕刻氣體。對於鈍化層802的蝕刻，鈍化層的乾式蝕刻條件可以包括氯氣(Cl 2)、溴化氫(HBr)、四氟化碳(CF 4)、三氟甲烷(CHF 3)、二氟甲烷(CH 2F 2)、氟甲烷(CH 3F)、六氟丁二烯(C 4F 6)、三氯化硼(BCl 3)、六氟化硫(SF 6)及/或氫氣(H 2)的主要蝕刻氣體。用於調整蝕刻選擇性的鈍化氣體可以包括氮氣(N 2)、氧氣(O 2)、二氧化碳(CO 2)、二氧化硫(SO 2)、一氧化碳(CO)及/或四氯化矽(SiCl 4)。舉例來說，稀釋氣體可以包括氬氣(Ar)、氦氣(He)或氖氣(Ne)中的至少一者。電漿源功率(plasma source power)可以在100瓦(W)和3000W之間。電漿偏置功率(plasma bias power)可以在0W和3000W之間。壓力可以在1mTorr和800mTorr之間。流量(flow rate)可以在每分鐘1標準立方厘米(standard cubic centimeters per minute；sccm)和5000sccm之間。舉例來說，對於濕式清潔蝕刻(wet clean etch)，主要蝕刻化學物可以包括氫氟酸(HF)、氟(F 2)或磷酸(H 3PO 4)中的至少一種。用於選擇性調節的輔助蝕刻化學物可以包括臭氧(O 3)、硫酸(H 2SO 4)、氯化氫(HCl)、溴化氫(HBr)或氨(NH3)中的至少一者。用於濕式蝕刻的溶劑可以包括去離子水、醇類或丙酮中的至少一者。
對應第2圖的操作216，第10A圖是在各個製程站點之一者的包括個別形成在非邊緣鰭片結構400A、400B、410A和410B中的源極/汲極結構1000A、1000B、1010A和1010B的GAA FET裝置300的俯視圖。第10B圖、第10C圖和第10D圖是GAA FET裝置300的對應剖面圖。第10B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的；第10C圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第10D圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第10C圖是沿著鰭片結構400B的縱向方向截取的；以及第10D圖是沿著鰭片結構400C的縱向方向截取的。
源極/汲極結構1000A至1000B和1010A至1010B可以使用磊晶層成長製程在非邊緣鰭片結構400A至400B和410A至410B中的每一個第二半導體層404的暴露端部(側壁)上形成。在一些實施例中，源極/汲極結構1000A至1000B和1010A至1010B的底表面可以與隔離結構502的頂表面齊平，如第10B圖所示。在一些其他實施例中，源極/汲極結構1000A至1000B和1010A至1010B的底表面可以低於隔離結構502的頂表面。相鄰鰭片結構中的源極/汲極結構(例如：源極/汲極結構1000A和1000B、1010A和1010B)可以彼此合併。另一方面，在一些實施例中，源極/汲極結構1000A至1000B和1010A至1010B的頂表面可以高於非邊緣鰭片結構400A至400B和410A至410B中的最頂的第二半導體層404(最頂半導體層)的頂表面，如其中顯示了鰭片結構400B的第10C圖所示。在一些其他實施例中，源極/汲極結構1000A至1000B和1010A至1010B的頂表面可以與最頂的第二半導體層404的頂表面齊平或低於該頂表面。
源極/汲極結構1000A至1000B和1010A至1010B電性耦接至非邊緣鰭片結構400A至400B和410A至410B的相應的第二半導體層404。如此一來，非邊緣鰭片結構400A至400B和410A至410B中的每一者的第二半導體層404可以共同用作GAA電晶體的“主動”通道，在其相應的源極/汲極結構之間傳導電流。然而，值得注意的是，在此製程站點，那些主動GAA電晶體還沒有完成。由於邊緣鰭片結構400C和410C的第二半導體層404保持被鈍化層802覆蓋，因此在邊緣鰭片結構400C和410C中不能形成源極/汲極結構。因此，邊緣鰭片結構400C和410C中的每一者的第二半導體層404可以共同用作不傳導電流的GAA電晶體的“非主動”通道。
可以應用原位摻雜(In-situ doping；ISD)以形成摻雜的源極/汲極結構1000A至1000B和1010A至1010B，從而為 GAA電晶體創建接面(junction)。n型和p型FET就贏將不同類型的摻雜物注入到裝置的選定區域(例如：源極/汲極結構1000A至1000B和1010A至1010B)以形成接面來形成。n型裝置可以藉由注入砷(As)或磷(P)來形成，並且p型裝置可以藉由注入硼(B)來形成。
對應第2圖的操作218，第11A圖是在各個製程站點之一者的包括層間介電質(ILD)1102的GAA FET裝置300的俯視圖。第11B圖、第11C圖和第11D圖是GAA FET裝置300的對應剖面圖。第11B圖的剖面圖是在與GAA FET裝置300的主動/冗餘閘極結構的縱向方向(例如：第1圖所示的剖面B-B)平行的方向上截取的；第11C圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第11D圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第11C圖是沿著鰭片結構400B的縱向方向截取的；以及第11D圖是沿著鰭片結構400C的縱向方向截取的。
在形成源極/汲極結構1000A至1000B和1010A至1010B之後，ILD 1102可以藉由在工件上方的塊體中沉積介電材料，並且將塊體氧化物拋光回(例如：使用CMP)到冗餘閘極結構600和610的準位來形成，如第11C圖和第11D圖所示。具體來說，ILD 1102可以覆蓋在非邊緣鰭片結構中形成的源極/汲極結構(參見，例如：第11C圖)；以及ILD 1102可以填充形成在邊緣鰭片結構中的溝槽，其中鈍化層802形成在它們之間(參見，例如：第11D圖)。如此一來，邊緣鰭片結構的第二半導體層404各自與一或多個介電溝槽耦接，其中鈍化層夾設在其間。ILD 1102的介電材料包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)或其組合。
對應第2圖的操作220，第12A圖是在各個製程站點之一者的包括主動閘極結構1200和1210的GAA FET裝置300的俯視圖。第12B圖和第12C圖是GAA FET裝置300的對應剖面圖。第12B圖的剖面圖是在沿著GAA FET裝置300的非邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的；以及第12C圖的剖面圖是在沿著GAA FET裝置300的邊緣鰭片結構的縱向方向(例如：第1圖所示的剖面B-B)的方向上截取的。作為代表示例，第12B圖是沿著鰭片結構400B的縱向方向截取的；以及第12C圖是沿著鰭片結構400C的縱向方向截取的。
為了形成主動閘極結構1200和1210，可以個別或同時移除冗餘閘極結構600和610以及邊緣和非邊緣鰭片結構的第一半導體層402，而保留第二半導體層404大抵完整。在移除冗餘閘極結構600和610之後，可以形成暴露面向X方向的每一個第二半導體層404的相應側壁的閘極溝槽。在移除第一半導體層402以進一步延伸閘極溝槽之後，可以暴露每一個第二半導體層404的相應底表面及/或頂表面。因此，可以暴露每一個第二半導體層404的整個周圍。接著，形成主動閘極結構1200和1210以圍繞每一個第二半導體層404。
在一些實施例中，主動閘極結構1200和1210各自包括閘極介電質和閘極金屬。閘極介電質可以圍繞每一個第二半導體層404(例如頂表面和底表面以及面向X方向的側壁)。閘極介電質可以由不同的高k介電材料或類似的高k介電材料形成。示例性高k介電材料包括鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)及其組合的金屬氧化物或矽酸鹽。閘極介電質可以包括多個高k介電材料的堆疊。可以使用任何合適方法來沉積閘極介電質，包括分子束沉積(molecular beam deposition；MBD)、原子層沉積(ALD)、PECVD等。在一些實施例中，閘極介電質可以可選地包括大抵薄的氧化物(例如：氧化矽(SiO x))層，其可以是形成在每一個第二半導體層404的表面上的原生氧化物層(native oxide layer)。
閘極金屬可以圍繞第二半導體層404中的每一者，其中閘極介電質設置在它們之間。具體來說，閘極金屬可以包括沿著Z方向彼此鄰接(abut)的多個閘極金屬部分。每一個閘極金屬部分不僅可以沿著水平面(例如：由X方向和Y方向擴展的平面)延伸，而且可以沿著垂直方向(例如：Z方向)延伸。如此一來，兩個相鄰的閘極金屬部分可以鄰接在一起以圍繞對應的一個第二半導體層404，其中閘極介電質設置在它們之間。
閘極金屬可以包括多個金屬材料的堆疊。舉例來說，閘極金屬可以是p型功函數層、n型功函數層、其多層或其組合。功函數層也可以稱為功函數金屬。示例性p型功函數金屬可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi 2)、二矽化鉬(MoSi 2)、二矽化鉭(TaSi 2)、二矽化鎳(NiSi 2)、其他合適p型功函數材料或其組合。示例性n型功函數金屬可以包括鈦(Ti)、銀(Ag)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、其他合適n型功函數材料或其組合。功函數數值與功函數層的材料組成相關，並因此選擇功函數層的材料以調整其功函數值，從而在要形成的裝置中實現目標臨界電壓V t。功函數層可以藉由CVD、物理氣相沉積(physical vapor deposition；PVD)、ALD及/或其他合適製程來沉積。
在本揭露的一個方面，揭露了一種半導體裝置。半導體裝置包括第一堆疊結構，第一堆疊結構包括彼此垂直間隔的複數第一半導體層。半導體裝置包括第二堆疊結構，第二堆疊結構包括彼此垂直間隔的複數第二半導體層。半導體裝置包括第三堆疊結構，第三堆疊結構包括彼此垂直間隔的複數第三半導體層。第一堆疊結構、第二堆疊結構、以及第三堆疊結構皆沿著第一橫向方向延伸。第二堆疊結構設置在第一堆疊結構和第三堆疊結構之間。半導體裝置包括第一閘極結構，第一閘極結構沿著垂直於第一橫向方向的第二橫向方向延伸，並且圍繞第一半導體層之每一者、第二半導體層之每一者、以及第三半導體層之每一者。第一半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，第二半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，並且第三半導體層之每一者的複數端部與介電鈍化層耦接。
在一些實施例中，半導體裝置更包括第四堆疊結構、第五堆疊結構、以及第六堆疊結構。第四堆疊結構包括彼此垂直間隔的複數第四半導體層。第五堆疊結構包括彼此垂直間隔的複數第五半導體層。第六堆疊結構包括彼此垂直間隔的複數第六半導體層。第四堆疊結構、第五堆疊結構、以及第六堆疊結構皆沿著第一橫向方向延伸。第五堆疊結構設置在第四堆疊結構和第六堆疊結構之間，並且第三堆疊結構和第四堆疊結構沿著第二橫向方向分開一個距離。第四堆疊結構之每一者的複數端部與介電鈍化層耦接，第五半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，並且第六半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接。
在一些實施例中，距離在約10奈米至約3000奈米的範圍內。
在一些實施例中，半導體裝置更包括第二閘極結構，第二閘極結構沿著第二橫向方向延伸，並且圍繞第四半導體層之每一者、第五半導體層之每一者、以及第六半導體層之每一者。
在一些實施例中，第二閘極結構沿著第一橫向方向從第一閘極結構偏移。
在一些實施例中，第一閘極結構具有沿著第一橫向方向的第一寬度，並且第二閘極結構具有沿著第一橫向方向的第二寬度，並且第一寬度不同於第二寬度。
在一些實施例中，第一閘極結構和第二閘極結構一體地形成為單一部分。
在一些實施例中，第一閘極結構和第二閘極結構透過閘極隔離結構彼此耦接。
在一些實施例中，第三半導體層之每一者的端部耦接至層間介電質，介電鈍化層耦接在第三半導體層和層間介電質之間。
在本揭露的另一方面，揭露了一種半導體裝置。半導體裝置包括基板。半導體裝置包括形成在基板上方的第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、以及第六堆疊結構。第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、以及第六堆疊結構皆沿著第一橫向方向延伸。第二堆疊結構與第一堆疊結構和第三堆疊結構中之每一者分開第一距離，第五堆疊結構與第四堆疊結構和第六堆疊結構中之每一者分開第一距離。第三堆疊結構與第四堆疊結構分開第二距離，其中第二距離大於第一距離。半導體裝置包括耦接至第一堆疊結構的上部的相應的複數端部的複數第一源極/汲極結構。半導體裝置包括耦接至第二堆疊結構的上部的相應的複數端部的複數第二源極/汲極結構。半導體裝置包括耦接至第三堆疊結構的上部的相應的複數端部的複數第一介電溝槽。半導體裝置包括耦接至第四堆疊結構的上部的相應的複數端部的複數第二介電溝槽。半導體裝置包括耦接至第五堆疊結構的上部的相應的複數端部的複數第三源極/汲極結構。半導體裝置包括耦接至第六堆疊結構的上部的相應的複數端部的複數第四源極/汲極結構。
在一些實施例中，第一距離在約5奈米至約300奈米的範圍內。
在一些實施例中，第二距離在約10奈米至約3000奈米的範圍內。
在一些實施例中，第一堆疊結構、第二堆疊結構、第三堆疊結構、第四堆疊結構、第五堆疊結構、以及第六堆疊結構中之每一者包括彼此垂直間隔的複數半導體層。
在一些實施例中，半導體裝置更包括第一閘極結構和第二閘極結構。第一閘極結構沿著垂直於第一橫向方向的第二橫向方向延伸，並且設置在第一堆疊結構、第二堆疊結構、以及第三堆疊結構上方。第二閘極結構沿著第二橫向方向延伸，並且設置在第四堆疊結構、第五堆疊結構、以及第六堆疊結構上方。
在一些實施例中，第二閘極結構沿著第一橫向方向從第一閘極結構偏移。
在一些實施例中，第一閘極結構具有沿著第一橫向方向的第一寬度，並且第二閘極結構具有沿著第一橫向方向的第二寬度，並且第一寬度不同於第二寬度。
在一些實施例中，第一閘極結構和第二閘極結構一體地形成為單一部分。
在本揭露的又一方面，揭露了一種半導體裝置的製造方法。半導體裝置的製造方法包括在基板上方形成第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構。第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構皆沿著第一橫向方向延伸。第二鰭片結構與第一鰭片結構和第三鰭片結構中之每一者分開第一距離，第五鰭片結構與第四鰭片結構和第六鰭片結構中之每一者分開第一距離，並且第三鰭片結構與第四鰭片結構分開第二距離。第二距離大於第一距離。半導體裝置的製造方法包括形成一或多個閘極結構，一或多個閘極結構覆蓋第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構中之每一者的相應部分。半導體裝置的製造方法包括藉由移除第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構、以及第六鰭片結構中之每一者的未被一或多個閘極結構覆蓋的複數相應部分來形成第一對溝槽、第二對溝槽、第三對溝槽、第四對溝槽、第五對溝槽、以及第六對溝槽。半導體裝置的製造方法包括在第三對溝槽和第四對溝槽上方形成介電鈍化層。半導體裝置的製造方法包括個別在第一對溝槽、第二對溝槽、第五對溝槽、以及第六對溝槽中成長複數源極/汲極結構。
在一些實施例中，第一距離在約5奈米至約300奈米的範圍內。
在一些實施例中，第二距離在約10奈米至約3000奈米的範圍內。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:環繞式閘極場效電晶體裝置 102:基板 104:奈米結構 106:隔離區 108:閘極結構 110:源極/汲極結構 112:層間介電質 A-A:剖面 B-B:剖面 200:方法 202~220:操作 300:環繞式閘極場效電晶體裝置 302:半導體基板、基板 400:第一鰭片組 400A:鰭片結構、非邊緣鰭片結構 400B:鰭片結構、非邊緣鰭片結構 400C:鰭片結構、邊緣鰭片結構 402:第一半導體層、毯覆半導體層 404:第二半導體層、毯覆半導體層 410:第二鰭片組 410A:鰭片結構、非邊緣鰭片結構 410B:鰭片結構、非邊緣鰭片結構 410C:鰭片結構、邊緣鰭片結構 420:溝槽 425:溝槽 430:溝槽 D 1:第一距離、距離 D 2:第二距離、距離 D 3:第三距離、距離 502:隔離結構、淺溝槽隔離結構 600:冗餘閘極結構 610:冗餘閘極結構 W 1:寬度 W 2:寬度 S G:距離 620:閘極隔離結構 602:閘極間隔物 700:內部間隔物 710:內部間隔物 701:溝槽 711:溝槽 802:鈍化層 1000A:源極/汲極結構 1000B:源極/汲極結構 1010A:源極/汲極結構 1010B:源極/汲極結構 1102:層間介電質 1200:主動閘極結構 1210:主動閘極結構
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖根據一些實施例顯示了環繞式閘極(GAA)場效電晶體(FET)裝置的透視圖。 第2圖根據一些實施例顯示了用於製造非平面電晶體裝置的示例方法的流程圖。 第3圖、第4圖、第5圖、第6B圖、第7B圖、第7C圖、第7D圖、第8B圖、第8C圖、第8D圖、第9B圖、第9C圖、第9D圖、第10B圖、第10C圖、第10D圖、第11B圖、第11C圖、第11D圖、第12B圖、以及第12C圖根據一些實施例顯示了在各個製造站點期間由第2圖的方法製造的示例GAA FET裝置（或示例GAA FET裝置的一部分）的剖面圖。 第6A圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、以及第12A圖根據一些實施例顯示了在各個製造站點期間由第2圖的方法製造的示例GAA FET裝置（或示例GAA FET裝置的一部分）的俯視圖。
無
300:環繞式閘極場效電晶體裝置
400A:鰭片結構、非邊緣鰭片結構
400B:鰭片結構、非邊緣鰭片結構
400C:鰭片結構、邊緣鰭片結構
410A:鰭片結構、非邊緣鰭片結構
410B:鰭片結構、非邊緣鰭片結構
410C:鰭片結構、邊緣鰭片結構
1102:層間介電質
1200:主動閘極結構
1210:主動閘極結構

Claims (1)

  1. 一種半導體裝置，包括： 一第一堆疊結構，包括彼此垂直間隔的複數第一半導體層； 一第二堆疊結構，包括彼此垂直間隔的複數第二半導體層； 一第三堆疊結構，包括彼此垂直間隔的複數第三半導體層，其中上述第一堆疊結構、上述第二堆疊結構、以及上述第三堆疊結構皆沿著一第一橫向方向延伸，其中上述第二堆疊結構設置在上述第一堆疊結構和上述第三堆疊結構之間；以及； 一第一閘極結構，沿著垂直於上述第一橫向方向的一第二橫向方向延伸，並且圍繞上述第一半導體層之每一者、上述第二半導體層之每一者、以及上述第三半導體層之每一者，以及 其中上述第一半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，上述第二半導體層之每一者的複數端部與相應的複數源極/汲極結構耦接，並且上述第三半導體層之每一者的複數端部與一介電鈍化層耦接。
TW111117289A 2021-08-27 2022-05-09 半導體裝置 TW202310326A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/459,865 2021-08-27
US17/459,865 US11955385B2 (en) 2021-08-27 2021-08-27 Semiconductor devices with dielectric passivation layer and methods of manufacturing thereof

Publications (1)

Publication Number Publication Date
TW202310326A true TW202310326A (zh) 2023-03-01

Family

ID=85287496

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111117289A TW202310326A (zh) 2021-08-27 2022-05-09 半導體裝置

Country Status (2)

Country Link
US (1) US11955385B2 (zh)
TW (1) TW202310326A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107958934A (zh) * 2016-10-18 2018-04-24 联华电子股份有限公司 不对称鳍状结构及其制作方法
US10332999B1 (en) * 2018-03-09 2019-06-25 International Business Machines Corporation Method and structure of forming fin field-effect transistor without strain relaxation
KR102491089B1 (ko) * 2018-07-27 2023-01-26 삼성전자주식회사 반도체 소자
CN115249002A (zh) * 2021-04-26 2022-10-28 联华电子股份有限公司 集成电路布局

Also Published As

Publication number Publication date
US11955385B2 (en) 2024-04-09
US20230060742A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US20240170336A1 (en) Semiconductor devices and methods of manufacturing thereof
TW202201558A (zh) 製造半導體裝置的方法
US20230067425A1 (en) Semiconductor devices and methods of manufacturing thereof
US20220406920A1 (en) Semiconductor devices and methods of manufacturing thereof
US11749681B2 (en) Fin field-effect transistor and method of forming the same
US11387341B2 (en) Semiconductor devices and methods of manufacturing thereof
TW202303963A (zh) 半導體裝置
US20200402807A1 (en) Semiconductor FinFET Device and Method
US11955385B2 (en) Semiconductor devices with dielectric passivation layer and methods of manufacturing thereof
US12034056B2 (en) Semiconductor devices including gate structures with gate spacers
US11842929B2 (en) Semiconductor devices and methods of manufacturing thereof
US20230009347A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230063087A1 (en) Semiconductor devices and methods of manufacturing thereof
TWI787817B (zh) 半導體元件的製造方法
TWI795774B (zh) 填充結構及其製造方法
US11721693B2 (en) Semiconductor devices and methods of manufacturing thereof
US20230068279A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230065476A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230061497A1 (en) Semiconductor devices and methods of manufacturing thereof
TWI780714B (zh) 半導體結構及其形成方法
KR102473596B1 (ko) 반도체 ＦｉｎＦＥＴ 디바이스 및 방법
US20220344460A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230369334A1 (en) Fin field-effect transistor and method of forming the same
TW202236430A (zh) 半導體裝置
TW202203329A (zh) 半導體裝置