TW202307838A - 記憶體裝置 - Google Patents

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張彤誠
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黃家恩
李俊穎
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Abstract

揭示了一種記憶體裝置，包括儲存位元資料的位元單元。位元單元包括耦合至節點的多個第一電晶體；多個第二電晶體，各個第二電晶體串聯耦合至第一電晶體中之相應一者；及至少一第三電晶體。第一電晶體響應於控制訊號而開啟。第二電晶體響應於第一字線訊號而開啟。至少一第三電晶體具有用於接收第二字線訊號的控制端子。在記憶體裝置的程式模式下，至少一第三電晶體響應於第二字線訊號提供調整電壓至節點。調整電壓與至少一第三電晶體的第一端子的電壓位準相關聯。

Description

記憶體裝置及其操作方法
無
半導體積體電路(integrated circuit，IC)行業經歷了快速增長。在記憶體裝置的一些方法中，程式化期間記憶體單元中意外電壓引起的應力備受關注。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露的一實施例。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露的一實施例在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
用於本說明書中之術語通常具有其在此項技術中且在使用每一術語所在之特定情形下的一般含義。實例在此說明書中之使用，包括本文中所論述之任何術語之實例的使用為說明性的，且絕不限制本揭露的一實施例或任何所例示術語的範疇及含義。同樣，本揭露的一實施例不限於本說明書中給出的各種實施例。
如本文中所使用，術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應理解為開放式的，亦即意謂包括但不限於。
在整個說明書中對「一個實施例」、「一實施例」、或「一些實施例」之引用意謂結合實施例描述的特定特徵、結構、實施、或特性包括於本揭露的一實施例的至少一實施例中。因此，在整個說明書的各個地方使用片語「在一個實施例中」或「在一實施例中」或「在一些實施例中」不一定係指同一實施例。此外，在一或多個實施例中，可以任何適合的方式組合特定特徵、結構、實施、或特性。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述符可類似地加以相應解釋。
如本文中所使用，「大約」、「約」、「大致」或「大體上」應通常指給定值之任何近似值或範圍，其中該值或範圍取決於其係關於之各種技術而發生變化，且其範疇應係根據藉由熟習本揭露的一實施例係關於之技術者理解的最廣泛解譯以便涵蓋所有此等修改及類似結構。在一些實施例中，「大約」、「約」、「大致」或「大體上」通常應意謂在給定值或範圍之20%內，較佳在10%內，且更佳地在5%內。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」或「大體上」在並未明確陳述情況下可予以推斷，或意謂其他近似值。
現在參考第1圖。第1圖係根據一些實施例的記憶體裝置100之示意圖。為了說明，記憶體裝置100包括多個位元單元CELL_00-CELL_11，這些位元單元配置成列及行。具體地，位元單元CELL_00及CELL_10配置於列ROW1中，且位元單元CELL_01及CELL_11配置於在方向102上抵接列ROW1的列ROW2中。位元單元CELL_00及CELL_01配置於行COL1中，且位元單元CELL_10及CELL_11配置於在方向101上抵接行COL1的行COL2中。
在一些實施例中，位元單元CELL_00-CELL_11具有相同的組態。為了說明，位元單元CELL_00-CELL_11中之每一者具有至少一記憶體單元110及在節點A處耦合至記憶體單元110的至少一保護陣列120。在一些實施例中，位元單元CELL_00-CELL_11用以經程式化以將位元資料儲存於相應包括之記憶體單元110中。在一些實施例中，記憶體單元110包括一次程式化(one time programming，OTP)記憶體單元。記憶體單元110的組態係為了說明目的而給出的。記憶體單元110的各種實施包括於本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，記憶體單元110包括磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)、電阻隨機存取記憶體(resistive random-access memory，ReRAM或RRAM)、或任何其他適合類型的記憶體單元之單元。
如第1圖中所示，記憶體單元110包括串聯耦合於節點A與耦合至接地端之源線SL之間的電晶體111-112。在一些實施例中，源線SL耦合至供應電壓端子以接收供應電壓VSS。保護陣列120包括串聯耦合之電晶體121-122，而電晶體121耦合至節點A。在一些實施例中，電晶體111包括熔絲電晶體，且電晶體112被稱為選擇電晶體。在一些實施例中，當電晶體112開啟時，選擇記憶體單元110來讀取或程式化由電晶體111的狀態所反映的資料。在一些實施例中，電晶體111-112及121-122為N型MOS（金屬氧化物半導體）電晶體。
為了說明，位元單元CELL_00及CELL_10中之電晶體111及電晶體121的閘極端子耦合至控制線NC0以接收控制訊號SNC0，且相應地，位元單元CELL_00及CELL_10中之電晶體111及121用以響應於控制訊號SNC0而開啟。類似地，位元單元CELL_01及CELL_11中之電晶體111及電晶體121的閘極端子耦合至控制線NC1以接收控制訊號SNC1，且相應地，位元單元CELL_01及CELL_11中之電晶體111及121用以響應於控制訊號SNC1而開啟。
位元單元CELL_00及CELL_10中之電晶體111及電晶體121的汲極端子耦合至經由電容器C耦合位元線BL0的相應節點A（在位元單元CELL_00及CELL_10中）。在一些實施例中，電容器C被稱為寄生電容器，且在電路中被省略。類似地，位元單元CELL_01及CELL_11中之電晶體111及電晶體121的汲極端子耦合至經由電容器C耦合位元線BL1的相應節點A（在位元單元CELL_01及CELL_11中）。
此外，位元單元CELL_00及CELL_01中之電晶體112的閘極端子耦合至字線WL0以接收字線訊號SWL0，且相應地，電晶體112用以響應於字線訊號SWL0而開啟。類似地，位元單元CELL_10及CELL_11中之電晶體112的閘極端子耦合至字線WL1以接收字線訊號SWL1，且相應地，電晶體112用以響應於字線訊號SWL1而開啟。
如第1圖中所示，位元單元CELL_00-CELL_11中之電晶體122係二極體連接的。在位元單元CELL_00及CELL_01中，電晶體122的閘極端子及源極端子一起耦合至字線WLX0以接收字線訊號SWLX0。類似地，在位元單元CELL_10及CELL_11中，電晶體122的閘極端子及源極端子一起耦合至字線WLX1以接收字線訊號SWLX1。
在一些實施例中，位元單元CELL_00、CELL_10、CELL_01、及CELL_11之每一者中之電晶體122的閘極端子耦合至分離的字線且接收不同的電壓。
第1圖的組態係為了說明目的而給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，位元單元CELL_00-CELL_11中之每一者包括平行耦合以儲存位元資料的一個以上的記憶體單元110。在各種實施例中，位元單元CELL_00-CELL_11中之每一者包括平行耦合的一個以上的保護陣列120。在各種實施例中，記憶體裝置100包括四個以上的位元單元，這些位元單元在記憶體裝置100中以列及行之不同組態配置。
在操作中，當位元單元CELL_00-CELL_11中之一者經選擇以被程式化時，舉例而言，位元單元CELL_11，如下第I表中所示：
   CELL_11 (經選擇) CELL_01 (半選擇，類型I) CELL_10 (半選擇， 類型II) CELL_00 (未選擇)
SNC1 VNC VNC      
SNC0       0V 0V
SWL1 VWL    VWL   
SWL0    0V    0V
SWLX1 0V    0V   
SWLX0    VWLX    VWLX
VBL1 VQPS VQPS      
VBL0       0V 0V
VSL 0V 0V 0V 0V
第I表：訊號之電壓位準 字線WL1經啟動（字線訊號SWL1具有電壓VWL），控制訊號SNC1具有電壓VNC（足以開啟電晶體111），位元線BL1的電壓位準VBL1具有電壓VQPS（足以程式化記憶體單元110），且字線訊號SWLX1具有0伏之電壓位準。位元單元CELL_11中之記憶體單元110的電晶體111-112開啟以用於程式化操作，而CELL_11中之保護陣列120的電晶體121及122分別開啟及關閉。
此外，當CELL_11經選擇時，CELL_01被稱為類型I之半選擇位元單元。詳細操作參考第2圖進行討論。
如第2圖中所示，在程式化位元單元CELL_11之前，在時間間隔t1內，控制線訊號SNC1的電壓位準自0伏升高，字線訊號SWL0的電壓位準自啟動電壓降低，位元線BL1的電壓位準VBL1保持不變，源線SL開始放電，且字線訊號SWLX0的電壓位準升高。
在時間間隔t2內，控制線訊號SNC1達到電壓VNC，且位元單元CELL_01及CELL_11兩者之電晶體111及121均開啟。字線訊號SWL0具有0伏電壓，以停用位元單元CELL_01中之記憶體單元110，而字線訊號SWL1具有電壓VWL，以啟動位元單元CELL_01中之記憶體單元110。位元線BL1開始充電。源線SL具有0伏電壓。字線訊號SWLX0在CELL_01中之二極體連接電晶體122的端子處具有電壓VWLX。
在時間間隔t3內，位元單元CELL_11的記憶體單元110處於程式模式。當CELL_11之電晶體111及112開啟時，電壓位準VBL1達到電壓VQPS，且位元資料被寫入記憶體單元110中。在一些實施例中，時間間隔t3的持續時間被稱為位元單元CELL_11的程式化時間。
此外，在位元單元CELL_11的程式化時間中，半選擇位元單元CELL_01的電晶體111及121響應於控制線訊號SNC1而保持開啟。電晶體112響應於字線訊號SWL0而保持關閉。電晶體122由於字線訊號SWXL0保持不變而開啟。在程式模式下，源線SL的電壓位準不改變。在一些實施例中，控制線訊號SNC1的電壓位準（具有電壓VNC）及字線訊號SWLX0的電壓位準（具有電壓VNC）大於SWL0的電壓位準。
此外，CELL_01中保護陣列120的電晶體122用以響應於字線訊號SWLX0，將與電晶體122的端子的電壓位準（例如，在第1圖的實施例中，字線訊號SWLX0的電壓位準）相關聯的調整電壓VA提供至第1圖中的節點A。具體地，在第1圖中，耦合至位元單元CELL_11中電晶體122之控制端子的端子具有電壓VWLX，且電晶體122具有臨界電壓Vth。因此，當電晶體121響應於控制線訊號SNC1開啟時，電晶體122提供調整電壓VA至節點A，其中調整電壓VA等於VWLX-Vth。
在一些方法中，位元單元僅具有記憶體單元，且記憶體單元的每一者包括耦合於位元線與耦合至接地端的選擇電晶體（例如，NMOS電晶體112）之間的熔絲電晶體（例如，NMOS電晶體111）。當類似於位元單元CELL_11的經選擇位元單元經程式化時，經選擇位元單元及類似於CELL_01的半選擇位元單元兩者中熔絲電晶體均開啟。此外，儘管半選擇位元單元中之選擇電晶體響應於具有0伏之字線訊號而關閉，但流過熔絲電晶體及經選擇電晶體的漏電流使位元線與熔絲電晶體之間的節點放電，從而具有接地電壓。在這些方法中，在節點與位元線之間的結構（諸如第1圖中的寄生電容器C）中感應高電壓應力（由位元線的電壓與具有0伏之節點之間的電壓差引起），且進一步在半選擇位元單元的記憶體單元中引起寫入干擾。
與上述方法相比，運用本揭露的一實施例的組態，保護陣列120提供調整電壓VA至節點A，且減小位元線BL1與節點A之間的電壓差。因此，位元線BL1與節點A之間的結構經歷較少的電壓應力，這防止了當經選擇位元單元CELL_11處於程式模式時半選擇位元單元CELL_01中記憶體單元110受到寫入干擾。
此外，當位元單元CELL_11在時間間隔t3內經程式化時，關於半選擇類型II位元單元CELL_10，如第1圖及第I表中所示，電晶體112響應於具有電壓VWL之字線訊號SWL1而開啟。電晶體111及121響應於具有0伏之控制線訊號SNC0而關閉。電晶體122響應於具有0伏之字線訊號SWLX1而關閉。位元線BL0及源線SL的電壓位準為0伏。
此外，當位元單元CELL_11在時間間隔t3內經程式化時，關於未選擇位元單元CELL_00，電晶體111及121響應於具有0伏之控制線訊號SNC0而關閉。電晶體112響應於具有0伏之字線訊號SWL0而關閉。電晶體122響應於具有電壓VWLX之字線訊號SWLX0而開啟。位元線BL0及源線SL的電壓位準為0伏。
繼續參考第2圖，在時間間隔t4內，在位元單元CELL_11經程式化之後，位元線BL1開始放電至0伏，而記憶體裝置100中的其他元件具有與在時間間隔t4內元件的相同組態。
在時間間隔t5內，控制線訊號SNC1的電壓位準降低至0伏，且相應地，位元單元CELL_01及CELL_11兩者中電晶體111及121均關閉。字線訊號SWL0的電壓位準升高，以具有電壓VWL，且位元單元CELL_01中電晶體112開啟。位元線BL1的電壓位準VBL1保持不變，且源線SL開始充電。字線訊號SWLX0的電壓位準降低至0伏以關閉CELL_01中電晶體122。
第1圖至第2圖中位元單元的操作組態係為了說明目的而給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，電壓VWLX及VWL不同。在各種實施例中，記憶體裝置100具有配置成兩行及兩列以上的四個以上的位元單元。熟習此項技術者可根據實際操作來調整本揭露的一實施例。
除了第1圖至第2圖中給出的實施例之外，由於位元單元CELL_00-CELL_11具有相同的組態，位元單元CELL_00-CELL_11中之每一者均係可程式化的，且按照上述討論進行操作。舉例而言，在一些實施例中，當位元單元CELL_01經選擇時，位元單元CELL_11係類型I之半選擇位元單元，位元單元CELL_00係類型II之半選擇位元單元，且位元單元CELL_10係未選擇位元單元。在各種實施例中，當位元單元CELL_00經選擇時，位元單元CELL_10係類型I之半選擇位元單元，位元單元CELL_01係類型II之半選擇位元單元，且位元單元CELL_11係未選擇位元單元。在各種實施例中，當位元單元CELL_10經選擇時，位元單元CELL_00係類型I之半選擇位元單元，位元單元CELL_11係類型II之半選擇位元單元，且位元單元CELL_01係未選擇位元單元。
現在參考第3A圖。第3A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第2圖的實施例，為了便於理解，第3A圖中的類似元件用相同的參考號表示。為了簡潔起見，上文段落中已詳細討論的類似元件的具體操作在此省略，除非需要引入與第3A圖中所示元件的合作關係。第3A圖中位元單元之組態係為了說明而給出的。第1圖中記憶體裝置100中位元單元中之每一者包括第3A圖中所示的組態。具體地，字線WLXn被稱為字線WLX0-WLX1中之相應一者，字線WLn被稱為字線WL0-WL1中之相應一者，控制線NCn被稱為控制線NC0-NC1中之相應一者，且位元線BLn被稱為位元線BL0-BL1中之相應一者。
在一些實施例中，組態用於保護的保護陣列120中電晶體之總數與用於在位元單元中儲存資料位元的記憶體單元110中電晶體之總數彼此不同。如第3A圖中所示，與第1圖相比，代替在位元單元中僅具有一記憶體單元110，位元單元CELL_00-CELL_11中之每一者均具有平行耦合於節點A與源線SL之間的多個記憶體單元110。以第3A圖中位元單元為例，其包括七個記憶體單元110及如第1圖中所示的一保護陣列120。或者說，總共有十四個電晶體組態用於儲存位元資料，且總共有兩個電晶體組態用於在位元單元中進行保護。
為了說明，記憶體裝置100進一步包括電壓產生器200，提供電壓VWLX至保護陣列120。在一些實施例中，電壓產生器200用以提供字線訊號，例如，字線訊號SWLX0，其具有至字線（例如，字線WLX0）的電壓VWLX。在一些實施例中，電壓產生器包括低壓降穩壓器(low dropout regulator，LDO)。在一些實施例中，當電壓VWLX升高時，位元線與節點之間的電壓差減小。因此，位元單元中的感應電壓應力減小。
第3A圖的組態係為了說明目的而給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，位元單元包括16個以上的電晶體，且在記憶體單元110及保護陣列120中具有不同的電晶體數量之比率。熟習此項技術者可調整第3A圖的組態。
現在參考第3B圖。第3B圖係根據一些實施例的對應於第3A圖的位元單元的一區段的平面圖之佈局圖。為了說明，位元單元包括主動區域201-204、閘極301-307、導體（例如，裝置上金屬MD）401、402a-402d、403、404a-404d、405a-405b、導電線（例如，金屬零層M0）501-503、導電跡線（例如，金屬一層M1）601、及通孔VG1-VG6、VD1、及VM1。在一些實施例中，主動區域201-204係基板（未顯示）上之摻雜區。導體401、402a-402d、403、404a-404d、405a-405b及閘極301-307安置於主動區域201-204之上的第一層中。導電線501-503安置於第一層之上的第二層中。導電跡線601安置於第二層之上的第三層中。通孔VD1安置於主動區域201之上。通孔VG1-VG6安置於第一層與第二層之間。通孔VM1安置於第二層與第三層之間。
一起參考第3A圖至第3B圖，第3B圖中顯示了對應於第3A圖中電晶體111-112及電晶體121-122的電晶體之配置，且在閘極上有標記。在一些實施例中，閘極302及306對應於電晶體112的閘極端子，閘極303-304對應於電晶體111及121的閘極端子，且閘極305對應於電晶體122的閘極端子。閘極301及307被稱為虛設閘極，其中在一些實施例中，「虛設」閘極被稱為不作為MOS裝置的閘極電連接，在電路中沒有功能。導體401對應於四個電晶體112的源極端子。導體402a-402d中之每一者對應於四個電晶體112的汲極端子中之一者及四個電晶體111的源極端子中之一者。導體403對應於電晶體111的汲極端子及電晶體121的第一端子。導體404a對應於電晶體121的第二端子及電晶體122的第一端子。導體404b-404d中之每一者對應於三個電晶體112的汲極端子中之一者及三個電晶體111的源極端子中之一者。導體405a對應於電晶體122的第二端子。導體405b對應於三個電晶體112的源極端子。
為了說明，主動區域201-204在方向103上延伸，且在方向104上彼此分離。
閘極301-307在方向104上延伸，且在方向103上彼此分離。閘極305及306在方向104上彼此分離。
導體401、402a-402d、403、404a-404d，405a-405b在方向104上延伸且安置於閘極301-307之間。導體402a-402d在方向104上彼此分離。導體404a-404d在方向104上彼此分離。導體405a-405b在方向104上彼此分離。導體401及405b用以自位元單元的源線SL接收一訊號。在一些實施例中，該訊號為供應電壓VSS或接地電壓。導體403用以自位元線BL接收訊號。
在方向103上延伸的導電線501-503在方向104上彼此分離。通孔VG1及VG2將導電線502分別耦合至閘極303-304，以將控制線NC0-NC1中之一者上的控制線訊號SNC0-SNC1中之一者傳輸至位元單元。通孔VG3將導電線501耦合至閘極302，以將字線WL0-WL1中之一者上的字線訊號SWL0-SWL1中之一者傳輸至閘極302。類似地，通孔VG4及VG5將導電線503分別耦合至閘極302及306，以將字線WL0-WL1中之一者上的字線訊號SWL0-SWL1中之一者傳輸至閘極302及306。
導電跡線601在方向104上延伸且與導電線501-504重疊。導電跡線601經由耦合至導電線504的通孔VM1及耦合至閘極305與導電線504之間的通孔VG6耦合至閘極305。導電線504經由通孔VG6及VD1將閘極305耦合至導體405a。因此，導電跡線601用以將字線WLX0-WLX1中之一者上的字線訊號SWLX0-SWLX1中之一者傳輸至對應於電晶體122的控制端子及一端子的閘極305及導體405a。
第3A圖至第3B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，電晶體122形成於第3B圖的佈局中任何適合的位置。
現在參考第4A圖。第4A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第3B圖的實施例，為了便於理解，第4A圖中的類似元件用相同的參考號表示。
與第3A圖相比，代替僅具有一保護陣列120，第4A圖中位元單元包括兩個保護陣列120及數目減少的記憶體單元110（即六個記憶體單元110）。
現在參考第4B圖。第4B圖係根據一些實施例的對應於第4A圖的位元單元的一區段的平面圖之佈局圖。
為了說明，代替具有第3B圖中導體405b，第4B圖中位元單元進一步包括導體405b1-405b2、閘極308、導電線505、及通孔VD2、VG7、及VM2。在一些實施例中，導體405b1-405b2例如相對於導體405a經組態。閘極308相對於例如閘極305經組態。導電線505相對於例如導電線504經組態。通孔VD2、VG7、及VM2分別相對於例如通孔VD1、VG6、及VM1經組態。
在一些實施例中，導體403進一步對應於保護陣列120中兩個電晶體121的第一端子。導體404b對應於電晶體121中之一者的一第二端子及電晶體122中之一者的一第一端子。導體405b2對應於該電晶體122的一第二端子，而導體405b1對應於電晶體112的源極端子。
為了說明，通孔VM2將導電跡線601耦合至導電線505。通孔VG7及VD2進一步將導電線505分別耦合至閘極308及導體405b2。因此，導電跡線601進一步用以將字線WLX0-WLX1中之一者上的字線訊號SWLX0-SWLX1中之一者傳輸至對應於電晶體122的一控制端子及一端子的閘極308及導體405b2。
第4A圖至第4B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，第4B圖中的佈局進一步包括用於第4A圖中元件之間連接的金屬路由。
現在參考第5A圖。第5A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第4B圖的實施例，為了便於理解，第5A圖中的類似元件用相同的參考號表示。
與第3A圖及第4A圖相比，代替具有不同數目之記憶體單元110與保護陣列120，第5A圖中位元單元包括相同數目之記憶體單元110與保護陣列120。因此，記憶體單元110中電晶體之總數等於保護陣列120中電晶體之總數。具體地，第5A圖中位元單元包括四個記憶體單元110及四個保護陣列120。
現在參考第5B圖。第5B圖係根據一些實施例的對應於第5A圖的位元單元的一區段的平面圖之佈局圖。
為了說明，代替具有第4B圖中導體405b1，第5B圖中位元單元進一步包括導體405b3-405b4、閘極309-310、導電線506-507、及通孔VD3-VD4、VG8-VG9、及VM3-VM4。在一些實施例中，導體405b3-405b4相對於例如導體405b2經組態。閘極309-310相對於例如閘極308經組態。導電線506-507相對於例如導電線505經組態。通孔VD3-VD4、VG8-VG9、及VM3-VM4分別例如相對於通孔VD1、VG6、及VM1經組態。
在一些實施例中，導體403進一步對應於保護陣列120中所有電晶體121的第一端子。導體404c-404d對應於電晶體121的第二端子及電晶體122的第一端子。導體405b3-405b4對應於電晶體122的第二端子。
為了說明，通孔VM3-VM4分別將導電跡線601耦合至導電線506-507。通孔VG8及VD3進一步將導電線506分別耦合至閘極309及導體405b3。通孔VG9及VD4進一步將導電線507分別耦合至閘極310及導體405b4。因此，導電跡線601進一步用以將字線WLX0-WLX1中之一者上的字線訊號SWLX0-SWLX1中之一者傳輸至對應於電晶體122的控制端子及端子的閘極309-310及導體405b3-405b4。
第5A圖至第5B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，位元單元包括四個以上的記憶體單元110及四個以上的保護陣列120。
現在參考第6A圖。第6A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第5B圖的實施例，為了便於理解，第6A圖中的類似元件用相同的參考號表示。
與第3A圖相比，保護陣列120中電晶體122進一步耦合至節點A'處記憶體單元中電晶體112的端子。在半選擇類型I之位元單元的操作中，當電晶體121響應於控制線訊號SNCn而開啟時，節點A'的電壓位準等於節點A的電壓位準。或者說，保護陣列120中電晶體122提供調整電壓VA至節點A及節點A'，其中調整電壓等於字線訊號SWLXn的電壓位準與電晶體122的臨界電壓之間的差值。
現在參考第6B圖。第6B圖係根據一些實施例的對應於第6A圖的位元單元的一區段的平面圖之佈局圖。
與第3B圖相比，第6B圖中位元單元不具有分離的導體402a-404d及404a-404d，而包括沿104方向延伸的導體402及404。在一些實施例中，導體402對應在節點A'處耦合在一起的四個電晶體112的汲極端子及四個電晶體111的源極端子。類似地，導體404對應在節點A'處耦合在一起的三個電晶體112的汲極端子、三個電晶體111的源極端子、及電晶體122的一端子。
第6A圖至第6B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，第6B圖中的佈局進一步包括用於第6A圖中元件之間連接的金屬路由。
現在參考第7A圖。第7A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第6B圖的實施例，為了便於理解，第7A圖中的類似元件用相同的參考號表示。
與第3B圖相比，代替保護陣列120中電晶體122的二極體連接，第7A圖中電晶體122的控制端子耦合至字線WLXn，且電晶體122的一端子耦合至導電線XB以接收偏置電壓。在半選擇類型I之位元單元的操作中，當字線訊號SWLXn的電壓位準大於偏置電壓時，電晶體122用以提供偏置電壓至節點A。或者說，在程式模式下，調整電壓等於偏置電壓。
現在參考第7B圖。第7B圖係根據一些實施例的對應於第7A圖的位元單元的一區段的平面圖之佈局圖。
與第3B圖相比，代替具有耦合至導電線504的導體405a，第7B圖中位元單元進一步包括導電線508、導電跡線602、及通孔VD5及VM5。在一些實施例中，導電線508相對於例如導電線504經組態。導電跡線602相對於例如導電跡線601經組態。通孔VD5及VM5相對於例如通孔VD4及VM4經組態。
導電線508及導電跡線602在方向104上延伸。通孔VM5將導電跡線602耦合至導電線508。通孔VD5將導電線508耦合至導體405a。因此，導電跡線602用以將導電線XB上的偏置電壓傳輸至導體405a。
第7A圖至第7B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，一個以上的保護陣列120耦合於節點A與導電線XB之間。
現在參考第8A圖。第8A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。相對於第1圖至第7B圖的實施例，為了便於理解，第8A圖中的類似元件用相同的參考號表示。
與第6A圖相比，第8A圖中位元單元的保護陣列120中電晶體122耦合於電晶體121與導電線XB之間。基於上述實施例，在半選擇類型I之位元單元的操作中，電晶體122提供調整電壓VA至節點A及節點A'，其中當字線訊號SWLXn的電壓位準大於偏置電壓時，調整電壓等於偏置電壓。
現在參考第8B圖。第8B圖係根據一些實施例的對應於第8A圖的位元單元的一區段的平面圖之佈局圖。
與第6B圖相比，對應於第8B圖中電晶體122的結構具有對應於第7B圖中電晶體122的結構之組態。
第8A圖至第8B圖的組態係為了說明目的給出的。各種實施在本揭露的一實施例的預期範疇內。舉例而言，在一些實施例中，位元單元具有相同數量之記憶體單元110與保護陣列120。
現在參考第9圖。第9圖係根據一些實施例的對應於第1圖的記憶體裝置100的示意圖。相對於第1圖至第8B圖的實施例，為了便於理解，第9圖中的類似元件用相同的參考號表示。
與第1圖相比，記憶體裝置100進一步包括位元單元CELL_20、CELL_21、CELL_30、及CELL_31。為了說明，位元單元CELL_20及CELL_30配置於列ROW1中，且位元單元CELL_21及CELL_31配置於列ROW2中。位元單元CELL_20及CELL_21配置於行COL3中，且位元單元CELL_30及CELL_31配置於行COL4中。行COL3-COL4抵接行COL2。在一些實施例中，位元單元CELL_20、CELL_21、CELL_30、及CELL_31相對於例如第1圖中位元單元中之每一者經組態。
具體地，位元單元CELL_20及CELL_30耦合至控制線NC0及位元線BL0。位元單元CELL_21及CELL_31耦合至控制線NC1及位元線BL1。此外，位元單元CELL_20及CELL_21耦合至待選擇之字線WL2及WLX2。位元單元CELL_30及CELL_31耦合至待選擇之字線WL3及WLX3。位元單元CELL_20、CELL_21、CELL_30、及CELL_31的組態類似於第1圖中位元單元。因此，這裡省略重複的描述。
現在參考第10圖。第10圖係根據一些實施例的記憶體裝置100的操作方法1000之流程圖。應理解，對於該方法的額外實施例，可在第10圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除下面描述的一些操作。操作/製程的次序可互換。在各種視圖及說明性實施例中，使用相似的參考號來表示相似的元件。操作方法1000包括以下參考第1圖至第9圖中記憶體裝置描述的操作1010-1040。
在操作1010中，如第9圖中所示，耦合至記憶體裝置100中配置成ROW2的位元單元CELL_01、CELL_11、CELL_21、及CELL_31之位元單元CELL_11中記憶體單元110的字線WL1經啟動，同時位元單元CELL_11經選擇用於程式化。
在操作1020中，耦合至列ROW2中位元單元之剩餘者（例如，CELL_01、CELL_21、及CELL_31）中記憶體單元的字線WL0、WL2、及WL3經停用。
在操作1030中，將外部電壓（例如，第I表中電壓VWLX、或字線訊號SWLX0、SWLX2、及SWLX3）施加於位元單元CELL_01、CELL_21、及CELL_31之每一者中保護陣列120中電晶體122的閘極端子處，以調整位元單元CELL_01、CELL_21、及CELL_31之每一者中節點A之電壓位準。位元單元CELL_01、CELL_21、及CELL_31之每一者中保護陣列120及記憶體單元110在其節點A處耦合。
在操作1040中，程式化經選擇CELL_11。
在一些實施例中，操作方法1000進一步包括響應於控制訊號NC1而開啟耦合於位元單元CELL_01、CELL_21、及CELL_31之每一者中電晶體122與節點A之間的電晶體121。當電晶體122係二極體連接（即，控制端子耦合至電晶體的端子中之一者）時，節點A之電壓位準係電晶體122的外部電壓與臨界電壓之間的電壓差，如第1圖及第9圖中所示。
在一些實施例中，操作方法1000進一步包括在位元單元CELL_01、CELL_21、及CELL_31之每一者中電晶體122的端子處施加偏置電壓，且在位元單元CELL_01、CELL_21、及CELL_31之每一者中電晶體121的閘極端子處施加控制電壓（例如，第I表中之電壓VNC），以將偏置電壓傳輸至節點A，如第7A圖及第8A圖中所示。
在一些實施例中，如第2圖中所示，位元單元CELL_01、CELL_21、及CELL_31之每一者中保護陣列120中電晶體122的閘極端子的電壓位準在時間間隔t1內升高，以到達外部電壓（例如，訊號SWLX0之電壓）。操作方法1000進一步包括在時間間隔t1之後的時間間隔t2內對耦合至位元單元CELL_01、CELL_11、CELL_21、及CELL_31的位元線BL1充電。
此外，在一些實施例中，繼續參考第2圖，在程式化經選擇位元單元CELL_11之後，操作方法1000進一步包括在時間間隔t4內放電耦合至位元單元CELL_01、CELL_11、CELL_21、及CELL_31的位元線BL1，且在時間間隔t4之後的時間間隔t5內，在CELL_01、CELL_21、及CELL_31之每一者中保護陣列120中電晶體122的閘極端子處降低電壓位準。
現在參考第11圖。第11圖係根據本揭露的一實施例的一些實施例的用於設計積體電路佈局設計的電子設計自動化(electronic design automation，EDA)系統1100的方塊圖。EDA系統1100用以實施第10圖中揭示的操作方法1000的一或多個操作，且結合第1圖至第9圖進一步解釋。在一些實施例中，EDA系統1100包括APR系統。
在一些實施例中，EDA系統1100係包括硬體處理器1102及非暫時性、電腦可讀儲存媒體1104的通用計算裝置。除其他外，儲存媒體1104編碼有（即，儲存）電腦程式碼1106（即，一組電腦可執行指令）。由硬體處理器1102執行指令1106表示（至少部分）EDA工具，其實施例如操作方法1000之一部分或全部。
處理器1102透過匯流排1108電耦合至電腦可讀儲存媒體1104。處理器1102亦藉由匯流排1108電耦合至I/O介面1110及製造工具1116。網路介面1112亦透過匯流排1108電連接至處理器1102。網路介面1112連接至網路1114，使得處理器1102及電腦可讀儲存媒體1104能夠透過網路1114連接至外部元件。處理器1102用以執行編碼於電腦可讀儲存媒體1104中的電腦程式碼1106，以便使EDA系統1100可用於執行所提及製程及/或方法之一部分或全部。在一或多個實施例中，處理器1102為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合處理單元。
在一或多個實施例中，電腦可讀儲存媒體1104為電子、磁性、光學、電磁、紅外、及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1104包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體1104包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1104儲存電腦程式碼1106，該電腦程式碼1106用以使EDA系統1100（其中該執行表示（至少部分）EDA工具）可用於執行所提及製程及/或方法之一部分或全部。在一或多個實施例中，儲存媒體1104亦儲存資訊，該資訊促進執行所提及製程及/或方法之一部分或全部。在一或多個實施例中，儲存媒體1104儲存標準單元的IC佈局圖1120，標準單元包括本文揭示的此類標準單元，舉例而言，包括於上文關於第1圖至第9圖所述位元單元中一單元。
EDA系統1100包括I/O介面1110。I/O介面1110耦合至外部電路。在一或多個實施例中，I/O介面1110包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕、及/或用於傳達資訊及命令至處理器1102的游標方向鍵。
EDA系統1100亦包括耦合至處理器1102的網路介面1112。網路介面1112允許EDA系統1100與網路1114通訊，一或多個其他電腦系統連接至該網路1114。網路介面1112包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1164。所提及製程及/或方法之一部分或全部實施於兩個或兩個以上系統1100中。
EDA系統1100亦包括耦合至處理器1102的製造工具1116。製造工具1116用以根據由處理器1102處理的設計檔案來製造積體電路，例如，第1圖至第9圖中之記憶體裝置。
EDA系統1100用以經由I/O介面1110接收資訊。經由I/O介面1110接收的資訊包括以下每一者中之一或多者：指令、資料、設計規則、標準單元庫、及/或供處理器1102處理的其他參數。該資訊透過匯流排1108傳輸至處理器1102。EDA系統1100用以經由I/O介面1110接收與UI相關的資訊。該資訊作為設計規範1122儲存於電腦可讀媒體1104中。
所提及製程及/或方法之一部分或全部實施為獨立軟體應用程式，以供處理器執行。在一些實施例中，所提及製程及/或方法之一部分或全部實施為係額外軟體應用程式之一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法之一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及製程及/或方法中之至少一者被實施為作為EDA工具的一部分的軟體應用。在一些實施例中，所提及製程及/或方法之一部分或全部實施為由EDA系統1100使用的軟體應用程式。在一些實施例中，包括標準單元之佈局圖使用諸如購自CADENCE DESIGN SYSTEMS，Inc.之VIRTUOSO®的工具或另一適合佈局產生工具來產生。
在一些實施例中，製程實施為儲存於非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下每一者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡、及類似者。
第12圖係根據一些實施例的IC製造系統1200及其相關IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1200製造(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一組件中之至少一者。
在第12圖中，IC製造系統1200包括實體，諸如設計室1220、遮罩室1230、及IC製造商/晶圓廠(「fab」) 1250，這些實體在設計、開發、及製造循環及/或與製造IC裝置1260相關之服務中彼此互動。IC製造系統1200中之實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同的網路，諸如以太網路及網際網路。通訊網路包括有線及/或無線通訊通道。各個實體與其他實體中之一或多者互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1220、遮罩室1230、及IC晶圓廠1250中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室1220、遮罩室1230、及IC晶圓廠1250中之兩者或兩者以上共存於共同設施中且使用共同資源。
設計室（或設計團隊）1220產生IC設計佈局圖1222。IC設計佈局圖1222包括各種幾何圖案，舉例而言，第1圖至第9圖中描繪的IC佈局設計，設計用於IC裝置1260（例如，上文關於第1圖至第9圖所述的記憶體裝置100）。幾何圖案對應於構成待製造之IC裝置1260之各種組件的金屬、氧化物、或半導體層圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1222之一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上之各種材料層中的活性區、閘電極、源極及汲極、層間互連的導電區段或通孔。設計室1220實施適當的設計程序以形成IC設計佈局圖1222。設計程序包括邏輯設計、實體設計或置放及路由中之一或多者。IC設計佈局圖1222在具有幾何圖案之資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖1222可以GDSII檔案格式或DFII檔案格式表示。
遮罩室1230包括資料準備1232及遮罩製造1244。遮罩室1230使用IC設計佈局圖1222來製造一或多個遮罩1245，用於根據IC設計佈局圖1222製造IC裝置1260的各種層。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局圖1222轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備1232提供RDF至遮罩製造1244。遮罩製造1244包括遮罩書寫器。遮罩書寫器將RDF轉換為基板，諸如遮罩（主光罩）1245或半導體晶圓1253上之影像。IC設計佈局圖1222由遮罩資料準備1232操縱，以符合遮罩書寫器之特定特性及/或IC晶圓廠1250的要求。在第12圖中，資料準備1232及遮罩製造1244被示出為分離元件。在一些實施例中，資料準備1232及遮罩製造1244可統稱為遮罩資料準備。
在一些實施例中，資料準備1232包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1222。在一些實施例中，資料準備1232包括進一步的解析度增強技術(resolution enhancement technique，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合的技術、及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology，ILT)亦經使用，該技術將OPC作為反向成像問題處置。
在一些實施例中，資料準備1232包括檢查IC設計佈局圖1222的遮罩規則檢查器(mask rule checker，MRC)，該遮罩規則檢查器已經歷了運用一組遮罩產生規則之OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖1222以在遮罩製造1244期間補償限制，該遮罩製造可撤銷藉由OPC執行之修改的部分以便滿足遮罩產生規則。
在一些實施例中，資料準備1232包括微影術製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠1250實施以製造IC裝置1260的處理。LPC基於IC設計佈局圖1222模擬這個處理，以產生經模擬製造之裝置，諸如IC裝置1260。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus，DOF」)、遮罩誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合因數、及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1222。
應理解，資料準備1232之上述描述已出於清楚目的予以了簡化。在一些實施例中，資料準備1232包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則來修改IC設計佈局圖1222。另外，在資料準備1232期間施加於IC設計佈局圖1222之製程可按多種不同次序執行。
在資料準備1232之後且在遮罩製造1244期間，遮罩1245或遮罩1245群組基於經修改之IC設計佈局圖1222來製造。在一些實施例中，遮罩製造1244包括基於IC設計佈局圖1222執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam，e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖1222在遮罩（光罩或主光罩）1245上形成圖案。遮罩1245可以各種技術形成。在一些實施例中，遮罩1245使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上之影像敏感材料層（例如，光阻劑層）的諸如紫外(ultraviolet；UV)光束之輻射束藉由不透明區阻斷，且透射穿過透明區。在一實例中，遮罩1245之二元遮罩版本包括二元遮罩的透明基板（例如，熔融石英）及不透明區中塗佈的不透明材料（例如，鉻）。在另一實例中，遮罩1245使用相轉移技術形成。在遮罩1245之相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上之圖案中的各種特徵用以具有適當的相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為經衰減PSM或交變PSM。藉由遮罩製造1244產生之遮罩用於各種製程中。舉例而言，此類遮罩用於離子佈植製程中以在半導體晶圓1253中形成各種摻雜區、用於蝕刻製程中以在半導體晶圓1253中形成各種蝕刻區、及/或在其他適合製程中。
IC晶圓廠1250包括晶圓製造1252。IC晶圓廠1250為IC製造業務，該IC製造業務包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1250為半導體代工。舉例而言，可存在用於複數種IC產品之前段製造（前段製程(front-end-of-line，FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後段製造（後段製程(back-end-of-line，BEOL)製造），且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠1250使用藉由遮罩室1230製造之遮罩1245以製造IC裝置1260。因此，IC晶圓廠1250至少間接地使用IC設計佈局圖1222來製造IC裝置1260。在一些實施例中，半導體晶圓1253藉由IC晶圓廠1250使用遮罩1245製造以形成IC裝置1260。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖1222執行一或多個微影術曝光。半導體晶圓1253包括矽基板或具有形成於其上的材料層的其他適當基板。半導體晶圓1253進一步包括各種摻雜區、介電特徵、多位準互連、及類似者（形成於後續製造步驟）中之一或多者。
如上所述，本揭露的一實施例提供了一種記憶體裝置，其包括耦合至位元單元中之記憶體單元的至少一保護陣列。該至少一保護陣列在耦合於記憶體單元與位元線之間的一節點處提供調整電壓，且相應地，防止記憶體單元受到寫入干擾。記憶體裝置的可靠性相應提高。
在一些實施例中，揭示了一種記憶體裝置，其包括儲存位元資料的位元單元。位元單元包括耦合至一節點的多個第一電晶體、各串聯耦合至第一電晶體中之相應一者的多個第二電晶體、及至少一第三電晶體。第一電晶體響應於控制訊號而開啟。第二電晶體響應於第一字線訊號而開啟。該至少一第三電晶體具有接收第二字線訊號的控制端子。在記憶體裝置的程式模式下，該至少一第三電晶體響應於第二字線訊號提供調整電壓至該節點，其中調整電壓與該至少一第三電晶體的第一端子的電壓位準相關聯。
在一些實施例中，該至少一第三電晶體係二極體連接的。
在一些實施例中，記憶體裝置進一步包括在該至少一第三電晶體與該節點之間串聯耦合的至少一第四電晶體。該至少一第四電晶體具有接收控制訊號的控制端子。
在一些實施例中，在程式模式下，控制訊號及第二字線訊號的電壓位準大於第一字線訊號的電壓位準。
在一些實施例中，該至少一第三電晶體包括多個第三電晶體，且第三電晶體中每一者的第一端子與控制端子係二極體連接的。記憶體裝置進一步包括多個第四電晶體，各個第四電晶體耦合於第三電晶體中之相應一者與該節點之間，且用以響應於控制訊號將調整電壓傳輸至該節點。
在一些實施例中，第一電晶體與第二電晶體之總數等於第三電晶體與第四電晶體之總數。
在一些實施例中，第一電晶體與第二電晶體的總數大於多個第三電晶體與第四電晶體的總數。
在一些實施例中，該至少一第三電晶體具有耦合於第一電晶體中之一者與第二電晶體中之一者之間的第二端子，且該至少一第三電晶體的第一端子用以接收偏置電壓。當第二字線訊號的電壓位準大於偏置電壓時，調整電壓等於程式模式下的偏置電壓。
在一些實施例中，該至少一第三電晶體具有耦合於第一電晶體中之一者與第二電晶體中之一者之間的第二端子，且該至少一第三電晶體的第一端子與控制端子係二極體連接的。當控制訊號具有高電壓位準時，調整電壓進一步與第二字線訊號的電壓位準及該至少一第三電晶體的臨界電壓相關聯。
亦揭示了一種記憶體裝置，其包括儲存第一位元資料的第一位元單元及儲存第二位元資料的第二位元單元，第二位元單元配置成一列且耦合至位元線及控制線。第一位元單元及第二位元單元包括多個記憶體單元，各個記憶體單元具有第一電晶體及與第一電晶體串聯耦合的第二電晶體。第一位元單元及第二位元單元中第一電晶體用以經由控制線接收控制訊號，第一位元單元中第二電晶體用以經由第一字線接收第一字線訊號，且第二位元單元中第二電晶體用以經由第二字線接收第二字線訊號。第二位元單元進一步包括至少一保護陣列，該至少一保護陣列在耦合至位元線的節點處耦合至第二位元單元中記憶體單元，且用以響應於第三字線訊號提供調整電壓至節點。當第一位元單元經選擇以被程式化時，第三字線訊號的電壓位準大於第二位元單元中第二字線訊號的電壓位準。
在一些實施例中，該至少一保護陣列包括第三電晶體及第四電晶體。第三電晶體具有用以接收控制訊號的控制端子及在程式模式下耦合至節點的第一端子。第四電晶體具有耦合至第三電晶體之第二端子的第一端子、用以接收第三字線訊號的控制端子、及耦合至控制端子的第二端子。
在一些實施例中，該至少一保護陣列包括第三電晶體及第四電晶體，第三電晶體及第四電晶體串聯耦合於節點與具有偏置電壓的導電線之間。當第一位元單元經程式化時，第三電晶體用以響應於控制訊號而開啟，且第四電晶體用以響應於第三字線訊號而開啟。
在一些實施例中，該至少一保護陣列包括第三電晶體，其中第三電晶體的第一端子耦合於第二位元單元中第一電晶體與第二電晶體之間。第三電晶體的控制端子與第三電晶體的第二端子耦合在一起以接收第三字線訊號。
在一些實施例中，該至少一保護陣列包括多個保護陣列。保護陣列包括耦合至節點的多個第三電晶體及多個第四電晶體，各個第四電晶體具有耦合至第三電晶體中之相應一者的第一端子。第四電晶體中之每一者的第二端子與控制端子係二極體連接的。第二位元單元中第一電晶體與第二電晶體之總數不同於該至少一保護陣列中第三電晶體與第四電晶體之總數。
在一些實施例中，調整電壓與第三字線訊號的電壓位準相關聯。
亦揭示了一種方法，包括以下操作：啟動耦合至記憶體裝置中配置成一列的多個位元單元中經選擇位元單元中至少一第一記憶體單元的第一字線；停用耦合至位元單元中剩餘位元單元中之每一者中至少一第二記憶體單元的第二字線；在位元單元中剩餘位元單元中之每一者中至少一保護陣列中至少一第一電晶體的閘極端子處施加外部電壓，以調整位元單元中剩餘位元單元中之每一者中節點的電壓位準，其中在位元單元中剩餘位元單元中之每一者中的該至少一保護陣列及該至少一第二記憶體單元在該節點處耦合；及程式化經選擇位元單元。
在一些實施例中，該至少一第一電晶體的第一端子耦合至該至少一第一電晶體的閘極端子。該方法進一步包括響應於控制訊號，開啟耦合於位元單元中剩餘位元單元中之每一者中該至少一第一電晶體與節點之間的至少一第二電晶體。節點的電壓位準係外部電壓與該至少一第一電晶體的臨界電壓之間的電壓差。
在一些實施例中，該方法包括在位元單元中剩餘位元單元中之每一者中該至少一第一電晶體的第一端子處施加偏置電壓；及在位元單元中剩餘位元單元中之每一者中該至少一第二電晶體的閘極端子處施加控制電壓，以將偏置電壓傳輸至該節點。該至少一第二電晶體的第一端子耦合至位元單元中剩餘位元單元中之每一者中該至少一第一電晶體的第二端子。
在一些實施例中，位元單元中剩餘位元單元中之每一者中該至少一保護陣列中該至少一第一電晶體的閘極端子的電壓位準在第一時間間隔內升高以達到外部電壓。該方法進一步包括在第一時間間隔之後的第二時間間隔內對耦合至位元單元的位元線充電。
在一些實施例中，該方法進一步包括在程式化經選擇位元單元之後，在第一時間間隔內放電耦合至位元單元的位元線；且在第一時間間隔之後的第二時間間隔內，降低位元單元中剩餘位元單元中之每一者中該至少一保護陣列中該至少一第一電晶體的閘極端子處的電壓位準。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的一實施例的態樣。熟習此項技術者應瞭解，其可易於使用本揭露的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的一實施例的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的一實施例的精神及範疇。
100:記憶體裝置 101-104:方向 110:記憶體單元 111-112:電晶體 120:保護陣列 121-122:電晶體 200:電壓產生器 201-204:主動區域 301-310:閘極 401-404:導體 402a-402d:導體 404a-404d:導體 405a-405b:導體 405b1-405b4:導體 501-508:導電線 601-602:導電跡線 1000:操作方法 1010,1020,1030,1040:操作 1100:EDA系統 1102:(硬體)處理器 1104:(電腦可讀)儲存媒體 1106:電腦程式碼,指令 1108:匯流排 1110:I/O介面 1112:網路介面 1114:網路 1116:製造工具 1120:IC佈局圖 1122:設計規範 1200:IC製造系統 1220:設計室 1222:IC設計佈局圖 1230:遮罩室 1232:資料準備 1244:遮罩製造 1245:遮罩 1250:(IC)晶圓廠 1252:晶圓製造 1253:(半導體)晶圓 1260:IC裝置 BL0-BL1:位元線 BLn:位元線 A,A’:節點 C:電容器 CELL_00,CELL_10,CELL_01,CELL_11:位元單元 CELL_20,CELL_21,CELL_30,CELL_31:位元單元 COL1-COL4:行 NC0-NC1:控制線 NCn:控制線 ROW1-ROW2:列 SL:源線 SNC0-SNC1:控制訊號 SWL0-SWL3:字線訊號 SWLX0-SWLX3:字線訊號 SWLXn:字線訊號 t1-t5:時間間隔 VD1-VD5:通孔 VM1-VM5:通孔 VG1-VG9:通孔 WL0-WL3:字線 WLn:字線 WLX0-WLX3:字線 WLXn:字線 XB:導電線
本揭露的一實施例的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一些實施例的記憶體裝置之示意圖。 第2圖示出了根據一些實施例的第1圖的記憶體裝置中相應位元單元中之訊號的示意波形。 第3A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 第3B圖係根據一些實施例的對應於第3A圖的位元單元的一區段的平面圖之佈局圖。 第4A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 根據一些實施例，第4B圖係對應於第4A圖的位元單元的一區段的平面圖之佈局圖。 第5A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 第5B圖係根據一些實施例的對應於第5A圖的位元單元的一區段的平面圖之佈局圖。 第6A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 第6B圖係根據一些實施例的對應於第6A圖的位元單元的一區段的平面圖之佈局圖。 第7A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 第7B圖係根據一些實施例的對應於第7A圖的位元單元的一區段的平面圖之佈局圖。 第8A圖係根據一些實施例的對應於第1圖的記憶體裝置中位元單元中之一者的示意電路圖。 第8B圖係根據一些實施例的對應於第8A圖的位元單元的一區段的平面圖之佈局圖。 第9圖係根據一些實施例的對應於第1圖的記憶體裝置之示意圖。 第10圖係根據一些實施例的記憶體裝置之操作方法的流程圖。 第11圖係根據本揭露的一實施例的一些實施例的設計積體電路佈局設計的系統之方塊圖。 第12圖係根據一些實施例的積體電路製造系統及與之相關聯的積體電路製造流程之方塊圖。
100:記憶體裝置
101,102:方向
110:記憶體單元
111,112:電晶體
120:保護陣列
121,122:電晶體
CELL_00,CELL_01,CELL_11,CELL_10:位元單元
COL1,COL2:行
A:節點
C:電容器
BL0-BL1:位元線
NC0-NC1:控制線
ROW1,ROW2:列
SL:源線
WL0-WL1:字線
WLX0-WLX1:字線
SWL0,SWL1:字線訊號
SWLX0,SWLX1:字線訊號
SNC0-SNC1:控制訊號

Claims (20)

  1. 一種記憶體裝置，其包含： 一位元單元，儲存一位元資料，其包含： 複數個第一電晶體，耦合至一節點且用以響應於一控制訊號而開啟； 複數個第二電晶體，該些第二電晶體中的每一者串聯耦合至該些第一電晶體中之一相應一者，且用以響應於一第一字線訊號而開啟；及 至少一第三電晶體，具有一控制端子，以接收一第二字線訊號， 其中在該記憶體裝置之一程式模式下，該至少一第三電晶體用以響應於該第二字線訊號而提供一調整電壓至該節點，其中該調整電壓與該至少一第三電晶體的一第一端子的一電壓位準相關聯。
  2. 如請求項1所述之記憶體裝置，其中該至少一第三電晶體係連接為二極體形式的。
  3. 如請求項1所述之記憶體裝置，更包含： 至少一第四電晶體，串聯耦合在該至少一第三電晶體與該節點之間，其中該至少一第四電晶體具有一控制端子，以接收該控制訊號。
  4. 如請求項3所述之記憶體裝置，其中在該程式模式下，該控制訊號的電壓位準及該第二字線訊號的電壓位準大於該第一字線訊號的一電壓位準。
  5. 如請求項1所述之記憶體裝置，其中該至少一第三電晶體包含複數個第三電晶體，且該些第三電晶體中每一者之第一端子與控制端子係連接為二極體形式的； 其中該記憶體裝置進一步包含： 複數個第四電晶體，該些第四電晶體中的每一者耦合於該些第三電晶體中之一相應一者與該節點之間，且用以響應於該控制訊號而傳輸該調整電壓至該節點。
  6. 如請求項5所述之記憶體裝置，其中該些第一電晶體與該些第二電晶體之一總數等於該些第三電晶體與該些第四電晶體之一總數。
  7. 如請求項5所述之記憶體裝置，其中該些第一電晶體與該些第二電晶體之一總數大於該些第三電晶體與該些第四電晶體之一總數。
  8. 如請求項1所述之記憶體裝置，其中該至少一第三電晶體具有耦合於該些第一電晶體中之一者與該些第二電晶體中之一者之間的一第二端子，且該至少一第三電晶體的該第一端子用以接收一偏置電壓； 其中當該第二字線訊號的一電壓位準大於該偏置電壓時，該調整電壓等於該程式模式下的該偏置電壓。
  9. 如請求項1所述之記憶體裝置，其中該至少一第三電晶體具有耦合於該些第一電晶體中之一者與該些第二電晶體中之一者之間的一第二端子，且該至少一第三電晶體的該第一端子與該控制端子係連接為二極體形式的； 其中當該控制訊號具有一高電壓位準時，該調整電壓進一步與該第二字線訊號的一電壓位準及該至少一第三電晶體的一臨界電壓相關聯。
  10. 一種記憶體裝置，其包含： 一第一位元單元以及一第二位元資料，該第一位元單元儲存一第一位元資料，該第二位元單元儲存一第二位元資料，該第一位元單元及該第二位元單元配置成一列且耦合至一位元線及一控制線； 其中該第一位元單元及該第二位元單元包含： 複數個記憶體單元，該些記憶體單元中的每一者具有一第一電晶體及與該第一電晶體串聯耦合的一第二電晶體， 其中該第一位元單元及該第二位元單元中該些第一電晶體用以經由該控制線接收一控制訊號， 該第一位元單元中的該些第二電晶體用以經由一第一字線接收一第一字線訊號，及 該第二位元單元中的該些第二電晶體用以經由一第二字線接收一第二字線訊號； 其中該第二位元單元進一步包含： 至少一保護陣列，其在耦合至該位元線的一節點處耦合至該第二位元單元中的該些記憶體單元，且用以響應於一第三字線訊號提供一調整電壓至該節點； 其中當該第一位元單元經選擇以被程式化時，該第三字線訊號的一電壓位準大於該第二位元單元中該第二字線訊號的一電壓位準。
  11. 如請求項10所述之記憶體裝置，其中該至少一保護陣列包含： 一第三電晶體，其具有用以接收該控制訊號的一控制端子，及在一程式模式下耦合至該節點的一第一端子；及 一第四電晶體，其具有耦合至該第三電晶體的一第二端子的一第一端子、用以接收該第三字線訊號的一控制端子、及耦合至該控制端子的一第二端子。
  12. 如請求項10所述之記憶體裝置，其中該至少一保護陣列包含： 一第三電晶體及一第四電晶體，該第三電晶體及該第四電晶體串聯耦合於該節點與具有一偏置電壓的一導電線之間， 其中當該第一位元單元經程式化時，該第三電晶體用以響應於該控制訊號而開啟，且 該第四電晶體用以響應於該第三字線訊號而開啟。
  13. 如請求項10所述之記憶體裝置，其中該至少一保護陣列包含： 一第三電晶體，其中該第三電晶體的一第一端子耦合於該第二位元單元中該第一電晶體與該第二電晶體之間， 其中該第三電晶體的一控制端子與該第三電晶體的一第二端子耦合在一起以接收該第三字線訊號。
  14. 如請求項10所述之記憶體裝置，其中該至少一保護陣列包含複數個保護陣列，其中該些保護陣列包含： 耦合至該節點的複數個第三電晶體；及 複數個第四電晶體，各個第四電晶體具有耦合至該些第三電晶體中之一相應一者的一第一端子，其中該些第四電晶體中之每一者的一第二端子與一控制端子係二極體連接的； 其中該第二位元單元中該第一電晶體與該第二電晶體之一總數不同於該至少一保護陣列中該些第三電晶體與該些第四電晶體之一總數。
  15. 如請求項10所述之記憶體裝置，其中該調整電壓與該第三字線訊號的該電壓位準相關聯。
  16. 一種方法，其包含以下步驟： 啟動耦合複數個位元單元中一經選擇位元單元中至少一第一記憶體單元的一第一字線，該些位元單元配置在一記憶體裝置的一列中； 停用複數個第二字線，該些第二字線中的每一者耦合至該些位元單元中剩餘位元單元中之每一者中的至少一第二記憶體單元； 在該些位元單元中剩餘位元單元中的每一者裡的至少一保護陣列中的至少一第一電晶體的一閘極端子處施加一外部電壓，以調整該些位元單元中剩餘位元單元中之每一者中一節點的一電壓位準，其中該些位元單元中剩餘位元單元中之每一者中的該至少一保護陣列與該至少一第二記憶體單元在該節點處耦合；及 程式化該經選擇位元單元。
  17. 如請求項16所述之方法，其中該至少一第一電晶體的一第一端子耦合至該至少一第一電晶體的該閘極端子； 其中該方法進一步包含以下步驟： 響應於一控制訊號，開啟耦合於該些位元單元中剩餘位元單元中之每一者中該至少一第一電晶體與該節點之間的至少一第二電晶體； 其中該節點的該電壓位準係該外部電壓與該至少一第一電晶體的一臨界電壓之間的一電壓差。
  18. 如請求項16所述之方法，更包含以下步驟： 在該些位元單元之該些剩餘位元單元中之每一者中該至少一第一電晶體的一第一端子處施加一偏置電壓；及 在該些位元單元之該些剩餘位元單元中之每一者中該至少一第二電晶體的一閘極端子處施加一控制電壓，以將該偏置電壓傳輸至該節點，其中該至少一第二電晶體的一第一端子耦合至該些位元單元之該些剩餘位元單元中之每一者中該至少一第一電晶體的一第二端子。
  19. 如請求項16所述之方法，其中該些位元單元之該些剩餘位元單元中之每一者中的該至少一保護陣列中該至少一第一電晶體的該閘極端子的一電壓位準在一第一時間間隔內升高，以達到該外部電壓， 其中該方法進一步包含以下步驟： 在該第一時間間隔之後的一第二時間間隔內對耦合至該些位元單元的一位元線充電。
  20. 如請求項16所述之方法，更包含以下步驟： 在程式化該經選擇位元單元之後，在一第一時間間隔內放電耦合至該些位元單元的一位元線；及 在該第一時間間隔之後的一第二時間間隔內，在該些位元單元之該些剩餘位元單元中之每一者中該至少一保護陣列中該至少一第一電晶體的該閘極端子處降低多個電壓位準。
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