TW202306165A - 半導體裝置及其形成方法 - Google Patents

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Abstract

在形成磊晶源極/汲極特徵之前形成內部側壁間隔物，並且在形成磊晶源極/汲極特徵之後形成外部側壁間隔物。兩層級側壁間隔物設計增加了磊晶源極/汲極特徵的體積，從而提高了離子效能。較厚的側壁間隔物也減少了源極/汲極接點和閘極電極之間的電容。在一些實施例中，可以在形成替代閘極結構之前蝕刻半導體奈米片以減小厚度。厚度減小的奈米片可提高裝置擺幅效能，降低DIBL效應，而不會犧牲通道電阻和磊晶成長餘量。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別是藉由在形成磊晶源極/汲極特徵之前形成內部側壁間隔物並且在磊晶源極/汲極特徵之後形成外部側壁間隔物的半導體裝置。
由於各種電子部件的整合密度不斷提高，半導體行業經歷了持續的快速增長。在大多數情況下，整合密度的這種提高來自於最小特徵尺寸的反復減小，這允許更多的部件整合到給定的晶片區域中。隨著最小特徵尺寸的減小，源極/汲極特徵的電阻增加，這會影響裝置效能。
本揭露提供一種半導體裝置。半導體裝置包括磊晶源極/汲極特徵、二或多個半導體層、閘極結構、內部間隔物、以及側壁間隔物。磊晶源極/汲極特徵具有第一側面、與第一側面相對的第二側面、以及連接至第一側面和第二側面的刻面表面。二或多個半導體層與磊晶源極/汲極特徵的第一側面接觸。閘極結構圍繞二或多個半導體層。內部間隔物在二或多個半導體層之間。內部間隔物與磊晶源極/汲極特徵的第一側面和閘極結構接觸，並且內部間隔物具有第一厚度。側壁間隔物與閘極結構、磊晶源極/汲極特徵的第一側面和刻面表面接觸。側壁間隔物具有第二厚度，並且第二厚度與第一厚度的比率在1.1和2.0之間的範圍內。
本揭露提供一種半導體裝置。半導體裝置包括二或多個半導體層、閘極結構、第一源極/汲極特徵、第二源極/汲極特徵、複數內部間隔物、第一側壁間隔物、以及第二側壁間隔物。二或多個半導體層中的每一者包括第一端部、第二端部、連接第一端部和第二端部的中間部。第一端部具有第一通道厚度。中間部具有第二通道厚度。第二端部具有第三通道厚度。第二通道厚度小於第一通道厚度和第三通道厚度。閘極結構圍繞二或多個半導體層的中間部。第一源極/汲極特徵具有第一側面和連接至第一側面的第一刻面表面。第一側面與二或多個半導體層的第一端部接觸。第二源極/汲極特徵具有第二側面和連接至第二側面的第二刻面表面。第二側面與二或多個半導體層的第二端部接觸。複數內部間隔物設置在二或多個半導體層之間。第一側壁間隔物設置在閘極結構上。第二側壁間隔物設置在閘極結構上。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括形成鰭片結構，鰭片結構包括二或多個第一半導體層，二或多個第一半導體層與二或多個第二半導體層交替堆疊；在鰭片結構上方形成犧牲閘極結構；在犧牲閘極結構的側壁上方形成內部側壁間隔物，其中內部側壁間隔物具有背向犧牲閘極結構的側表面，其中內部側壁間隔物具有減小的厚度；沿著內部側壁間隔物的側表面回蝕鰭片結構；藉由部分地移除二或多個第二半導體層，並且在其中填充介電材料來形成複數內部間隔物；從二或多個第一半導體層磊晶成長源極/汲極特徵，其中源極/汲極特徵具有側面和刻面表面，並且源極/汲極特徵的側面與內部間隔物和內部側壁間隔物的側表面的一部分接觸，並且內部側壁間隔物的減小的厚度增加了上源極/汲極特徵的體積；在內部側壁間隔物的側表面上方形成外部側壁間隔物，其中外部側壁間隔物與源極/汲極特徵的刻面表面接觸；在外部側壁間隔物和源極/汲極特徵上方沉積接點蝕刻停止層；以及在接點蝕刻停止層上方形成層間介電層。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露書敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵部件與另一個（些）元件或特徵部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位（旋轉90度或其他方位），則在此使用的空間相關詞也可依此相同解釋。
前述內容大致概括了本揭露中描述的實施例的一些方面。雖然此處描述的一些實施例是在奈米片通道場效電晶體（field-effect transistor；FET）的背景下描述的，但是本揭露的一些方面的實施方式可以用於其他製程及/或其他裝置中，例如平面FET、鰭式場效電晶體（Fin-FET）、水平環繞式閘極（Horizontal Gate All Around；HGAA） FET、垂直環繞式閘極（Vertical Gate All Around；VGAA）FET和其他合適裝置。本技術領域中具有通常知識者將容易理解在本揭露的範圍內可以進行的其他修改。此外，儘管可以按照特定順序描述方法實施例，但是可以按照任何邏輯順序執行各種其他方法實施例，並且可以包括比在此描述的操作更少或更多的操作。在本揭露中，源極/汲極指的是源極及/或汲極。源極和汲極可以互換使用。
可以藉由任何合適方法來圖案化鰭片。舉例來說，可以使用一或多個微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程圖案化犧牲層。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物來圖案化鰭片。
可以藉由任何合適方法來圖案化環繞式閘極（GAA）電晶體結構。舉例來說，可以使用一或多個微影製程來圖案化結構，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程圖案化犧牲層。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物來圖案化GAA結構。
第1圖是根據本揭露實施例的用於製造半導體裝置的方法100的流程圖。第2圖至第5圖、第5A圖至第5E圖、第6A圖至第6B圖、第7A圖至第7D圖、第8A圖至第8F圖、第9A圖至第9F圖、第10A圖至第10F圖、第11A圖至第11F圖、第12A圖至第12C圖、第13A圖至第13F圖和第14A圖至第14F圖根據本公開的實施例示意性地顯示了製造示例性半導體裝置200的各個站點。特別地，可以根據第1圖的方法100來製造半導體裝置200。
在方法100的操作102中，在要形成半導體裝置的機版上形成複數鰭片結構。第2圖和第3圖是在操作102期間的半導體裝置200的示意性透視圖。如第2圖所示，提供基板202以在其上形成半導體裝置200。基板202可以包括單晶半導體材料，例如（但不限於）矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP）、銻化鎵（GaSb）、砷化銦鋁（InAlAs）、砷化銦鎵（InGaAs）、磷化鎵銻（GaSbP）、銻砷化鎵（GaAsSb）和磷化銦（InP）。取決於電路設計，基板202可以包括各種摻雜配置。在第2圖中，基板202包括p摻雜區域或p井204a和n摻雜區域或n井204b。一或多個n型裝置，例如nFET，將形成在p井204a上方及/或p井204a內。一或多個p型裝置，例如pFET，將形成在n井204a上方及/或n井204a內。第2圖顯示p井204a在摻雜機版的摻雜局部區域中，這不是限制性的。在其他實施例中，p井204a和n井204b可以藉由一或多個絕緣塊體（insulation body）分開，例如淺溝槽絕緣（“shallow trench insulation；STI”）。
包括交替的第一半導體層206a和第二半導體層208a的半導體堆疊形成在p井204a上方，以促進在多閘極n型裝置（例如奈米片通道nFET）中形成奈米片通道。第一半導體層206a和第二半導體層208a具有不同的組成。在一些實施例中，第一半導體層206a和第二半導體層208a提供不同的氧化速率及/或不同的蝕刻選擇性。在稍後的製程站點，第二半導體層208a的複數部分在多炸極裝置中形成奈米片通道。作為示例，如第2圖所示，三個第一半導體層206a和三個第二半導體層208a交替佈置。取決於要形成的半導體裝置中所期望的通道數量，可以包括更多或更少的第一半導體層206a和第二半導體層208a。在一些實施例中第一半導體層206a和第二半導體層208a的數量在1和10之間。
在一些實施例中，第一半導體層206a可以包括矽鍺（SiGe）。第一半導體層206a可以是包括莫爾比率多於25％的鍺（Ge）的矽鍺（SiGe）層。舉例來說，第一半導體層206a可以是矽鍺（SiGe）層，包括莫爾比率在25％和50％之間的範圍內的鍺（Ge）。第二半導體層208a可以包括矽。在一些實施例中，第二半導體層208a可以是鍺（Ge）層。第二半導體層208a可以包括n型摻雜物，例如磷（P）、砷（As）等。
相似地，包括交替的第三半導體層206b和第四半導體層208b的半導體堆疊形成在n井204b上方，以促進在多閘極p型裝置（例如奈米片通道pFET）中形成奈米片通道。
在一些實施例中，第三半導體層206b可以包括矽鍺（SiGe）。第三半導體層206b可以是包括莫爾比率多於25％的鍺（Ge）的矽鍺（SiGe）層。舉例來說，第三半導體層206b可以是矽鍺（SiGe）層，包括莫爾比率在25％和50％之間的範圍內的鍺（Ge）。第四半導體層208b可以包括矽、鍺（Ge）、化合物半導體（例如碳化矽（SiC）、砷化鎵（GeAs）、磷化鎵（GaP）、磷化銦GaP（InP）、砷化銦（InAs）及/或銻化銦（InSb））、合金半導體（例如矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化銦鎵（InGaAs）、磷化鎵銦（GaInP）及/或磷砷化鎵銦（GaInAsP））、或其組合。在一些實施例中，第四半導體層208b可以是鍺（Ge）層。第四半導體層208b可以包括p型摻雜物、硼等。
第一半導體層206a、第二半導體層206b、第三半導體層208a、第四半導體層208b可以藉由分子束磊晶（molecular beam epitaxy；MBE）至成、金屬有機化學氣相沉積（metalorganic chemical vapor deposition；MOCVD）製程及/或其他合適磊晶成長製程形成。n井204b和p井204a上方的半導體堆疊可以使用圖案化技術分開地形成。
接著藉由個別蝕刻半導體堆疊和下方的n井204b、p井204a的一部分來形成鰭片結構210a、210b，如第3圖所示。如第3圖所示，每一個鰭片結構210a、210b具有沿著y方向的寬度W1。寬度W1可以根據電路設計來選擇。在一些實施例中，寬度W1可以在約10nm和約200nm之間的範圍內。第三半導體層208a和第四半導體層208b的複數部分用作在要形成的半導體裝置中連接在源極/汲極特徵之間的通道區。每一個半第三半導體層208a和第四半導體層208b可以具有沿著z方向的厚度CT1。在一些實施例中，厚度CT1在約4nm和約10nm之間的範圍內。第一半導體層206a和第二半導體層206b用於定義由第三半導體層208a和第四半導體層208b形成的用於後續形成的裝置的相鄰通道區之間的垂直距離。每一個第一半導體層206a和第二半導體層206b可以具有沿著z方向的厚度GT1。在一些實施例中，第一半導體層206a和第二半導體層206b的厚度GT1等於或大於第三半導體層208a和第四半導體層208b的厚度CT1。在一些實施例中，厚度GT1在約6nm和約25nm之間的範圍內。通道間距S1可以在10nm和23nm之間的範圍內。
在操作104中，如第4圖所示形成隔離層212，第4圖是半導體裝置200的示意圖。隔離層212填充在鰭片結構210a、210b之間的溝槽中，並且接著回蝕刻到鰭片結構210a、210b的半導體堆疊下方。隔離層212可以藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDP-CVD）、流動式CVD（flowable CVD ；FCVD）或其他合適沉積製程形成。在一些實施例中，隔離層212可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低k介電質、其組合。在一些實施例中，隔離層212藉由合適沉積製程形成以覆蓋鰭片結構210a、210b，以填充鰭片結構210a、210b之間的溝槽，並且接著使用合適非等向性蝕刻製程被凹陷蝕刻以暴露鰭片結構210a、210b的主動部分。
在操作106中，犧牲閘極結構214形成在隔離層212上方和鰭片結構210a、210b的暴露部分上方，並且內部側壁間隔物216形成在犧牲閘極結構214的側壁上，如第5圖和第5A圖至第5E圖所示。第5圖是半導體裝置200的示意透視圖。第5A圖是沿著第5圖中的線段A-A的半導體裝置200的示意性剖面圖。第5B圖是沿著第5圖中的線段B-B的半導體裝置200的示意性剖面圖。第5C圖是沿著第5圖中的線段C-C的半導體裝置200的示意性剖面圖。第5D圖是沿著第5圖中的線段D-D的半導體裝置200的示意性剖面圖。第5E圖是沿著第5圖中的線段E-E的半導體裝置200的示意性剖面圖。
犧牲閘極結構214形成在鰭片結構210a、210b的將成為通道區的複數部分上方。犧牲閘極結構214可以包括犧牲閘極介電層218、犧牲閘極電極層220、襯墊層（pad layer）222和罩幕層224。
犧牲閘極介電層218可以順應性地形成在鰭片結構210a、210b和隔離層212上方。在一些實施例中，犧牲閘極介電層218可以藉由CVD製程、次大氣壓CVD（sub-atmospheric CVD；SACVD）製程、FCVD製程、原子層沉積技術（atomic layer deposition；ALD）製程、（physical vapor deposition ；PVD）製程或其他合適製程來沉積。犧牲閘極介電層218可以包括一或多個介電材料，例如氧化矽（SiO 2）、氮化矽（SiN）、高k介電材料及/或其他合適介電材料。
犧牲閘極電極層220可以毯覆（blanket）沉積在犧牲閘極介電層218上方。犧牲閘極電極層220包括矽，例如多晶矽或非晶矽。犧牲閘極電極層的厚度在約42nm和約200nm之間的範圍內。在一些實施例中，犧牲閘極電極層220經過平坦化操作。可以使用CVD（包括低壓化學氣相沉積（low-pressure  CVD；LPCVD）和電漿輔助化學氣相（plasma enhanced CVD；PECVD））、PVD、ALD或其他合適製程來沉積犧牲閘極電極層220。
後續，在犧牲閘極電極層220上方形成襯墊層222和罩幕層224。襯墊層222可以包括氮化矽。罩幕層224可以包括氧化矽。接著，對罩幕層224、襯墊層222、犧牲閘極電極層220和犧牲閘極介電層218執行圖案化操作以形成犧牲閘極結構214。
內部側壁間隔物216形成在每一個犧牲閘極結構214的側壁上，如第5A圖、第5B圖和第5D圖所示。在形成犧牲閘極結構214之後，在犧牲閘極結構214的側壁上形成內部側壁間隔物216，如第5A圖和第5B圖所示。內側側壁間隔物216沿著x方向具有厚度T1，並且覆蓋鰭片結構210a、210b的一部分。在一些實施例中，厚度T1可以在約3nm和約12nm之間的範圍內。在一些實施例中，選擇厚度T1以對應於將在犧牲閘極結構214下方的鰭片結構210a、210b中形成的內部間隔物的厚度。第5D圖是沿著內部側壁間隔物216之一著的剖面圖。如第5D圖所示，內部側壁間隔物216與鰭片結構210a、210b接觸。
在一些實施例中，內部側壁間隔物216由一或多個絕緣材料的毯覆沉積形成。絕緣材料可以藉由任何合適沉積方法來沉積。在一些實施例中，內部側壁間隔物216可以藉由ALD或CVD形成。在一些實施例中，內部側壁間隔物216的絕緣材料可以包括一或多個介電材料。在一些實施例中，內部側壁間隔物216的絕緣材料可以包括選自氧化矽、氮化矽（例如Si 3N 4） 、摻雜碳的氧化矽、摻雜氮的氧化矽、多孔氧化矽或其組合的介電材料。
在一些實施例中，內部側壁間隔物216經受非等向性蝕刻以從水平表面移除內部側壁間隔物216，例如罩幕層224的頂表面和隔離層212的頂表面。在其他實施例中，可以在下面討論的操作108中的鰭片結構回蝕期間移除水平表面上的內側側壁間隔物216。
在操作108中，回蝕未被犧牲閘極結構241覆蓋的鰭片結構210a、210b，如第6A圖和第6B圖所示，其個別是半導體裝置200沿第5圖中的線段A-A、B-B的示意性剖面圖。儘管在每一個操作中一起描述，有時使用圖案化罩幕和不同的製程配方個別執行用於p型裝置的區域（即在n井204b上方）和用於n型裝置的區域（即在p井204a上方）的蝕刻製程。
蝕刻未被犧牲閘極結構214和內部側壁間隔物216覆蓋的鰭片結構210a、210b，以暴露每一個鰭片結構210a、210b的p井204a、n井204b並且形成源極/汲極空腔205。在一些實施例中，可以使用合適的乾式蝕刻及/或濕式蝕刻來一起或個別地第一半導體層206a、第二半導體層206b、第三半導體層208a、第四半導體層208b。
在操作110中，如第7A圖至第7D圖所示形成內部間隔物226。第7A圖、第7B圖、第7D圖個別是沿著第5圖中的線段A-A、B-B、D-D的半導體裝置200的示意性剖面圖。第7C圖是第7A圖中標記的區域7C中的半導體裝置的示意性局部放大圖。
為了形成內部間隔物226，暴露於源極/汲極空腔205的第一半導體層206a、第二半導體層206b沿著水平方向或x方向從第三半導體層208a、第四半導體層208b被部分蝕刻，以在內部側壁間隔物216下方形成內部間隔物空腔。在一些實施例中，第一半導體層206a、第二半導體層206b可以藉由使用濕式蝕刻劑來選擇性地蝕刻，例如（但不限於）氨水（NH 4OH）、四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）、乙二胺鄰苯二酚（ethylenediamine pyrocatechol ；EDP）或氫氧化鉀（KOH）溶液。
在形成內部間隔物空腔之後，藉由順應性沉積並且接著藉由非等向性蝕刻製程部分地移除絕緣層在內部間隔物空腔中形成內部間隔物226。絕緣層可以藉由ALD或任何其他合適方法形成。後續的蝕刻製程移除了除了空腔內部之外的大部分絕緣層，從而產生了內部間隔物226。在一些實施例中，內部間隔物226可以包括一或多個介電材料。在一些實施例中，內部間隔物226可以包括介電材料，例如基於氧化矽（SiO 2）、氮氧化矽（SiON）、碳氧化矽（SiOC）或氮碳氧化矽（SiOCN）的介電材料、氣隙或其組合。
內部間隔物226和內部側壁間隔物216可以藉由相同材料或不同材料形成以實現期望的效能。在一些實施例中，內部間隔物226的介電常數k可以低於內部側壁間隔物216的介電常數k以獲得期望的效能，例如低電容。在一些實施例中，內部間隔物226的介電常數k可以高於內部側壁間隔物216的介電常數k以獲得期望的效能，例如增加的裝置可靠度。
如第7C圖所示，內部間隔物226沿著x方向具有厚度T2。在一些實施例中，內部間隔物226的厚度T2與內部側壁間隔物216的厚度T1大抵相似。在一些實施例中，厚度T2可以在約3nm和約12nm之間的範圍內。比3nm更薄的厚度T2可能無法在後續形成的源極/汲極特徵和內部間隔物226相對側上的閘極電極之間提供足夠的隔離。大於12nm的厚度T2可能減少通道區的長度而沒有額外的好處。內部側壁間隔物216的側表面216s面向源極/汲極空腔205。內部間隔物226的側表面226s也面向源極/汲極空腔205。在一些實施例中，內部側壁間隔物216的側表面216s和內部間隔物226的側表面226s在y-z平面中大抵共平面（coplanar）。
在操作112中，如第8A圖至第8F圖所示形成磊晶源極/汲極特徵232n、232p。第8A圖、第8B圖、第8C圖、第8D圖、第8E圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D、E-E的半導體裝置200的示意性剖面圖。第8F圖是第8A圖中標記的區域8F中的半導體裝置的示意性局部放大圖。n型裝置的磊晶源極/汲極特徵232n和p型裝置的磊晶源極/汲極特徵232p是從源極/汲極空腔205中的鰭片結構210a、210b的暴露的半導體表面磊晶成長的。
用於n型裝置的磊晶源極/汲極特徵232n可以包括矽（Si）、磷化矽（SiP）、碳化矽（SiC）和磷碳化矽（SiCP）的一或多層。磊晶源極/汲極特徵232n還包括n型摻雜物，例如磷（P）、砷（As）等。在一些實施例中，磊晶源極/汲極特徵232n可以是包括磷（P）摻雜物的矽（Si）層。第8E圖中所示的磊晶源極/汲極特徵232n在剖面中具有大抵橢圓形的形狀。然而，根據設計，磊晶源極/汲極特徵232n可以是其他形狀。p型裝置的磊晶源極/汲極特徵232p可以包括具有p型摻雜物（例如硼（B））的矽（Si）、矽鍺（SiGe）、鍺（Ge）的一或多層。在一些實施例中，磊晶源極/汲極特徵232p可以是包括硼作為摻雜物的矽鍺（SiGe）材料。第8E圖中所示的磊晶源極/汲極特徵232p在剖面中具有大抵六邊形的形狀。然而，根據設計，磊晶源極/汲極特徵232p可以是其他形狀。磊晶源極/汲極特徵232n、232p可以藉由任何合適方法形成，例如藉由CVD、CVD磊晶、分子束磊晶（MBE）或任何合適沉積技術。
如第8A圖所示，磊晶源極/汲極特徵232n從p井204a和第三半導體層208a的暴露的表面磊晶成長在源極/汲極空腔205中。相似地，磊晶源極/汲極特徵232p從n井204b和第四半導體層208b的暴露的表面磊晶成長在源極/汲極空腔205中。
每一個磊晶源極/汲極特徵232n、232p還包括由晶體結構的成長產生的各種刻面表面（facet surface）232f。如第8E圖所示，刻面表面232f定義了剖面中的磊晶源極/汲極特徵232n、232p的形狀。在操作112之後，刻面表面232f通常是暴露的表面。通常來說，磊晶源極/汲極特徵232n、232p的頂表面232ft是刻面表面232f之一者。在第8E圖的一些實施例中，頂表面232ft與x-y平面大抵水平。替代地，頂表面232ft可以具有其他定向或者可以是彎曲表面。在一些實施例中，與鰭片結構210a、210b的最上表面相比，上表面232ft沿著z方向可以在更高的垂直準位。
每一個磊晶源極/汲極特徵232n、232p具有面向相鄰犧牲閘極結構214的兩個側面232s。各個刻面表面232f連接在兩個側面232s之間。磊晶源極/汲極特徵232n、232p的側面232s與第一半導體層206a、第二半導體層206b接觸，其在所得電晶體中用作通道區。磊晶源極/汲極特徵232n、232p的側面232s也與內部間隔物226的側表面226s和內部側壁間隔物216的側表面216s接觸。在第8E圖中，鰭片結構210a、210b的剖面以虛線顯示。鰭片結構210a、210b的虛線之外的區域中的側面232s與內部側壁間隔物216的側表面216s接觸。如第8F圖所示，內部間隔物226的側表面226s被相鄰的磊晶源極/汲極特徵232n或232p的側面232s覆蓋。
如上面所述，操作108、110和112可以對n型裝置和p型裝置分開地執行。舉例來說，操作108、110和112可以首先在n型裝置區中執行，同時p型裝置區被光阻層及/或罩幕層覆蓋，並且操作108、110和112可以在p型裝置區中再次執行，同時n型裝置區被光阻層及/或罩幕層覆蓋。
在操作114中，形成外部側壁間隔物234，如第9A圖至第9F圖所示。第9A圖、第9B圖個別是沿著第5圖中的線段A-A、B-B的半導體裝置200的示意性剖面圖。第9C圖、第9D圖、第9E圖個別是沿著第9A圖中的線段C-C、D-D、E-E的半導體裝置200的示意性剖面圖。第9F圖是第9A圖中標記的區域9F中的半導體裝置的示意性局部放大圖。
如第9A圖至第9E圖所示，外部側壁間隔物234形成在內部側壁間隔物216的暴露的側表面216s上。外部側壁間隔物234增加了後續形成的閘極電極和源極/汲極接點特徵之間的側壁間隔物的總厚度。在一些實施例中，外部側壁間隔物234藉由一或多層絕緣材料的毯覆沉積和後續的非等向性蝕刻製程形成。絕緣材料可以藉由任何合適沉積方法來沉積。在一些實施例中，外部側壁間隔物234可以藉由ALD或CVD形成。在一些實施例中，外部側壁間隔物234的絕緣材料可以包括一或多個介電材料。在一些實施例中，外部側壁間隔物234的絕緣材料可以包括選自氧化矽、氮化矽（例如Si 3N 4） 、摻雜碳的氧化矽、摻雜氮的氧化矽、多孔氧化矽或其組合的介電材料。在一些實施例中，內部側壁間隔物216和外部側壁間隔物234可以由相同的材料形成。在其他實施例中，內部側壁間隔物216和外部側壁間隔物234可以由不同的材料形成。
外部側壁間隔物234形成為對內部側壁間隔物216的增加的厚度，除了設置在犧牲閘極結構214和磊晶源極/汲極特徵232n、232p之間的內部側壁間隔物216的部分，如第9C圖和第9D圖所示。第9E圖顯示了外部側壁間隔物234在y-z平面中的區域。第8D圖顯示了內部側壁間隔物216在y-z平面中的區域。外部側壁間隔物234在y-z平面中比相鄰的內側壁間隔件216覆蓋更小的區域。如第9A圖、第9E圖和第9F圖所示，外部側壁間隔物234在刻面表面232f的端部接觸磊晶源極/汲極特徵232n、232p。每一對內部側壁間隔物216和外部壁間隔物234形成側壁間隔物功能以在相對兩側上的導電特徵之間提供絕緣。側壁間隔物的特徵在於具有兩個級別的厚度，並且在側面232s和刻面表面232f兩者上接觸磊晶源極/汲極特徵232n、232p。
外部側壁間隔物234具有沿著x方向的厚度T3，並且覆蓋相鄰的內部側壁間隔物216的一部分。在一些實施例中，厚度T3可以在約1nm和約12nm之間的範圍內。如第9F圖所示，內部側壁間隔物216和外部側壁間隔物234可以形成沿著x方向具有總厚度T4的側壁間隔物。在一些實施例中，總厚度T4在約4nm和15nm之間的範圍內。藉由選擇較厚的側壁間隔物和較薄的內部間隔物，本揭露實施例提高了將要形成的電晶體的效能。舉例來說，更厚的側壁間隔物減少後續形成的源極/汲極接點和閘極電極之間的電容並且提高裝置可靠度，並且更薄的內部間隔物增加了磊晶源極/汲極特徵232n、232p的體積，從而降低源極/汲極電阻並且提高離子效能、擴大源極/汲極特徵成長餘量（growth margin）、以及為p型裝置中的電洞遷移率（hole mobility）提供更大的壓縮應變（compressive strain）。
在一些實施例中，總厚度T4大於內部間隔物226的厚度T2。在一些實施例中，總厚度T4可以在約1nm和約5nm之間的範圍內大於厚度T2。小於1nm的厚度差不會提供足夠的好處來證明在兩個分開的操作中形成側壁間隔物是合理的，大於5nm的厚度差會減少源極/汲極接點特徵的空間而沒有額外的好處。在一些實施例中，總厚度T4與厚度T2的比率可以在1.1和2.0之間的範圍內。低於1.1的比率不會提供足夠的好處來證明在兩個分開的操作中形成側壁間隔物是合理的，大於2的比率會減少源極/汲極接點特徵的空間而沒有額外的好處。
在操作116中，接點蝕刻停止層（CESL）236和層間介電（ILD）層238順應性地形成在半導體基板上方，如第10A圖至第10F圖所示。第10A圖、第10B圖、第10C圖、第10D圖、第10E圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D、E-E的半導體裝置200的示意性剖面圖。第10F圖是沿著第10A圖中的線段F-F的半導體裝置200的示意性剖面圖。
CESL 236可以均勻地形成在半導體裝置200的暴露的表面上方。CESL 236形成在磊晶源極/汲極特徵232n、232p的暴露的刻面表面232f、外部側壁間隔物234的暴露的表面和隔離層212的暴露的表面上。CESL 236用作蝕刻停止層以在源極/汲極接點特徵的形成期間為磊晶源極/汲極特徵232n、232p提供保護。CESL 236可以包括氮化矽（Si 3N 4）、氮氧化矽（SiON）、氮碳化矽（SiCN）或任何其他合適材料，並且可以藉由CVD、PVD或ALD形成。
ILD層238形成在CESL 236上方。ILD層238的材料包括包含矽（Si）、氧（O）、碳（C）及/或氫（H）的化合物，例如氧化矽、氫氧碳化矽（SiCOH）和碳氧化矽（SiOC）。有機材料，例如聚合物，可以用於ILD層238。在一些實施例中，ILD層238可以藉由流動式CVD（FCVD）形成。ILD層238在移除犧牲閘極結構214期間保護磊晶源極/汲極特徵232n、232p。可以在沉積用於ILD層238的材料之後執行平坦化製程，例如化學機械研磨（chemical mechanical polishing；CMP）製程，以暴露犧牲閘極結構214以用於後續製程。
在操作118中，可以形成可選的閘極端部介電結構240，如第10C圖、第10D圖和第10F圖所示。閘極端部介電結構240用作隔離特徵以根據電路設計將閘極結構分成個別的部分作為個別的閘極。閘極端部介電結構240可以藉由微影製程形成以暴露犧牲閘極結構214的複數部分以及內部側壁間隔物216和外部側壁間隔物234的複數部分。接著進行一或多個蝕刻製程以選擇性地移除暴露的犧牲閘極結構214以及內部側壁間隔物216和外部側壁間隔物234的複數部分。接著沉積介電材料以形成閘極端部介電結構240。
在一些實施例中，閘極端部介電結構240可以包括選自矽、氧、碳、氮、低k介電質（k＜3.5）、其他合適材料或其組合的介電材料。舉例來說，閘極端部介電結構240可以包括氧化矽、氮化矽、氮氧化矽或碳化矽。閘極端部介電結構240可以藉由任何合適方法形成，例如CVD、PVD或ALD。
在操作120中，移除犧牲閘極結構214並且形成替代閘極結構248，如第11A圖至第11F圖所示。第11A圖、第11B圖、第11C圖、第11D圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D的半導體裝置200的示意性剖面圖。第11E圖和第11F圖是沿著第11A圖中的線段E-E、F-F的半導體裝置200的示意性剖面圖。
犧牲閘極介電層218和犧牲閘極電極層220使用乾式蝕刻、濕式蝕刻或其組合來移除。第一半導體層206a、第二半導體層206b被暴露並且後續被去除，導致閘極空腔圍繞第三半導體層208a、第四半導體層208b的奈米片。接著替代閘極結構248被填充在閘極空腔中。替代閘極結構248包括個別用於n型裝置和p型裝置的閘極介電層242n、242p和閘極電極層244n、244p。在一些實施例中，可以在形成閘極介電層242n、242p（統稱為242）之前在第三半導體層208a、第四半導體層208b上形成界面層（未顯示）。
閘極介電層242n、242p形成在閘極空腔中的暴露的表面上。閘極介電層242n、242p對於n型裝置和p型裝置可以具有不同的組成和尺寸，並且使用圖案化罩幕層和不同的沉積配方分開地形成。閘極介電層242n、242p可以包括一或多個介電材料，例如氧化矽、氮化矽或高k介電材料、其他合適介電材料及/或其組合。高k介電材料的示例包括二氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-三氧化二鋁（HfO 2-Al 2O 3）合金、其他合適高k介電材料及/或其組合。閘極介電層242n、242p可以藉由CVD、ALD或任何合適方法形成。
閘極電極層244n、244p（統稱為244）形成在閘極介電層242n、242p上以填充閘極空腔。閘極電極層244n、244p可以包括一或多個導電材料，例如鎢、鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦（TiN）、氮化鎢（WN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、碳氮化鉭（TaCN）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、金屬合金、其他合適材料及/或其組合。在一些實施例中，閘極電極層244n、244p可以藉由CVD、ALD、電鍍或其他合適方法形成。在一些實施例中，閘極電極層244n、244p可以包括不同的導電材料，並且在不同的製程中形成。替代地，閘極電極層244n、244p可以包括相同的導電材料，並且在相同的製程中形成。在形成閘極電極層244n、244p之後，執行平坦化製程（例如CMP製程），以移除閘極電極材料的多餘沉積，並且暴露ILD層238的頂表面。
在操作122中，自我對準接點（self-aligned contact；SAC）層250形成在替代閘極結構248上方，如第12A圖至第12C圖所示。第12A圖、第12B圖、第12C圖個別是沿著第5圖中的線段A-A、B-B、C-C的半導體裝置200的示意性剖面圖。
在一些實施例中，執行金屬閘極回蝕（metal gate etching back；MGEB）製程以形成自我對準接點（SAC）層250。執行一或多個蝕刻製程以移除閘極介電層242和閘極電極層244的複數部分，以在剩餘的閘極電極層244上方的區域中形成溝槽。MGEB製程可以是採用一或多個蝕刻劑（例如含氯氣體、含溴氣體及/或含氟氣體）的電漿蝕刻製程。蝕刻製程允許從ILD層238和CESL 236選擇性地蝕刻閘極介電層242和閘極電極層244。在一些實施例中，內部側壁間隔物216和外部側壁間隔物234也被回蝕刻到低於CESL 236的頂表面的準位（level），使得在形成源極/汲極金屬接點時，內部側壁間隔物216和外部側壁間隔物234可以被後續形成的SAC層250覆蓋和保護。
在一些實施例中，在沉積SAC層250之前，可以首先在閘極電極層244上方的溝槽中的暴露的表面上沉積金屬閘極襯墊（metal gate linerliner）（未顯示）。金屬閘極襯墊和SAC層250可以藉由合適沉積製程形成，例如CVD、PVD或ALD。金屬閘極襯墊可以用作閘極電極層244的擴散阻擋層。金屬閘極襯墊可以是包括（但不限於）氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮氧化矽（SiON）、氮碳氧化矽（SiOCN）、氧化鋯（ZrO）、氮化鋯（ZrN）或其組合的介電層。SAC層250可以是在後續用於金屬接點的溝槽和通孔圖案化期間可以用作蝕刻停止層的任何介電層。在一些實施例中，SAC層250可以是高k介電層。SAC層250可以是包括（但不限於）氧化矽（SiO）、矽化鉿（HfSi）、碳氧化矽（SiOC）、三氧化二鋁（Al 2O 3）、矽化鋯（ZrSi）、氮氧化鋁（AlON）、氧化鋯（ZrO）、氧化鉿（HfO）、氧化鈦（TiO）、氧化鋯鋁（ZrAlO）、氧化鋅（ZnO）、氧化鉭（TaO）、氧化鑭（LaO）、氧化釔（YO）、碳氮化鉭（TaCN）、氮化矽（SiN）、氮碳氧化矽（SiOCN）、矽（Si）、氮化鋯（ZrN）、氮碳化矽（SiCN）或其任何組合的介電層。
在使用SAC層250填充溝槽之後，執行平坦化製程（例如CMP製程），以移除SAC層250和金屬閘極襯墊的多餘沉積，從而暴露ILD層238的頂表面。在一些實施例中，SAC層250沿著z方向具有厚度T5。在一些實施例中，厚度T5可以在約3nm和30nm之間的範圍內。
在操作124中，形成源極/汲極接點特徵254，如第13A圖至第13F圖所示。第13A圖、第13B圖、第13E圖個別是沿著第5圖中的線段A-A、B-B、E-E的半導體裝置200的示意性剖面圖。第13C圖和第13D圖是沿著第13A圖中的線段C-C、D-D的半導體裝置200的示意性剖面圖。第13F圖是第13A圖中標記的區域13F中的半導體裝置的示意性局部放大圖。
接點空孔（contact hole）可以形成穿過ILD層238和CESL 236，以暴露磊晶源極/汲極特徵232n、232p，並且後續用導電材料填充。使用合適的微影和蝕刻技術來形成穿過各個層的接點空孔。在形成接點空孔之後，在由接點空孔暴露的磊晶源極/汲極特徵232n、232p的表面上選擇性地形成矽化物層252。可以藉由沉積金屬源層（metal source layer）以覆蓋暴露表面（包括磊晶源極/汲極特徵232n、232p的暴露表面），並且執行快速熱退火製程來形成矽化物層252。在一些實施例中，金屬源層包括選自鎢（W）、鈷（Co）、鎳（Ni）、鈦（Ti）、鉬（Mo）和鉭（Ta）的金屬層，或選自氮化鎢、氮化鈷、氮化鎳、氮化鈦、氮化鉬和氮化鉭的金屬氮化物層。在形成金屬源層之後，執行快速熱退火製程。在快速熱退火製程期間，磊晶源極/汲極特徵232n、232p上方的金屬源層的一部分與磊晶源極/汲極特徵232n、232p中的矽反應以形成矽化物層252。接著移除金屬源層的未反應部分。在一些實施例中，矽化物層252可以包括矽化鎢（WSi）、矽化鈷（CoSi）、矽化鎳（NiSi）、矽化鈦（TiSi）、矽化鉬（MoSi）和矽化鉭（TaSi）中的一或多者。
在形成矽化物層252之後，沉積導電材料以填充接點空孔，並且形成源極/汲極接點特徵254。可選地，在形成源極/汲極接點特徵254之前，可以在接點空孔中形成阻擋層（未顯示）。在一些實施例中，用於閘極接點的導電材料層可以藉由CVD、PVD、電鍍、ALD或其他合適技術形成。在一些實施例中，用於源極/汲極接點特徵254的導電材料包括氮化鈦（TiN）、氮化鉭（TaN）、鉭（Ta）、鈦（Ti）、鉿（Hf）、鋯（Zr）、鎳（Ni）、鎢（W）、鈷（Co）、銅（Cu）、銀（Ag）、鋁（Al）、鋅（Zn）、鈣（Ca）、金（Au）、鎂（Mg）、鉬（Mo）、鉻（Cr）等。後續，執行CMP製程以移除ILD層238的頂表面上方的導電材料層的一部分。
如第13A圖和第13F圖所示，設置在閘極電極層244n、244p和磊晶源極/汲極特徵232n、232p之間的間隔物包括內部間隔物226或內部側壁間隔物216。設置在閘極電極層244n、244p和磊晶源極/汲極特徵232n、232p之間的間隔物的厚度為厚度T1或厚度T2。設置在閘極電極層244n、244p和源極/汲極接點特徵254之間的間隔物包括內部側壁間隔物216和外部側壁間隔物234。設置在閘極電極層244n、244p和源極/汲極接點特徵254之間的間隔物的厚度是厚度T4，其是厚度T1和厚度T3的總和。閘極電極層244n、244p和磊晶源極/汲極特徵232n、232p之間的較薄間隔物提供增加的磊晶源極/汲極特徵232n、232p的體積，這降低了離子電阻並且提高了裝置效能。閘極電極層244n、244p和源極/汲極接點特徵254之間的較厚間隔物減小了它們之間的電容並且增加了崩潰電壓（breakdown voltage）。
在操作126中，介電層（層間介電層）256沉積在ILD層238和到源極/汲極接點特徵254的接點通孔258和到閘極電極層244的閘極接點260上，如第14A圖至第14F圖所示。第14A圖、第14B圖、第14C圖、第14D圖、第14E圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D、E-E的半導體裝置200的示意性剖面圖。第14F圖是半導體裝置200的示意性平面圖。第14F圖示意性地顯示了半導體裝置200中的閘極接點260和接點通孔258的相對位置。第14F圖中的線段A-A、B-B、C-C、D-D、E-E對應第5圖中的線段A-A、B-B、C-C、D-D、E-E，並且表示第14A圖、第14B圖、第14C圖、第14D圖、第14E圖中所示的剖面的位置。
ILD層256可以被稱為金屬間介電（IMD）層以向半導體裝置200提供導電饒線。在一些實施例中，ILD層256可以包括低k介電材料，例如包含矽（Si）、氧（O）、碳（C）及/或氫（H）的化合物，例如氧化矽、氫氧碳化矽（SiCOH）和碳氧化矽（SiOC）。有機材料（例如聚合物）可以用於ILD層256。
使用合適的微影和蝕刻技術來形成穿過ILD層256的接點開口（例如溝槽和通孔），以暴露源極/汲極接點特徵254和SAC層250的複數部分。可以藉由合適的方法移除暴露的SAC層250以暴露下方的閘極電極層244。在形成接點開口之後，沉積導電材料以填充接點開口，並且形成源極/汲極接點通孔258和閘極接點260。可選地，在填充導電材料之前，可以在接點開口中形成阻擋層（未顯示）。在一些實施例中，用於閘極接點260和源極/汲極接點通孔258的導電材料層可以藉由CVD、PVD、電鍍、ALD或其他合適技術形成。在一些實施例中，用於源極/汲極接點通孔258的導電材料可以包括氮化鈦（TiN）、氮化鉭（TaN）、鉭（Ta）、鈦（Ti）、鉿（Hf）、鋯（Zr）、鎳（Ni）、鎢（W）、鈷（Co）、銅（Cu）、銀（Ag）、鋁（Al）、鋅（Zn）、鈣（Ca）、金（Au）、鎂（Mg）、鉬（Mo）、鉻（Cr）等。後續，執行CMP製程以移除ILD層256的頂表面上方的導電材料層的一部分，在其上可以形成後續層（例如IMD層）。
第15A圖至第15B圖和第16A圖至第16H圖根據本公開的另一個實施例示意性地示出了半導體裝置200a。半導體裝置200a與半導體裝置200相似，除了半導體裝置200a包括形成在不同裝置單元之間的介電閘極結構262。在操作118之前，可以使用上面所述的方法100來製造半導體裝置200a，從而得到如第10A圖至第10F圖所示的半導體結構。第15A圖至第15B圖示意性地顯示了在其中形成介電閘極結構262的操作120之後的半導體裝置200a。第15A圖、第15B圖個別是沿著第5圖中的線段A-A、B-B的半導體裝置200a的示意性剖面圖。
在形成替代閘極結構248的操作120期間，移除選定的犧牲閘極結構214和在選定的犧牲閘極結構214下方的鰭片結構210a、210b，以在內部側壁間隔物216之間形成溝槽。接著在溝槽中填充介電材料264以形成介電閘極結構262。在一些實施例中，用於介電閘極結構262的溝槽形成在磊晶源極/汲極特徵232n、232p的底表面232b下方的準位，以有效地隔離相鄰單元的源極/汲極特徵。在一些實施例中，介電材料264可以包括一或多個介電材料。在一些實施例中，介電材料264包括氧化矽、氮化矽、氮氧化矽、FSG、低k介電質、其組合。介電材料264可以藉由HDP-CVD、FCVD或其他合適沉積製程形成。
在一些實施例中，介電材料264的底表面264b可以在磊晶源極/汲極特徵232n、232p的底表面232b下方的距離H1。在一些實施例中，距離H1在約10nm和約100nm之間的範圍內。小於10nm的距離不足以將介電閘極結構262的相對兩側上的井區隔離。大於100nm的距離會增加操作成本而沒有額外的好處和對井電阻的影響。
在形成介電閘極結構262和替代閘極結構之後，可以後續執行方法100的操作122至126以產生如第16A圖至第16F圖所示的半導體裝置200a。第16A圖、第16B圖、第16C圖、第16D圖、第16E圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D、E-E的半導體裝置200a的示意性剖面圖。第16F圖是半導體裝置200a的示意性佈局圖。第16F圖中的線段A-A、B-B、C-C、D-D、E-E對應第5圖中的線段A-A、B-B、C-C、D-D、E-E，並且表示第16A圖、第16B圖、第16C圖、第16D圖、第16E圖中所示的剖面的位置。第16G圖至第16H圖個別是沿著第16A圖中的線段G-G、H-H的半導體裝置200a的示意性剖面圖。
如第16A圖、第16B圖、第16G圖、第16H圖所示，內部間隔物226、內部側壁間隔物216和外部側壁間隔物234靠著（against）介電閘極結構262的介電材料264的側壁264s設置。設置在介電閘極結構262和源極/汲極接點特徵254之間的間隔物包括內部側壁間隔物216和外部側壁間隔物234。設置在介電閘極結構262的其他部分的間隔物的厚度為厚度T4，其是厚度T1與厚度T3的總和。介電閘極結構262和磊晶源極/汲極特徵232n、232p之間的較薄間隔物提供增加的磊晶源極/汲極特徵232n、232p的體積，這降低了離子電阻並且提高了裝置效能。
第17圖是根據本揭露實施例的用於製造半導體裝置的方法100a的流程圖。方法100a與第1圖的方法100相似，不同之處在於方法100a包括減小通道區厚度的操作119。可以在形成替代閘極結構之前執行操作119。圖18A-18F和圖19A-H示意性地顯示了根據方法100a製造的半導體裝置200b的各個站點。在操作118之前，可以使用上面所述的方法100來製造半導體裝置200b，從而得到如第10A圖至第10F圖所示的半導體結構。
第18A圖至第18F圖示意性地顯示了在操作119之後的半導體裝置200b，其中減小了通道區的厚度。第18A圖、第18B圖、第18C圖、第18D圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D的半導體裝置200b的示意性剖面圖。第18E圖至第18F圖個別是沿著第18A圖中的線段E-E、F-F的半導體裝置200b的示意性剖面圖。
在操作119中，首先使用乾式蝕刻、濕式蝕刻或其組合移除犧牲閘極介電層218和犧牲閘極電極層220。第一半導體層206a、第二半導體層206b被暴露並且後續被移除，導致閘極空腔圍繞第三半導體層208a、第四半導體層208b的奈米片。
根據本公開的實施例，執行合適的蝕刻製程（例如乾式蝕刻、濕式蝕刻或其組合），以減小第三半導體層208a、第四半導體層208b的厚度。在一些實施例中，使用包括四氟甲烷（CF 4）、六氟化硫（SF 6）、三氟化氮（NF 3）、氯氣（Cl 2）或氟（F 2）的蝕刻劑執行電漿蝕刻。在一些實施例中，執行使用四氟甲烷（CF 4）、六氟化硫（SF 6）和二氯化硼（BCl 2）和氯氣（Cl 2）的反應離子蝕刻製程。在其他實施例中，使用氫氧化鉀（KOH）、乙二胺鄰苯二酚（EDP）、四甲基氫氧化銨（TMAH）或類似物的濕式蝕刻製程可以被使用。
如第18A圖、第18C圖和第18F圖所示，在閘極區中暴露的第三半導體層208a、第四半導體層208b的複數部分被蝕刻，以沿著z方向從原始的厚度CT1到減小的厚度CT2。藉由減小通道區的厚度，可以減小所得裝置中的汲極引發能障下降（Drain-induced barrier lowering；DIBL）或短通道效應。厚度CT1和厚度CT1之間的差異可以在0.5nm和3nm之間的範圍內。小於0.5nm的厚度差異不會提供足夠的好處來證明操作成本是合理的，大於3nm的厚度差異可能會影響奈米片通道的結構完整性（integrity）而沒有額外的好處。在一些實施例中，厚度CT1與厚度CT2的比率可以在1.1和2.0之間的範圍內。低於1.1的比率不會提供足夠的好處來證明操作成本是合理的，大於2的比率可能會影響奈米片通道的結構完整性而沒有額外的好處。
在一些實施例中，由於蝕刻製程的結果，閘極區中的第三半導體層208a、第四半導體層208b還具有沿著y方向減小的尺寸。如第18F圖所示，在蝕刻製程之後，閘極區中的第三半導體層208a、第四半導體層208b具有從原始的寬度W1減小的寬度W2。在一些實施例中，寬度W1和寬度W2之間的差異在0.1nm和3nm之間。在一些實施例中，可以調整蝕刻製程參數或製程氣體以執行非等向性蝕刻，第三半導體層208a、第四半導體層208b的寬度保持大抵相同。
在減小第三半導體層208a、第四半導體層208b的厚度之後，可以後續執行方法100a的操作120至126以產生如第19A圖至第19H圖所示的半導體裝置200b。第19A圖、第19B圖、第19C圖、第19D圖、第19E圖個別是沿著第5圖中的線段A-A、B-B、C-C、D-D、E-E的半導體裝置200b的示意性剖面圖。第19F圖是第19A圖的區域19F中的半導體裝置200b的示意性局部放大圖。第19GE圖至第19H圖個別是沿著第19A圖中的線段G-G、H-H的半導體裝置200b的示意性剖面圖。
如第19A圖和第19F圖所示，在磊晶源極/汲極特徵232n或232p之間的半、第三半導體層208a、第四半導體層208b（即奈米片通道）被成形為像啞鈴（dump-bell），每一個具有由較薄的中間部208m連接的兩個較厚的端部208e。第三半導體層208a/第四半導體層208b的端部208e與磊晶源極/汲極特徵232n或232p接觸。端部208e也與內部側壁間隔物216和內部間隔物226接觸。端部208e被內部間隔物226和內部側壁間隔物216圍繞。在一些實施例中，沿著x方向的長度EL大抵相似於內部側壁間隔物216的厚度T1或內部間隔物226的厚度T2。第三半導體層208a/第四半導體層208b的中間部208m被閘極介電層242n或242p圍繞。端部208e沿著z方向具有原始的厚度CT1，並且中間部208m沿著z方向具有減小的厚度CT2。在一些實施例中，如第19H圖所示，端部208e沿著y方向具有原始的寬度W1，並且中間部208m沿著y方向具有減小的寬度W2。中間部中的減小的厚度降低了裝置中的DIBL，並且提高了擺幅效能（swing effect）。中間部208m中的減小的厚度還提供了用於閘極介電層242和閘電極層244的形成的奈米片溝道之間的增加的間距，因此提高了薄膜品質並且導致提高的裝置效能。藉由在形成替代閘極結構之前減薄半導體奈米片，本揭露的實施例在不犧牲通道電阻和磊晶生長餘量的情況下提高了裝置擺幅效能、減小了DIBL效應。
在一些實施例中，如第19A圖和第19F圖所示，半導體裝置200b也具有與半導體裝置200和200a相似的兩層厚度的間隔物。在其他實施例中，可以省略外部側壁間隔物234。
此處描述的各種實施例或示例提供了優於現有技術的多個優點。舉例來說，藉由在形成磊晶源極/汲極特徵之前形成內部側壁間隔物並且在磊晶源極/汲極特徵之後形成外部側壁間隔物，本揭露的實施例增加了磊晶源極/汲極特徵的體積，從而提高了離子效能。較厚的側壁間隔物也減少了源極/汲極接點和閘極電極之間的電容。藉由在形成替代閘極結構之前減薄半導體奈米片，本揭露的實施例在不犧牲通道電阻和磊晶生長餘量的情況下提高了裝置擺幅效能、減小了DIBL效應。
本揭露的一些實施例提供了一種半導體裝置，半導體裝置包括具有一第一側面、與第一側面相對的第二側面、以及連接至第一側面和第二側面的刻面表面的磊晶源極/汲極特徵；與磊晶源極/汲極特徵的第一側面接觸的二或多個半導體層；圍繞上述二或多個半導體層的閘極結構；設置在二或多個半導體層之間的內部間隔物，其中內部間隔物與磊晶源極/汲極特徵的第一側面和閘極結構接觸，並且內部間隔物具有第一厚度；與閘極結構、磊晶源極/汲極特徵的第一側面和刻面表面接觸的側壁間隔物，其中側壁間隔物具有第二厚度，並且第二厚度與第一厚度的比率在1.1和2.0之間的範圍內。
在一些實施例中，側壁間隔物包括：內部側壁間隔物，與閘極結構和磊晶源極/汲極特徵的第一側面接觸；以及外部側壁間隔物，與內部側壁間隔物和磊晶源極/汲極特徵的刻面表面接觸。
在一些實施例中，內部側壁間隔物具有第一厚度。
在一些實施例中，半導體裝置更包括源極/汲極接點特徵，源極/汲極接點特徵連接至磊晶源極/汲極特徵，其中內部側壁間隔物和外部側壁間隔物設置在源極/汲極接點特徵和閘極結構之間。
在一些實施例中，半導體裝置更包括：第二閘極結構，設置在磊晶源極/汲極特徵的第二側面；以及第二側壁間隔物，與第二閘極結構、磊晶源極/汲極特徵的第二側面和刻面表面接觸。
在一些實施例中，二或多個半導體層中的每一者包括與磊晶源極/汲極特徵接觸的端部、從端部延伸的中間部，端部具有第一通道厚度，並且中間部具有小於第一通道厚度的第二通道厚度。
在一些實施例中，端部具有大抵等於第一厚度的長度。
本揭露的一些實施例提供了一種半導體裝置，半導體裝置包括二或多個半導體層，其中二或多個半導體層中的每一者包括第一端部、第二端部、連接第一端部和第二端部的中間部，第一端部具有第一通道厚度，中間部具有第二通道厚度，第二端部具有第三通道厚度，並且第二通道厚度小於第一通道厚度和第三通道厚度；圍繞二或多個半導體層的中間部的閘極結構；具有第一側面和連接至第一側面的第一刻面表面的第一源極/汲極特徵，其中第一側面與二或多個半導體層的第一端部接觸；具有第二側面和連接至第二側面的第二刻面表面的第二源極/汲極特徵，其中第二側面與二或多個半導體層的第二端部接觸；設置在二或多個半導體層之間的複數內部間隔物；設置在閘極結構上的第一側壁間隔物；以及設置在閘極結構上的第二側壁間隔物。
在一些實施例中，第一端部被內部間隔物和第一側壁間隔物圍繞。
在一些實施例中，第一側壁間隔物與第一源極/汲極特徵的第一側面和第一刻面表面接觸，並且第二側壁間隔物與第二源極/汲極特徵的第二側面和第二刻面表面接觸。
在一些實施例中，內部間隔物具有第一厚度，並且第一側壁間隔物和第二側壁間隔物具有大於第一厚度的第二厚度。
在一些實施例中，第一側壁間隔物和第二側壁間隔物中的每一者包括：內部側壁間隔物，與閘極結構和對應的源極/汲極特徵的側面接觸；以及外部側壁間隔物，與內部側壁間隔物和對應的源極/汲極特徵的刻面表面接觸。
在一些實施例中，內部側壁間隔物具有第一厚度。
在一些實施例中，半導體裝置更包括連接至第一源極/汲極特徵的源極/汲極接點特徵，並且內部側壁間隔物和外部側壁間隔物設置在源極/汲極接點特徵和閘極結構之間。
本揭露的一些實施例提供了一種半導體裝置之形成方法，半導體裝置之形成方法包括形成鰭片結構，鰭片結構包括二或多個第一半導體層，二或多個第一半導體層與二或多個第二半導體層交替堆疊；在鰭片結構上方形成犧牲閘極結構；在犧牲閘極結構的側壁上方形成內部側壁間隔物，其中內部側壁間隔物具有背向犧牲閘極結構的側表面，其中內部側壁間隔物具有減小的厚度；沿著內部側壁間隔物的側表面回蝕鰭片結構；藉由部分地移除二或多個第二半導體層，並且在其中填充介電材料來形成複數內部間隔物；從二或多個第一半導體層磊晶成長源極/汲極特徵，其中源極/汲極特徵具有側面和刻面表面，並且源極/汲極特徵的側面與內部間隔物和內部側壁間隔物的側表面的一部分接觸，並且內部側壁間隔物的減小的厚度增加了源極/汲極特徵的體積；在內部側壁間隔物的側表面上方形成外部側壁間隔物，其中外部側壁間隔物與源極/汲極特徵的刻面表面接觸；在外部側壁間隔物和源極/汲極特徵上方沉積接點蝕刻停止層（CESL）；以及在接點蝕刻停止層上方形成層間介電（ILD）層。
在一些實施例中，半導體裝置之形成方法，更包括：移除犧牲閘極結構，以暴露鰭片結構；從鰭片結構移除二或多個第二半導體層，以暴露內部間隔物之間的二或多個第一半導體層，內部間隔物具有小於內部側壁間隔物和外部側壁間隔物的組合厚度的厚度，並且二或多個第一半導體層的延伸長度被暴露以提高閘極長度；在二或多個第一半導體層上方沉積閘極介電層；以及在閘極介電層上方沉積閘極電極層。
在一些實施例中，半導體裝置之形成方法，更包括：在沉積閘極介電層的操作之前，減少二或多個第一半導體層的厚度，以提高裝置擺幅效能並且降低DIBL效應，其中二或多個第一半導體層中的每一者包括具有第一厚度的端部和具有第二厚度的中間部，端部與內部間隔物接觸，並且中間部與閘極介電層接觸。
在一些實施例中，半導體裝置之形成方法，更包括：回蝕閘極電極層、內部側壁間隔物和外部側壁間隔物；以及在閘極電極層、內部側壁間隔物和外部側壁間隔物上方沉積自我對準介電層。
在一些實施例中，半導體裝置之形成方法，更包括：在層間介電層中形成源極/汲極接點特徵，其中內部側壁間隔物和外部側壁間隔物設置在源極/汲極接點特徵和閘極電極層之間，其間具有減小的電容。
在一些實施例中，形成內部側壁間隔物的操作包括以減小的厚度形成內部側壁間隔物以增加後續形成的源極/汲極特徵的體積。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:方法 102~126:操作 200:半導體裝置 202:基板 204a:p井 204b:n井 206a:第一半導體層 206b:第二半導體層 208a:第三半導體層 208b:第四半導體層 210a:鰭片結構 210b:鰭片結構 W1:寬度 CT1:厚度 GT1:厚度 S1:通道間距 212:隔離層 A-A:線段 B-B:線段 C-C:線段 D-D:線段 E-E:線段 218:犧牲閘極介電層 220:犧牲閘極電極層 222:襯墊層 224:罩幕層 214:犧牲閘極結構 216:內部側壁間隔物 T1:厚度 216s:側表面 205:源極/汲極空腔 7C:區域 226:內部間隔物 226s:側表面 T2:厚度 8F:區域 232n:磊晶源極/汲極特徵 232p:磊晶源極/汲極特徵 232f:刻面平面 232ft:頂表面 232s:側面 234:外部側壁間隔物 9F:區域 T3:厚度 T4:總厚度 236:接點蝕刻停止層 238:層間介電層 240:閘極端部介電結構 248:替代閘極結構 242n:閘極介電層 242p:閘極介電層 244n:閘極電極層 244p:閘極電極層 250:自我對準接點層 T5:厚度 252:矽化物層 254:源極/汲極接點特徵 13F:區域 256:介電層、層間介電層 258:接點通孔、源極/汲極接點通孔 260:閘極接點 200a:半導體裝置 262:介電閘極結構 264:介電材料 232b:底表面 264b:底表面 264s:側壁 H1:距離 100a:方法 200b:半導體裝置 CT1:厚度 CT2:厚度 W2:寬度 19F:區域 208m:中間部 208e:端部 EL:長度
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖是根據本揭露實施例的半導體裝置的製造方法的流程圖。 第2圖、第3圖、第4圖、第5圖、第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第6A圖、第6B圖、第7A圖、第7B圖、第7C圖、第7D圖、第8A圖、第8B圖、第8C圖、第8D圖、第8E圖、第8F圖、第9A圖、第9B圖、第9C圖、第9D圖、第9E圖、第9F圖、第10A圖、第10B圖、第10C圖、第10D圖、第10E圖、第10F圖、第11A圖、第11B圖、第11C圖、第11D圖、第11E圖、第11F圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第13D圖、第13E圖、第13F圖、第14A圖、第14B圖、第14C圖、第14D圖、第14E圖、以及第14F圖根據本揭露實施例示意性地顯示了製造半導體裝置的各個站點。 第15A圖、第15B圖、第16A圖、第16B圖、第16C圖、第16D圖、第16E圖、第16F圖、第16G圖、以及第16H圖根據本揭露的另一個實施例示意性地顯示了半導體裝置。 第17圖是根據本揭露實施例的半導體裝置的製造方法的流程圖。 第18A圖、第18B圖、第18C圖、第18D圖、第18E圖、第18F圖、第19A圖、第19B圖、第19C圖、第19D圖、第19E圖、第19F圖、第19G圖、以及第19H圖示意性地顯示了根據本揭露實施例製造的半導體裝置的各個站點。
無
100:方法
102~126:操作

Claims (20)

  1. 一種半導體裝置，包括： 一磊晶源極/汲極特徵，具有一第一側面、與上述第一側面相對的一第二側面、以及連接至上述第一側面和上述第二側面的一刻面表面； 二或多個半導體層，與上述磊晶源極/汲極特徵的上述第一側面接觸； 一閘極結構，圍繞上述二或多個半導體層； 一內部間隔物，設置在上述二或多個半導體層之間，其中上述內部間隔物與上述磊晶源極/汲極特徵的上述第一側面和上述閘極結構接觸，並且上述內部間隔物具有一第一厚度；以及 一側壁間隔物，與上述閘極結構、上述磊晶源極/汲極特徵的上述第一側面和上述刻面表面接觸，其中上述側壁間隔物具有一第二厚度，並且上述第二厚度與上述第一厚度的一比率在1.1和2.0之間的範圍內。
  2. 如請求項1之半導體裝置，其中上述側壁間隔物包括： 一內部側壁間隔物，與上述閘極結構和上述磊晶源極/汲極特徵的上述第一側面接觸；以及 一外部側壁間隔物，與上述內部側壁間隔物和上述磊晶源極/汲極特徵的上述刻面表面接觸。
  3. 如請求項2之半導體裝置，其中上述內部側壁間隔物具有上述第一厚度。
  4. 如請求項2之半導體裝置，更包括： 一源極/汲極接點特徵，連接至上述磊晶源極/汲極特徵，其中上述內部側壁間隔物和上述外部側壁間隔物設置在上述源極/汲極接點特徵和上述閘極結構之間。
  5. 如請求項1之半導體裝置，更包括： 一第二閘極結構，設置在上述磊晶源極/汲極特徵的上述第二側面；以及 一第二側壁間隔物，與上述第二閘極結構、上述磊晶源極/汲極特徵的上述第二側面和上述刻面表面接觸。
  6. 如請求項1之半導體裝置，其中上述二或多個半導體層中的每一者包括與上述磊晶源極/汲極特徵接觸的一端部、從上述端部延伸的一中間部，上述端部具有一第一通道厚度，並且上述中間部具有小於上述第一通道厚度的一第二通道厚度。
  7. 如請求項6之半導體裝置，其中上述端部具有大抵等於上述第一厚度的一長度。
  8. 一種半導體裝置，包括： 二或多個半導體層，其中上述二或多個半導體層中的每一者包括一第一端部、一第二端部、連接上述第一端部和上述第二端部的一中間部，上述第一端部具有一第一通道厚度，上述中間部具有一第二通道厚度，上述第二端部具有一第三通道厚度，並且上述第二通道厚度小於上述第一通道厚度和上述第三通道厚度； 一閘極結構，圍繞上述二或多個半導體層的上述中間部； 一第一源極/汲極特徵，具有一第一側面和連接至上述第一側面的一第一刻面表面，其中上述第一側面與上述二或多個半導體層的上述第一端部接觸； 一第二源極/汲極特徵，具有一第二側面和連接至上述第二側面的一第二刻面表面，其中上述第二側面與上述二或多個半導體層的上述第二端部接觸； 複數內部間隔物，設置在上述二或多個半導體層之間； 一第一側壁間隔物，設置在上述閘極結構上；以及 一第二側壁間隔物，設置在上述閘極結構上。
  9. 如請求項8之半導體裝置，其中上述第一端部被上述內部間隔物和上述第一側壁間隔物圍繞。
  10. 如請求項9之半導體裝置，其中上述第一側壁間隔物與上述第一源極/汲極特徵的上述第一側面和上述第一刻面表面接觸，並且上述第二側壁間隔物與上述第二源極/汲極特徵的上述第二側面和上述第二刻面表面接觸。
  11. 如請求項10之半導體裝置，其中上述內部間隔物具有一第一厚度，並且上述第一側壁間隔物和上述第二側壁間隔物具有大於上述第一厚度的一第二厚度。
  12. 如請求項11之半導體裝置，其中上述第一側壁間隔物和上述第二側壁間隔物中的每一者包括： 一內部側壁間隔物，與上述閘極結構和上述對應的源極/汲極特徵的上述側面接觸；以及 一外部側壁間隔物，與上述內部側壁間隔物和上述對應的源極/汲極特徵的上述刻面表面接觸。
  13. 如請求項12之半導體裝置，其中上述內部側壁間隔物具有上述第一厚度。
  14. 如請求項12之半導體裝置，更包括連接至上述第一源極/汲極特徵的一源極/汲極接點特徵，並且上述內部側壁間隔物和上述外部側壁間隔物設置在上述源極/汲極接點特徵和上述閘極結構之間。
  15. 一種半導體裝置之形成方法，包括： 形成一鰭片結構，上述鰭片結構包括二或多個第一半導體層，上述二或多個第一半導體層與二或多個第二半導體層交替堆疊； 在上述鰭片結構上方形成一犧牲閘極結構； 在上述犧牲閘極結構的一側壁上方形成一內部側壁間隔物，其中上述內部側壁間隔物具有背向上述犧牲閘極結構的一側表面，其中上述內部側壁間隔物具有一減小的厚度； 沿著上述內部側壁間隔物的上述側表面回蝕上述鰭片結構； 藉由部分地移除上述二或多個第二半導體層，並且在其中填充一介電材料來形成複數內部間隔物； 從上述二或多個第一半導體層磊晶成長一源極/汲極特徵，其中上述源極/汲極特徵具有一側面和一刻面表面，並且上述源極/汲極特徵的上述側面與上述內部間隔物和上述內部側壁間隔物的上述側表面的一部分接觸，並且上述內部側壁間隔物的上述減小的厚度增加了上述源極/汲極特徵的一體積； 在上述內部側壁間隔物的上述側表面上方形成一外部側壁間隔物，其中上述外部側壁間隔物與上述源極/汲極特徵的上述刻面表面接觸； 在上述外部側壁間隔物和上述源極/汲極特徵上方沉積一接點蝕刻停止層；以及 在上述接點蝕刻停止層上方形成一層間介電層。
  16. 如請求項15之半導體裝置之形成方法，更包括： 移除上述犧牲閘極結構，以暴露上述鰭片結構； 從上述鰭片結構移除上述二或多個第二半導體層，以暴露上述內部間隔物之間的上述二或多個第一半導體層，上述內部間隔物具有小於上述內部側壁間隔物和上述外部側壁間隔物的一組合厚度的一厚度，並且上述二或多個第一半導體層的一延伸長度被暴露以提高一閘極長度； 在上述二或多個第一半導體層上方沉積一閘極介電層；以及 在上述閘極介電層上方沉積一閘極電極層。
  17. 如請求項16之半導體裝置之形成方法，更包括： 在沉積上述閘極介電層的操作之前，減少上述二或多個第一半導體層的厚度，以提高裝置擺幅效能並且降低汲極引發能障下降效應，其中上述二或多個第一半導體層中的每一者包括具有一第一厚度的一端部和具有一第二厚度的一中間部，上述端部與上述內部間隔物接觸，並且上述中間部與上述閘極介電層接觸。
  18. 如請求項16之半導體裝置之形成方法，更包括： 回蝕上述閘極電極層、上述內部側壁間隔物和上述外部側壁間隔物；以及 在上述閘極電極層、上述內部側壁間隔物和上述外部側壁間隔物上方沉積一自我對準介電層。
  19. 如請求項18之半導體裝置之形成方法，更包括： 在上述層間介電層中形成一源極/汲極接點特徵，其中上述內部側壁間隔物和上述外部側壁間隔物設置在上述源極/汲極接點特徵和上述閘極電極層之間，其間具有減小的電容。
  20. 如請求項15之半導體裝置之形成方法，其中形成上述內部側壁間隔物的操作包括以上述減小的厚度形成上述內部側壁間隔物以增加後續形成的上述源極/汲極特徵的一體積。
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