TW202301634A - 電晶體結構與記憶體結構 - Google Patents

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Abstract

一種電晶體結構，包括第一摻雜層、第二摻雜層、通道層、閘極與介電結構。第二摻雜層位在第一摻雜層上。通道層位在第一摻雜層與第二摻雜層之間。閘極貫穿第二摻雜層與通道層。第二摻雜層與通道層分別環繞閘極。介電結構位在閘極與第二摻雜層之間，且位在閘極與通道層之間。

Description

電晶體結構與記憶體結構
本發明實施例是有關於一種半導體結構，且特別是有關於一種電晶體結構與記憶體結構。
隨著半導體技術的進步，半導體產業持續不斷地縮小半導體元件(如，電晶體)的尺寸，以降低元件的佔用面積(footprint)，進而提升元件密度。然而，如何進一步降低元件的佔用面積為目前不斷努力的目標。
本發明提供一種電晶體結構與記憶體結構，其可有效地降低元件的佔用面積。
本發明提出一種電晶體結構，包括第一摻雜層、第二摻雜層、通道層、閘極與介電結構。第二摻雜層位在第一摻雜層上。通道層位在第一摻雜層與第二摻雜層之間。閘極貫穿第二摻雜層與通道層。第二摻雜層與通道層分別環繞閘極。介電結構位在閘極與第二摻雜層之間，且位在閘極與通道層之間。
依照本發明的一實施例所述，在上述電晶體結構中，部分閘極可位在第一摻雜層中。第一摻雜層可環繞閘極。
依照本發明的一實施例所述，在上述電晶體結構中，介電結構更可位在閘極與第一摻雜層之間。
依照本發明的一實施例所述，在上述電晶體結構中，閘極可貫穿第一摻雜層。
依照本發明的一實施例所述，在上述電晶體結構中，介電結構可包覆閘極位在第一摻雜層中的一端。
依照本發明的一實施例所述，在上述電晶體結構中，第一摻雜層、第二摻雜層與通道層可源自於同一個材料層。
依照本發明的一實施例所述，在上述電晶體結構中，第一摻雜層、第二摻雜層與通道層可源自於不同材料層。
依照本發明的一實施例所述，在上述電晶體結構中，更可包括絕緣層。絕緣層環繞第一摻雜層、第二摻雜層與通道層。
本發明提出一種記憶體結構，包括電晶體結構與儲存節點(storage node)。電晶體結構包括第一摻雜層、第二摻雜層、通道層、閘極與介電結構。第二摻雜層位在第一摻雜層上。通道層位在第一摻雜層與第二摻雜層之間。閘極貫穿第二摻雜層與通道層。第二摻雜層與通道層分別環繞閘極。介電結構位在閘極與第二摻雜層之間，且位在閘極與通道層之間。儲存節點電性連接於第一摻雜層與第二摻雜層中的一者。
依照本發明的一實施例所述，在上述記憶體結構中，部分閘極可位在第一摻雜層中。第一摻雜層可環繞閘極。
依照本發明的一實施例所述，在上述記憶體結構中，介電結構更可位在閘極與第一摻雜層之間。
依照本發明的一實施例所述，在上述記憶體結構中，閘極可貫穿第一摻雜層。
依照本發明的一實施例所述，在上述記憶體結構中，介電結構可包覆閘極位在第一摻雜層中的一端。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括絕緣層。絕緣層環繞第一摻雜層、通道層與第二摻雜層。
依照本發明的一實施例所述，上述記憶體結構可為動態隨機存取記憶體(dynamic random access memory，DRAM)。
依照本發明的一實施例所述，在上述記憶體結構中，儲存節點可為電容器。
依照本發明的一實施例所述，在上述記憶體結構中，更可包括第一導線、第二導線、導電插塞(conductive plug)與第三導線。第一導線電性連接於閘極。第二導線電性連接於第二摻雜層。導電插塞電性連接於第二導線與儲存節點。儲存節點與第一導線可位在電晶體結構的同一側。第三導線電性連接於第一摻雜層。
依照本發明的一實施例所述，在上述記憶體結構中，更包括第一導線、第二導線與導電插塞。第一導線電性連接於閘極。第二導線電性連接於第二摻雜層。導電插塞電性連接於第一摻雜層與儲存節點。儲存節點與第一導線可分別位在電晶體結構的相對兩側。
依照本發明的一實施例所述，在上述記憶體結構中，電晶體結構與儲存節點可位在同一個基底上。
依照本發明的一實施例所述，在上述記憶體結構中，電晶體結構與儲存節點可位在不同基底上。
基於上述，在本發明所提出的電晶體結構與記憶體結構中，通道層位在第一摻雜層與第二摻雜層之間，閘極貫穿第二摻雜層與通道層，且第二摻雜層與通道層分別環繞閘極。此外，介電結構位在閘極與第二摻雜層之間，且位在閘極與通道層之間。藉此，上述電晶體結構可為通道全包覆式電晶體(channel-all-around (CAA) transistor)，且可有效地降低元件的佔用面積，以提升元件密度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為根據本發明一實施例的電晶體結構的立體圖。圖1B為沿著圖1A中的I-I’剖面線的剖面圖。圖1C為根據本發明一實施例的電晶體結構的立體圖。此外，在圖1C中，摻雜層102、摻雜層104、通道層106與絕緣層116是以透明的方式呈現。圖1D為根據本發明一實施例的電晶體陣列的立體圖。
請參照圖1A至圖1C，電晶體結構100包括摻雜層102、摻雜層104、通道層106、閘極108與介電結構110。電晶體結構100可位在基底上。在本實施例以及其他實施例中，為了簡化圖式，因此未繪示出基底。基底可為半導體基底，如矽基底。摻雜層102可用以作為電晶體的源極或汲極。摻雜層102可為經摻雜的半導體層。在一些實施例中，上述半導體層可為基底的一部分。在另一些實施例中，上述半導體層可為基底以外的半導體層。舉例來說，上述半導體層的材料可為矽(Si)、鍺(Ge)、矽鍺合金(SiGe)或碳化矽(SiC)等IV族半導體材料、砷化鎵(GaAs)、氮化鎵(GaN)或磷化銦(InP)等III-V族半導體材料或硒化鋅(ZnSe)等II-VI族半導體材料。
摻雜層104位在摻雜層102上。摻雜層104可用以作為電晶體的源極或汲極。摻雜層104可為經摻雜的半導體層。在一些實施例中，上述半導體層可為基底的一部分。在另一些實施例中，上述半導體層可為基底以外的半導體層。舉例來說，上述半導體層的材料可為Si、Ge、SiGe或SiC等IV族半導體材料、GaAs、GaN或InP等III-V族半導體材料或ZnSe等II-VI族半導體材料。
通道層106位在摻雜層102與摻雜層104之間。在一些實施例中，通道層106可直接連接於摻雜層102與摻雜層104。通道層106可用以作為電晶體的通道。通道層106可為半導體層。在一些實施例中，上述半導體層可為基底的一部分。在另一些實施例中，上述半導體層可為基底以外的半導體層。舉例來說，上述半導體層的材料可為Si、Ge、SiGe或SiC等IV族半導體材料、GaAs、GaN或InP等III-V族半導體材料或ZnSe等II-VI族半導體材料。
在一些實施例中，摻雜層102、摻雜層104與通道層106可源自於同一個材料層(如，半導體層)，但本發明並不以此為限。在另一些實施例中，摻雜層102、摻雜層104與通道層106可源自於不同材料層(如，半導體層)。此外，摻雜層102、摻雜層104與通道層106的摻雜類型可依據產品需求來進行設定與調整。
閘極108貫穿摻雜層104與通道層106。摻雜層104與通道層106分別環繞閘極108。在一些實施例中，部分閘極108可位在摻雜層102中，但未貫穿摻雜層102。摻雜層102可環繞閘極108。在本實施例中，閘極108可從摻雜層104的頂面突出，但本發明並不以此為限。閘極108的材料可為半導體材料、金屬或金屬化合物。半導體材料例如是摻雜多晶矽。金屬例如是鋁或鎢。金屬化合物例如是氮化鈦(TiN)。
介電結構110位在閘極108與摻雜層104之間，藉此閘極108與摻雜層104可彼此電性絕緣。此外，介電結構110位在閘極108與通道層106之間，藉此閘極108與通道層106可彼此電性絕緣。在一些實施例中，介電結構110更可位在閘極108與摻雜層102之間，藉此閘極108與摻雜層102可彼此電性絕緣。在一些實施例中，介電結構110可包覆閘極108位在摻雜層102中的一端。介電結構110的材料例如是氧化矽、氧化鉿或其組合。
介電結構110可為單層結構或多層結構。在本實施例中，介電結構110是以多層結構為例，但本發明並不以此為限。舉例來說，介電結構110可包括介電層112與介電層114。介電層112位在閘極108與摻雜層104之間。在一些實施例中，介電層112可為間隙壁。介電層114位在閘極108與通道層106之間，且可用以作為閘介電層。在一些實施例中，介電層114更可位在閘極108與摻雜層102之間，且可包覆閘極108位在摻雜層102中的一端。介電層112與介電層114的材料例如是氧化矽或氧化鉿。
此外，電晶體結構100更可包括絕緣層116。絕緣層116環繞摻雜層102、摻雜層104與通道層106。絕緣層116可用以將電晶體結構100與其他元件進行隔離。舉例來說，如圖1D所示，在電晶體陣列TA中，相鄰的電晶體結構100可藉由絕緣層116進行隔離。在一些實施例中，相鄰的電晶體結構100的絕緣層116可彼此相連成一體。絕緣層116可為單層結構或多層結構。絕緣層116的材料例如是氧化矽、低介電常數(low dielectric constant，low-k)材料、氣隙(air gap)或其組合。
在一些實施例中，電晶體結構100的閘極108的延伸方向D可垂直於基底的頂面，而成為垂直式的電晶體元件，但本發明並不以此為限。在另一些實施例中，電晶體結構100的閘極108的延伸方向D可平行於基底的頂面，而成為水平式的電晶體元件。
另一方面，電晶體結構100可為完全空乏型(full depletion)的電晶體元件或部分空乏型(partial depletion)的電晶體元件。在電晶體結構100為部分空乏型的電晶體元件時，可藉由基體線(body line)(未示出)來消除浮動基體效應(floating body effect)。
基於上述實施例可知，在電晶體結構100中，通道層106位在摻雜層102與摻雜層104之間，閘極108貫穿摻雜層104與通道層106，且摻雜層104與通道層106分別環繞閘極108。此外，介電結構110位在閘極108與摻雜層104之間，且位在閘極108與通道層106之間。藉此，上述電晶體結構100可為通道全包覆式電晶體(CAA transistor)，且可有效地降低電晶體元件的佔用面積，以提升元件密度。此外，在電晶體結構100包括絕緣層116的情況下，電晶體結構100可為絕緣體上通道全包覆式電晶體(CAA-on-insulator transistor，CAAOI transistor)。另外，由於電晶體結構100的通道層106被絕緣體(如，介電結構110與絕緣層116)所包覆，因此可有效地防止漏電路徑的形成。
圖2A為根據本發明另一實施例的電晶體結構的立體圖。圖2B為沿著圖2A中的II-II’剖面線的剖面圖。圖2C為根據本發明另一實施例的電晶體結構的立體圖。此外，在圖2C中，摻雜層102、摻雜層104、通道層106與絕緣層116是以透明的方式呈現。
請參照圖1A至圖1C與圖2A至圖2C，圖2A至圖2C的電晶體結構200與圖1A至圖1C的電晶體結構100的差異如下。在電晶體結構200中，閘極108可不從摻雜層104的頂面突出。此外，圖2A至圖2C與圖1A至圖1C中的相同或相似的構件以相同的符號表示，並省略其說明。
基於上述實施例可知，在電晶體結構200中，通道層106位在摻雜層102與摻雜層104之間，閘極108貫穿摻雜層104與通道層106，且摻雜層104與通道層106分別環繞閘極108。此外，介電結構110位在閘極108與摻雜層104之間，且位在閘極108與通道層106之間。藉此，上述電晶體結構200可為通道全包覆式電晶體(CAA transistor)，且可有效地降低電晶體元件的佔用面積，以提升元件密度。此外，在電晶體結構200包括絕緣層116的情況下，電晶體結構200可為絕緣體上通道全包覆式電晶體(CAAOI transistor)。另外，由於電晶體結構200的通道層106被絕緣體(如，介電結構110與絕緣層116)所包覆，因此可有效地防止漏電路徑的形成。
圖3A為根據本發明另一實施例的電晶體結構的立體圖。圖3B為沿著圖3A中的III-III’剖面線的剖面圖。圖3C為根據本發明另一實施例的電晶體結構的立體圖。此外，在圖3C中，摻雜層102、摻雜層104、通道層106與絕緣層116是以透明的方式呈現。
請參照圖1A至圖1C與圖3A至圖3C，圖3A至圖3C的電晶體結構300與圖1A至圖1C的電晶體結構100的差異如下。在電晶體結構300中，閘極108可貫穿摻雜層102。摻雜層102可環繞閘極108。在本實施例中，閘極108更可從摻雜層102的底面突出，但本發明並不以此為限。此外，在電晶體結構300中，介電結構110更可包括介電層118。介電層118可位在閘極108與摻雜層102之間。在一些實施例中，介電層118可為間隙壁。介電層118的材料例如是氧化矽或氧化鉿。在本實施例中，介電結構110是以多層結構為例，但本發明並不以此為限。在另一些實施例中，介電結構110可為單層結構。另外，圖3A至圖3C與圖1A至圖1C中的相同或相似的構件以相同的符號表示，並省略其說明。
基於上述實施例可知，在電晶體結構300中，通道層106位在摻雜層102與摻雜層104之間，閘極108貫穿摻雜層104與通道層106，且摻雜層104與通道層106分別環繞閘極108。此外，介電結構110位在閘極108與摻雜層104之間，且位在閘極108與通道層106之間。藉此，上述電晶體結構300可為通道全包覆式電晶體(CAA transistor)，且可有效地降低電晶體元件的佔用面積，以提升元件密度。此外，在電晶體結構300包括絕緣層116的情況下，電晶體結構300可為絕緣體上通道全包覆式電晶體(CAAOI transistor)。另外，由於電晶體結構300的通道層106被絕緣體(如，介電結構110與絕緣層116)所包覆，因此可有效地防止漏電路徑的形成。
圖4A為根據本發明另一實施例的電晶體結構的立體圖。圖4B為沿著圖4A中的IV-IV’剖面線的剖面圖。圖4C為根據本發明另一實施例的電晶體結構的立體圖。此外，在圖4C中，摻雜層102、摻雜層104、通道層106與絕緣層116是以透明的方式呈現。
請參照圖3A至圖3C與圖4A至圖4C，圖4A至圖4C的電晶體結構400與圖3A至圖3C的電晶體結構300的差異如下。在電晶體結構400中，閘極108可不從摻雜層104的頂面突出。在一些實施例中，閘極108可不從摻雜層102的底面突出。此外，圖4A至圖4C中與圖3A至圖3C中的相同或相似的構件以相同的符號表示，並省略其說明。
基於上述實施例可知，在電晶體結構400中，通道層106位在摻雜層102與摻雜層104之間，閘極108貫穿摻雜層104與通道層106，且摻雜層104與通道層106分別環繞閘極108。此外，介電結構110位在閘極108與摻雜層104之間，且位在閘極108與通道層106之間。藉此，上述電晶體結構400可為通道全包覆式電晶體(CAA transistor)，且可有效地降低電晶體元件的佔用面積，以提升元件密度。此外，在電晶體結構400包括絕緣層116的情況下，電晶體結構400可為絕緣體上通道全包覆式電晶體(CAAOI transistor)。另外，由於電晶體結構400的通道層106被絕緣體(如，介電結構110與絕緣層116)所包覆，因此可有效地防止漏電路徑的形成。
圖5為本發明一實施例的記憶體結構的立體圖。此外，為了清楚描述構件之間的設置關係，將圖5中的電晶體結構100以部分透視的方式進行繪示。另外，在圖5的電晶體陣列TA中，相鄰的電晶體結構100的絕緣層116可彼此相連成一體(如圖1D所示)。然而，為了明確地描述各構件之間的關係，在圖5中僅繪示出部分絕緣層116。
請參照圖5，記憶體結構500包括電晶體結構100與儲存節點502。此外，彼此電性連接的儲存節點502與電晶體結構100可形成一個記憶胞MC1。在本實施例中，記憶體結構500可為動態隨機存取記憶體(DRAM)，但本發明並不以此為限。此外，電晶體結構100的詳細內容可參考上述實施例的記載，於此不再說明。
儲存節點502電性連接於電晶體結構100的摻雜層102與摻雜層104中的一者。在本實施例中，儲存節點502是以電性連接於摻雜層104為例，但本發明並不以此為限。在另一些實施例中，儲存節點502可電性連接於摻雜層102(圖6)。在本實施例中，在記憶體結構500為動態隨機存取記憶體(DRAM)的情況下，儲存節點502可為電容器。此外，用以作為儲存節點502的電容器可採用任何適用於DRAM的電容器，於此省略其說明。
在一些實施例中，電晶體結構100與儲存節點502可位在同一個基底(如，半導體基底)上。在另一些實施例中，電晶體結構100與儲存節點502可位在不同基底上。舉例來說，電晶體結構100可位在一個基底(如，半導體基底)上，且儲存節點502可位在另一個基底(如，中介層(interposer))上。
此外，記憶體結構500更可包括導線504、導線506、導電插塞508與導線510。在本實施例中，儲存節點502與導線504可位在電晶體結構100的同一側，但本發明並不以此為限。導線504電性連接於電晶體結構100的閘極108。在一些實施例中，導線504可直接連接於閘極108，但本發明並不以此為限。此外，在導線504的延伸方向D1上排列的多個電晶體結構100中的閘極108可電性連接於同一個導線504。亦即，在導線504的延伸方向D1上排列的多個記憶胞MC1可共用導線504。導線504可用以作為字元線。導線504的材料例如是鋁或銅等金屬。
導線506電性連接於摻雜層104。在一些實施例中，導線506可直接連接於摻雜層104，但本發明並不以此為限。此外，只要導線506可電性連接於摻雜層104，導線506的形狀可依據產品需求進行調整，且並不限於圖5中的形狀。導線506的材料例如是鋁或銅等金屬。
導電插塞508電性連接於導線506與儲存節點502，且位在導線506與儲存節點502之間。如此一來，儲存節點502可藉由導電插塞508與導線506而電性連接於電晶體結構100的摻雜層104。在一些實施例中，導電插塞508可直接連接於導線506與儲存節點502，但本發明並不以此為限。在一些實施例中，導電插塞508例如是通孔(via)。
導線510電性連接於摻雜層102。導線510可用以作為位元線(bit line)。在一些實施例中，導線510可直接連接於摻雜層102，但本發明並不以此為限。此外，在導線510的延伸方向D2上排列的多個電晶體結構100中的摻雜層102可電性連接於同一個導線510。亦即，在導線510的延伸方向D2上排列的多個記憶胞MC1可共用導線510。導線510的材料可為經摻雜的半導體層、金屬或金屬化合物。在一些實施例中，上述半導體層可為基底的一部分。在另一些實施例中，上述半導體層可為基底以外的半導體層。上述半導體層的材料可為Si、Ge、SiGe或SiC等IV族半導體材料、GaAs、GaN或InP等III-V族半導體材料或ZnSe等II-VI族半導體材料。金屬例如是鋁或鎢。金屬化合物例如是氮化鈦。
在本實施例中，記憶體結構500中的電晶體結構是以圖1C的電晶體結構100為例，但本發明並不以此為限。在另一些實施例中，記憶體結構500中的電晶體結構亦可採用圖2C中的電晶體結構200、圖3C中的電晶體結構300或圖4C中的電晶體結構400，且可對應調整內連線結構的連接方式。舉例來說，當記憶體結構500中的電晶體結構採用圖2C中的電晶體結構200或圖4C中的電晶體結構400時，由於閘極108並未從摻雜層104的頂面突出，因此導線504可藉由導電插塞(如，接觸窗(contact))而電性連接於閘極108。
此外，記憶體結構500更可包括其他所需的介電層(用以進行隔離)及/或內連線結構(用於進行電性連接)，於此省略其說明。
基於上述實施例可知，在記憶體結構500中，由於電晶體結構100具有較小的佔用面積，因此可有效地降低記憶體元件的佔用面積，以提升元件密度。此外，在記憶體結構500中的電晶體結構100為絕緣體上通道全包覆式電晶體(CAAOI transistor)的情況下，可有效地防止漏電路徑的形成。
圖6為本發明另一實施例的記憶體結構的立體圖。此外，為了清楚描述構件之間的設置關係，將圖6中的電晶體結構100以部分透視的方式進行繪示。另外，在圖6的電晶體陣列TA中，相鄰的電晶體結構100的絕緣層116可彼此相連成一體(如圖1D所示)。然而，為了明確地描述各構件之間的關係，在圖6中僅繪示出部分絕緣層116。
請參照圖6，記憶體結構600包括電晶體結構100與儲存節點602。此外，彼此電性連接的儲存節點602與電晶體結構100可形成一個記憶胞MC2。在本實施例中，記憶體結構600可為動態隨機存取記憶體(DRAM)，但本發明並不以此為限。此外，電晶體結構100的詳細內容可參考上述實施例的記載，於此不再說明。
儲存節點602電性連接於電晶體結構100的摻雜層102與摻雜層104中的一者。在本實施例中，儲存節點602是以電性連接於摻雜層102為例，但本發明並不以此為限。在本實施例中，在記憶體結構600為動態隨機存取記憶體(DRAM)的情況下，儲存節點602可為電容器。此外，用以作為儲存節點602的電容器可採用任何適用於DRAM的電容器，於此省略其說明。
在一些實施例中，電晶體結構100與儲存節點602可位在同一個基底上。在另一些實施例中，電晶體結構100與儲存節點602可位在不同基底上。舉例來說，電晶體結構100可位在一個基底(如，半導體基底)上，且儲存節點602可位在另一個基底(如，中介層)上。
此外，記憶體結構600更可包括導線604、導線606與導電插塞608。在本實施例中，儲存節點602與導線604可分別位在電晶體結構100的相對兩側，但本發明並不以此為限。導線604電性連接於電晶體結構100的閘極108。在一些實施例中，導線604可直接連接於閘極108，但本發明並不以此為限。此外，在導線604的延伸方向D3上排列的多個電晶體結構100中的閘極108可電性連接於同一個導線604。亦即，在導線604的延伸方向D3上排列的多個記憶胞MC2可共用導線604。導線604可用以作為字元線。導線604的材料例如是鋁或銅等金屬。
導線606電性連接於摻雜層104。導線606可用以作為位元線。在一些實施例中，導線606可直接連接於摻雜層104，但本發明並不以此為限。此外，在導線606的延伸方向D4上排列的多個電晶體結構100中的摻雜層104可電性連接於同一個導線606。亦即，在導線606的延伸方向D4上排列的多個記憶胞MC2可共用導線606。此外，只要導線606可電性連接於摻雜層104，導線606的形狀可依據產品需求進行調整，且並不限於圖6中的形狀。導線606的材料例如是鋁或銅等金屬。
導電插塞608電性連接於摻雜層102與儲存節點602，且位在摻雜層102與儲存節點602之間，藉此儲存節點602可電性連接於電晶體結構100的摻雜層102。在一些實施例中，導電插塞608可直接連接於摻雜層102與儲存節點602，但本發明並不以此為限。在一些實施例中，導電插塞608例如是通孔。
在一些實施例中，記憶體結構600更可包括摻雜延伸部610。摻雜延伸部610電性連接於摻雜層102，因此摻雜延伸部610可作為摻雜層102的延伸部。在一些實施例中，摻雜延伸部610可直接連接於摻雜層102。此外，導電插塞608可貫穿摻雜延伸部610。摻雜延伸部610可為經摻雜的半導體層，但本發明並不以此為限。在一些實施例中，上述半導體層可為基底的一部分。在另一些實施例中，上述半導體層可為基底以外的半導體層。舉例來說，上述半導體層的材料可為Si、Ge、SiGe或SiC等IV族半導體材料、GaAs、GaN或InP等III-V族半導體材料或ZnSe等II-VI族半導體材料。
在本實施例中，記憶體結構600中的電晶體結構是以圖1C的電晶體結構100為例，但本發明並不以此為限。在另一些實施例中，記憶體結構600中的電晶體結構亦可採用圖2C中的電晶體結構200、圖3C中的電晶體結構300或圖4C中的電晶體結構400，且可對應調整內連線結構的連接方式。舉例來說，當記憶體結構600中的電晶體結構採用圖2C中的電晶體結構200或圖4C中的電晶體結構400時，由於閘極108並未從摻雜層104的頂面突出，因此導線604可藉由導電插塞(如，接觸窗)而電性連接於閘極108。
此外，記憶體結構600更可包括其他所需的介電層(用以進行隔離)及/或內連線結構(用於進行電性連接)，於此省略其說明。
基於上述實施例可知，在記憶體結構600中，由於電晶體結構100具有較小的佔用面積，因此可有效地降低記憶體元件的佔用面積，以提升元件密度。此外，在記憶體結構600中的電晶體結構100為絕緣體上通道全包覆式電晶體(CAAOI transistor)的情況下，可有效地防止漏電路徑的形成。
綜上所述，在上述實施例的電晶體結構與記憶體結構中，通道層位在第一摻雜層與第二摻雜層之間，閘極貫穿第二摻雜層與通道層，且第二摻雜層與通道層分別環繞閘極。此外，介電結構位在閘極與第二摻雜層之間，且位在閘極與通道層之間。藉此，上述電晶體結構可為通道全包覆式電晶體(CAA transistor)，且可有效地降低元件的佔用面積，以提升元件密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100, 200, 300, 400:電晶體結構 102, 104:摻雜層 106:通道層 108:閘極 110:介電結構 112, 114, 118:介電層 116:絕緣層 500, 600:記憶體結構 502, 602:儲存節點 504, 506, 510, 604, 606:導線 508, 608:導電插塞 610:摻雜延伸部 D, D1~D4:延伸方向 MC1, MC2:記憶胞 TA:電晶體陣列
圖1A為根據本發明一實施例的電晶體結構的立體圖。 圖1B為沿著圖1A中的I-I’剖面線的剖面圖。 圖1C為根據本發明一實施例的電晶體結構的立體圖。 圖1D為根據本發明一實施例的電晶體陣列的立體圖。 圖2A為根據本發明另一實施例的電晶體結構的立體圖。 圖2B為沿著圖2A中的II-II’剖面線的剖面圖。 圖2C為根據本發明另一實施例的電晶體結構的立體圖。 圖3A為根據本發明另一實施例的電晶體結構的立體圖。 圖3B為沿著圖3A中的III-III’剖面線的剖面圖。 圖3C為根據本發明另一實施例的電晶體結構的立體圖。 圖4A為根據本發明另一實施例的電晶體結構的立體圖。 圖4B為沿著圖4A中的IV-IV’剖面線的剖面圖。 圖4C為根據本發明另一實施例的電晶體結構的立體圖。 圖5為本發明一實施例的記憶體結構的立體圖。 圖6為本發明另一實施例的記憶體結構的立體圖。
100:電晶體結構
102,104:摻雜層
106:通道層
108:閘極
110:介電結構
112,114:介電層
116:絕緣層
D:延伸方向

Claims (20)

  1. 一種電晶體結構，包括： 第一摻雜層； 第二摻雜層，位在所述第一摻雜層上； 通道層，位在所述第一摻雜層與所述第二摻雜層之間； 閘極，貫穿所述第二摻雜層與所述通道層，其中所述第二摻雜層與所述通道層分別環繞所述閘極；以及 介電結構，位在所述閘極與所述第二摻雜層之間，且位在所述閘極與所述通道層之間。
  2. 如請求項1所述的電晶體結構，其中部分所述閘極位在所述第一摻雜層中，且所述第一摻雜層環繞所述閘極。
  3. 如請求項2所述的電晶體結構，其中所述介電結構更位在所述閘極與所述第一摻雜層之間。
  4. 如請求項3所述的電晶體結構，其中所述閘極貫穿所述第一摻雜層。
  5. 如請求項3所述的電晶體結構，其中所述介電結構包覆所述閘極位在所述第一摻雜層中的一端。
  6. 如請求項1所述的電晶體結構，其中所述第一摻雜層、所述第二摻雜層與所述通道層源自於同一個材料層。
  7. 如請求項1所述的電晶體結構，其中所述第一摻雜層、所述第二摻雜層與所述通道層源自於不同材料層。
  8. 如請求項1所述的電晶體結構，更包括： 絕緣層，環繞所述第一摻雜層、所述第二摻雜層與所述通道層。
  9. 一種記憶體結構，包括： 電晶體結構，包括： 第一摻雜層； 第二摻雜層，位在所述第一摻雜層上； 通道層，位在所述第一摻雜層與所述第二摻雜層之間； 閘極，貫穿所述第二摻雜層與所述通道層，其中所述第二摻雜層與所述通道層分別環繞所述閘極；以及 介電結構，位在所述閘極與所述第二摻雜層之間，且位在所述閘極與所述通道層之間；以及 儲存節點，電性連接於所述第一摻雜層與所述第二摻雜層中的一者。
  10. 如請求項9所述的記憶體結構，其中部分所述閘極位在所述第一摻雜層中，且所述第一摻雜層環繞所述閘極。
  11. 如請求項10所述的記憶體結構，其中所述介電結構更位在所述閘極與所述第一摻雜層之間。
  12. 如請求項11所述的記憶體結構，其中所述閘極貫穿所述第一摻雜層。
  13. 如請求項11所述的記憶體結構，其中所述介電結構包覆所述閘極位在所述第一摻雜層中的一端。
  14. 如請求項9所述的記憶體結構，更包括： 絕緣層，環繞所述第一摻雜層、所述通道層與所述第二摻雜層。
  15. 如請求項9所述的記憶體結構，其中所述記憶體結構包括動態隨機存取記憶體。
  16. 如請求項15所述的記憶體結構，其中所述儲存節點包括電容器。
  17. 如請求項9所述的記憶體結構，更包括： 第一導線，電性連接於所述閘極； 第二導線，電性連接於所述第二摻雜層； 導電插塞，電性連接於所述第二導線與所述儲存節點，其中所述儲存節點與所述第一導線位在所述電晶體結構的同一側；以及 第三導線，電性連接於所述第一摻雜層。
  18. 如請求項9所述的記憶體結構，更包括： 第一導線，電性連接於所述閘極； 第二導線，電性連接於所述第二摻雜層；以及 導電插塞，電性連接於所述第一摻雜層與所述儲存節點，其中所述儲存節點與所述第一導線分別位在所述電晶體結構的相對兩側。
  19. 如請求項9所述的記憶體結構，其中所述電晶體結構與所述儲存節點位在同一個基底上。
  20. 如請求項9所述的記憶體結構，其中所述電晶體結構與所述儲存節點位在不同基底上。
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