TW202249283A - 具有鋁酸鑭系介電層的iii-v族半導體元件及其製造方法 - Google Patents

具有鋁酸鑭系介電層的iii-v族半導體元件及其製造方法 Download PDF

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Abstract

一種具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法,該製造方法包括下列步驟:在一片基板上成形一III-V族半導體通道層;在上述通道層上形成一阻障層;在上述阻障層上混層成形一La2-xAlxO3鋁酸鑭層,其中該X小於1且大於等於0.1,上述源極和上述汲極是暴露於上述阻障層和上述鋁酸鑭層;以及在上述鋁酸鑭層上成形一源極、一汲極,以及一介於前述源極和前述汲極間的閘極。

Description

具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法
本發明係有關於一種半導體電子器件製造技術的領域,特別是有關於一種藉由增加形成於閘極與基板間金屬氧化層的介電值,使得閘極與基板間的電容效應對應的電容值增加而且降低漏電壓值的具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法。
金屬氧化物半導體場效電晶體(MOSFET)是常用於做電路中開關器件的電子元件,以矽半導體MOSFET為例,其具有以矽元素形成的通道層,在通道層上形成源極與汲極,在通道層的上表面設置金屬氧化物(MOS)的絕緣層,在絕緣層上設置閘極的金屬製或多晶矽製的電極,當對閘極的電極施加正電壓時,閘極的電極與通道層下方的襯底會產生電容效應,使負載子(電子)在通道層聚集在靠近閘極處而在源極與汲極間形成電子的通道,此時在源極與汲極間形成電位差即可使電子從源極流向汲極。
以往多半的MOSFET的通道層矽基的材料,而III-V族半導體材料(例如砷化鎵,GaAs)由於其直接能隙和高載子遷移率等,其操作性能優於傳統的矽基MOSFET,因此目前多種電子半導體器件也使用III-V族半導體材料製作,而目前有些MOSFET的通道層也以III-V族半導體材料製作。
由於MOSFET是以閘極與襯底間的電容效應操作,因此閘極與襯底間的電容值會影響MOSFET的操作性能,設置在閘極電極與通道層之間的介電層,其會影響電容值的數值。
在傳統矽電晶體結構主要是使用二氧化矽作為閘極介電層。因為二氧化矽可經由矽氧化而來,且之於矽具有晶格匹配及優良之介面品質等優點,能使矽場效電晶體(MOSFET)獲得較高電容值與優異之操控特性。然而,III-V族半導體缺乏如同二氧化矽之於矽的原生氧化物可作為閘極介電層。因此隨著積體電路裝置對於單位電容量的需求提升,需要研發具有更高介電系數的介電材料作為III-V族半導體電晶體的閘極介電層。
目前也有業者提出以氧化鑭/二氧化矽(La2O3/SiO2)製作介電層,然而四價的矽一旦滲入III-V族半導體基材,將提高通道層表面的N型載子濃度而增加導電度,使閘極電位所產生的載子通道不易關閉,影響MOSFET操作性能。
有鑑於此,本發明的目的在提供一種具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法,由於其介電材料不含矽元素,有效提升載子通道關閉的可靠度。
本發明另一目的在提供一種具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法,藉由鋁酸鑭系介電層提高介電常數,在同樣的物理厚度下,可以減少等效於SiO2的厚度,提高單位電容值,使電子器件微型化成為可行。
本發明的再一目的在於提供一種具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法,藉由可選擇性地選定鋁酸鑭系介電層的比例,改變介電層的介電係數,讓電晶體元件的電氣性能具有更佳選擇彈性。
為達到上述目的,本發明的製造具有鋁酸鑭系介電層的III-V族半導體元件的方法包括下列步驟:在一片基板上成形一III-V族半導體通道層;在上述通道層上形成彼此遠離的一源極和一汲極;在上述通道層上形成一阻障層;在上述阻障層上混層成形一La2-xAlxO3鋁酸鑭層,其中該X小於1且大於等於0.1;其中上述源極和上述汲極是暴露於上述阻障層和上述鋁酸鑭層;以及在上述鋁酸鑭層上成形一介於上述源極和上述汲極間的閘極。
依照上述方法,可以製作出本發明的具有鋁酸鑭系介電層的III-V族半導體元件,包括一片基板、一成形於上述基板上的III-V族半導體通道層、一成形於上述通道層上的阻障層、一混層成形在上述阻障層上的La2-xAlxO3鋁酸鑭層,其中該X小於1且大於等於0.1、以及成形在上述鋁酸鑭層上一源極、一汲極,以及一介於前述源極和前述汲極間的閘極。
本發明的具有鋁酸鑭系介電層的III-V族半導體元件及其製造方法藉由雷射鍍膜(PLD)或分子束磊晶(MBE)的方式將La2O3與Al2O3逐層交錯地形成於通道層上方,並且經由快速退火的方式最終形成La2-xAlxO3鋁酸鑭層。或者是以蒸鍍法控制其分子流量(flux),而沉積於通道層上,最終也形成La2-xAlxO3鋁酸鑭層。藉由氧化鑭與氧化鋁形成的La2-xAlxO3鋁酸鑭層作為閘極的介電層,可以避免含矽基的金屬氧化物層用於III-V族半導體通道層時容易造成載子通道不易關閉的問題,而且可以提高金屬氧化層的介電係數,增加閘極的操作性能並且具有較高的崩潰電壓,可以更加地完善使用III-V族元素作為通道層的半導體器件的操作性能;尤其依照本發明,可以依照使用者需求,準確選擇成分比例,藉此在較高介電係數或較高崩潰電壓間提供可變化範圍,讓使用者具有更高選擇彈性。
10、10’:基板
20、20’:通道層
30、30’:阻障層
32’:凹陷部
41、41’:源極
42、42:汲極
50、50’:鋁酸鑭系介電層
51:氧化鑭層
52:氧化鋁層
53、53’:犧牲部
60、60’:柵極
S1~S6、S1’~S6’:步驟
圖1為本發明的製造具有鋁酸鑭系介電層的III-V族半導體元件的方法的第一較佳實施例的流程圖。
圖2至圖8為圖1實施例的各步驟側視示意圖。
圖9為本發明的製造具有鋁酸鑭系介電層的III-V族半導體元件的方法的第二較佳實施例的流程圖。
圖10至圖15為為圖9實施例的各步驟側視示意圖。
本發明第一較佳實施例製造具有鋁酸鑭系介電層的III-V族半導體元件的方法如圖1的流程圖所示,首先如圖2所示,於步驟S1在基板10上成形一層採用III-V族元素製成的通道層20,在本例中是以氮化鎵(GaN)為例,當然熟悉本技術領域人士可以輕易理解,基板可以是矽基板或藍寶石基板或氮化鋁基板或碳化矽基板或砷化鎵基板或磷化銦基板,通道層材料則可以是氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、砷化鎵(GaAs)、砷化銦鎵(In1-xGaxAs,X
Figure 110120198-A0101-12-0004-18
1)、磷化銦(InP)、砷化銦(InAs)或銻化銦(InSb)等,或者是Al1-xGaxN/GaN(X<0.5)、In1-xAlxN/GaN(X=0~0.5),AlN/GaN,AlN/Al1-xGaxN(x<0.5)或其他類似III-V族化合物;隨後如圖3所示,步驟S2時,在通道層20上以氮化鋁鎵(AlGaN,AlxGa1-xN,0<=x<=0.40)或氮化鋁(AlN)成形一層高度約5至30奈米的阻障層30,避免後續製程中的金屬氧化層的物質擴散至通道層20;隨後在步驟S3如圖4所示,於阻障層30的左右接近端緣位置,以例如鈦/鋁/鎳/金經原子層沉積或其他例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi以及其他具有適當功函數之導電 材料,或以上之任意組合,而採用諸如化學氣相沉積、物理氣相沉積或其他適當之沉積技術製成類似的金屬材料疊層,分別成形0.2至2μm厚度的源極41和汲極42,源極41和汲極42的間距一般在2至20μm,當施加電能於源極41和汲極42,將使得通道層20和阻障層30介面處構成一層二維電子氣(Two-dimensional electron gas,2DEG),藉此構成一導電通道。
如圖5當步驟S4時,在上述源極41、汲極42和阻障層30上,用氧化鑭和氧化鋁形成的鋁酸鑭系的金屬氧化層,在本例中,是以雷射鍍膜(pulsed laser deposition,PLD)法為例,在阻障層30上交替地形成如圖6所示複數層的氧化鑭層51和複數層的氧化鋁層52,每層的氧化鑭層51或氧化鋁層52的厚度為0.2~2奈米。由於雷射鍍膜是藉由雷射光束擊打氧化欄和氧化鋁靶材而鍍覆,可以控制擊打的雷射脈衝多寡和時間長短,決定每一氧化鑭層51或氧化鋁層52的厚度,藉此控制兩者比例,從而調整未來鋁酸鑭系介電層(La2-xAlxO3)50中的X值,其中X為大於0.1且小於1.0。
步驟S5時,如圖7所示,去除位於源極41和汲極42上方的鋁酸鑭系介電層的犧牲區53(如圖5所示),並且整體加熱至攝氏400~800度進行快速退火,使複數層的氧化鑭層51和複數層的氧化鋁層52均勻混層而形成混層的鋁酸鑭系介電層50,鋁酸鑭系介電層50的厚度為1奈米至50奈米。藉此完善以III-V族元素作為通道層的電子器件的操作特性。
當然,如本技術領域具有通常知識者可以輕易推知,此處的雷射鍍膜法並非侷限,無論是蒸鍍、原子層沉積(Atomic layer deposition,ALD)、或分子束磊晶(molecular beam epitaxy,MBE)的方式,均屬於本發明成形鋁酸鑭系介電層的可採用成形方式。最後如圖8所示的步驟S6,在混層均勻的鋁酸鑭系介電 層50上,形成例如0.1至2μm厚的鎳/金的金屬疊層,再由上光阻和曝光顯影及蝕刻,在介於源極41和汲極42之間形成柵極60。
以下是鋁酸鑭系鍍膜層厚度在2-50奈米時,La2-xALxO3不同組成(x值不同)時,其介電係數與崩潰電壓的結果比較表:
Figure 110120198-A0101-12-0006-2
由於介電值高,同時具有高崩潰電壓,完全符合III-V族MOSFET所需,可以在柵極施加電壓時,順利阻斷電子通道,尤其是介電係數高的情況下,需要施加的柵極電壓可更低而仍保有足夠的電場對於電子通道進行斷路控制,不僅有效提升電子訊號轉換速率,電晶體的電容值越高,且相同電容下介電層的厚度,能夠有效降低直接穿隧(Direct Tunneling)所造成的漏電流避免電晶體的電氣性質劣化。此外,如本技術領域具有通常知識者所能輕易理解,柵極亦可採用諸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi以及其他功函數與基材材料相容的導電材料,或以上之任意組合。柵極60之電極層可由諸如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或以上之任意組合成形。而柵極的寬度則介於約30奈米至60奈米之間。
本發明第二較佳實施例的步驟如圖9所示,其中與前一實施例相同的步驟S1’和S2’以及對應的圖10和圖11,同樣是在基板10’上形成通道層20’, 以及在通道層20’上形成阻障層30’,於此不再贅述。隨後在步驟S3’時,除同樣是在阻障層30’上形成源極41’和汲極42’,並且如圖12所示,以蝕刻的方式在阻障層30’上形成厚度大於0但小於10奈米的凹限部32’。
在本實施例中,圖13的步驟S4’是採電子槍蒸鍍(E-gun evaporator)法,同時以電子束蒸發氧化鑭和氧化鋁材料,使氧化鑭和氧化鋁成為氣態後沉積,藉由提供相異的電子束電流量,選擇相異的蒸發速度,使得氧化鑭和氧化鋁分子以不同比例的分子流量混合後,大致均勻地沉積在阻障層30’上,由於操作環境本身就保有例如400~800℃的操作溫度,使得沉積的前質可以被直接均勻混層構成本發明的鋁酸鑭系介電層50’及位於源極41’和汲極42’上的犧牲部53’。
此外,例如在真空環境下對氧化鑭和氧化鋁材料加熱使其昇華成為氣態後,以不同比例混合而沉積在阻障層30’或通道層20’上,藉由使氧化鑭和氧化鋁的分子流量在攝氏400~800度的溫度下混合而沉積,最佳的溫度是攝氏450~500度,或者是沉積後加熱至攝氏400~800度進行快速退火,均可在阻障層上形成適當比例的均勻分布鋁酸鑭系介電層。最後在圖14和圖15的步驟S5’、S6’,和前一實施例相同,經由去除犧牲部53’並且在鋁酸鑭系介電層50’對應凹陷部32’的位置上成形柵極60’,即可完成本發明所揭露的具有鋁酸鑭系介電層的III-V族半導體元件。
如上表所示,只要在製造過程中改變選擇比例,就可以讓依照本發明所製造的電晶體介電層具有較佳的介電係數或較佳的崩潰電壓,具有一個大範圍的電氣性能變化範圍,因此可以依照使用者需求進行變化,提供產品的使用彈性,符合市場需求。
上述製造方法在III-V族元素的通道層(或阻障層)上形成的鋁酸鑭系介電層提供了高介電係數,其介電係數K為24~28,而且其崩潰電壓介於9.6~10.0MV/cm,對於現有使用III-V族元素作為通道層材料的半導體器件而言,可以得到與通道層材料對應的適當的金屬氧化層,而且由於矽元素對於III-V材料是N型摻雜,本發明所使用之鋁酸鑭系介電層避免了矽基的氧化介電層用於III-V族通道層時產生摻雜效應進而影響通道不易關閉的問題,而且高介電係數可以得到較佳的閘極操作性能,能夠有效降低直接穿隧所造成的漏電流,從而使整體電子器件微型化成為可行。
惟以上所述者,僅為本發明之較佳實施例而已,不能以此限定本發明實施之範圍,凡是依本發明申請專利範圍及說明書內容所作之簡單的等效變化與修飾,皆應仍屬本發明涵蓋之範圍內。經過本發明較佳實施例之描述後,熟悉此一技術領域人員應可瞭解到,本案實為一新穎、進步且具產業實用性之發明專利,深具發展價值。
Figure 110120198-A0101-11-0001-1
S1~S6:步驟

Claims (10)

  1. 一種具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,包括下列步驟:
    a)在一片基板上成形一III-V族半導體通道層;
    b)在上述通道層上形成彼此遠離的一源極和一汲極
    c)在上述通道層上形成一阻障層;
    d)在上述阻障層上混層成形一La2-xAlxO3鋁酸鑭層,其中該X小於1且大於等於0.1,其中上述源極和上述汲極是暴露於上述阻障層和上述鋁酸鑭層;以及
    e)在上述鋁酸鑭層上成形一介於上述源極和上述汲極間的閘極。
  2. 如請求項1所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,其中上述步驟c)進一步包括交錯成長複數氧化鑭(La2O3)及複數個氧化鋁(Al2O3)層的次步驟c1);以及隨後施加攝氏400至800度退火,使得上述氧化鑭(La2O3)層及氧化鋁(Al2O3)層均勻混層的次步驟c2)。
  3. 如請求項2所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,其中上述次步驟c1)是採用雷射鍍膜(pulsed laser deposition,PLD),交錯生長複數氧化鑭(La2O3)及複數個氧化鋁(Al2O3)層。
  4. 如請求項2所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,其中上述次步驟c1)是採用原子層沉積(Atomic layer deposition,ALD),交錯生長複數氧化鑭(La2O3)及複數個氧化鋁(Al2O3)層。
  5. 如請求項1所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,其中上述步驟c)進一步包括選擇調整氧化鑭(La2O3)及氧化鋁(Al2O3)之 分子流量(Flux)的調校次步驟c3);及依照上述調校比例進行電子槍蒸鍍(E-gun evaporator)或分子束磊晶(molecular beam epitaxy,MBE)的次步驟c4)。
  6. 如請求項1所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,其中上述步驟c)的上述阻障層是同時被成形於上述源極和上述汲極;以及上述步驟d)進一步包括成形上述鋁酸鑭層的次步驟d1),以及去除成形於上述源極和上述汲極之上的上述阻障層和上述鋁酸鑭層而暴露出上述源極和上述汲極的次步驟。
  7. 如請求項1、2、3、4、5或6所述的具有鋁酸鑭系介電層的III-V族半導體元件的製造方法,更包括在上述步驟b)和上述步驟c)之間的蝕刻步驟e),使得上述阻障層中形成至少一對應上述閘極位置的凹陷部,藉此至少部分縮減對應於上述閘極位置的阻障層厚度。
  8. 一種具有鋁酸鑭系介電層的III-V族半導體元件,包括:
    一片基板;
    一成形於上述基板上的III-V族半導體通道層;
    一成形於上述通道層上的阻障層;
    一混層成形在上述阻障層上的La2-xAlxO3鋁酸鑭層,其中該X小於1且大於等於0.1;以及
    成形在上述鋁酸鑭層上一源極、一汲極,以及一介於前述源極和前述汲極間的閘極。
  9. 如請求項8所述的具有鋁酸鑭系介電層的III-V族半導體元件,其中上述La2-xAlxO3鋁酸鑭層之厚度是介於1奈米至50奈米。
  10. 如請求項8或9所述的具有鋁酸鑭系介電層的III-V族半導體元件,其中上述阻障層中形成至少一對應上述閘極位置的凹陷部,藉此至少部分縮減對應於上述閘極位置的阻障層厚度。
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TWI850962B (zh) 2023-01-10 2024-08-01 瑞礱科技股份有限公司 使用再生長技術整合增強型氮化鋁鎵/氮化鎵高電子遷移率電晶體及低導通電壓二極體的單晶片與其製造方法

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