TW202249094A - 電漿蝕刻方法 - Google Patents

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欒平山
艾倫 莫斯登
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Abstract

在某些實施例中，一種處理半導體基板的方法係包含接收含有薄膜堆疊的半導體基板。該薄膜堆疊包含第一矽層、第二矽層、以及位於第一矽層及第二矽層之間的第一含鍺層。該方法係進一步包含藉由將薄膜堆疊暴露至包含氟試劑、氮試劑及氫試劑的電漿來選擇性地蝕刻第一含鍺層。電漿蝕刻第一含鍺層並且使得在第一矽層及第二矽層之外露表面上形成鈍化層，以在將薄膜堆疊暴露至電漿的期間抑制對第一矽層及第二矽層的蝕刻。

Description

電漿蝕刻方法
[相關申請案] 本揭露內容係主張於2021年2月9日申請之美國非臨時專利申請案第17/171,742號的優先權，其內容係完整合併於此以作為參考。
本發明係大致關於半導體製造，且在某些實施例中係關於電漿蝕刻技術。
積體電路(IC)製造業致力於提高裝置濃度以提高速度、性能並降低成本。為了繼續縮小到更小的節點尺寸，裝置架構已經從二維(2D)平面結構演變為三維(3D)垂直結構，例如具有奈米線或垂直定向的電晶體。閘極電位對導電通道的控制不足促使人們希望進行這種改變。隨著閘極尺寸按比例縮小，短通道效應(SCE)可能變得過於顯著，且在沒有向閘極施加電壓(I off)時可能會增加電流傳導。裝置架構的改變可以允許更好的閘極靜電控制，以減少SCE和功率損耗。製造奈米線裝置可能會對3D蝕刻帶來挑戰，其中高選擇性各向同性蝕刻製程是有益的。例如，外露的材料層可能需要相對於彼此來進行蝕刻，以在薄膜堆疊中產生凹痕。
在某些實施例中，一種用於處理半導體基板的方法包含接收含有薄膜堆疊的半導體基板。薄膜堆疊包含第一矽層、第二矽層以及位於第一矽層和第二矽層之間的第一含鍺層。該方法進一步包含藉由將薄膜堆疊暴露至包含氟試劑、氮試劑和氫試劑的電漿來選擇性地蝕刻第一含鍺層。電漿會蝕刻第一含鍺層，並在第一矽層和第二矽層的外露表面上形成鈍化層，以在薄膜堆疊暴露於電漿期間抑制對第一矽層和第二矽層的蝕刻。
在某些實施例中，一種用於處理半導體基板的方法包含將半導體基板定位於電漿工具之電漿室中。半導體基板包含薄膜堆疊，該薄膜堆疊包含以交替堆疊配置的複數矽層及複數含鍺層，且具有至少兩個矽層及至少兩個含鍺層。該方法進一步包含在電漿工具之電漿室中產生包含氟試劑、氮試劑及氫試劑的電漿。該電漿係產生自包含含氟氣體、含氮氣體、含氫氣體以及惰性氣體的氣體。該方法進一步包含在電漿工具之電漿室中將薄膜堆疊暴露至電漿。該電漿乃使得氮化物鈍化層形成在該等矽層之外露表面上，且相較於該等矽層之相對外露端而選擇性地蝕刻該等含鍺層之相對外露端，以在該等含鍺層中形成凹痕。該氮化物鈍化層係抑制了電漿對該等矽層的蝕刻。
在某些實施例中，一種用於處理半導體基板的方法包含將半導體基板定位於電漿工具之電漿室中。該半導體基板係包含薄膜堆疊，該薄膜堆疊具有以交替堆疊配置之第一材料的複數第一層以及第二材料之複數第二層。第一材料為包含濃度約10%到約50%之鍺的含鍺材料。該方法進一步包含產生電漿以選擇性地蝕刻第一材料的複數第一層。產生電漿的步驟係包含將含有氟、氮、氫以及惰性氣體的氣體導入電漿室，並將電漿室之壓力維持在小於約50 millitorr。該方法進一步包含在電漿室中將薄膜堆疊暴露至電漿一段時間。電漿乃相較於第二材料之複數第二層之相對外露端而選擇性地蝕刻第一材料之複數第一層之相對外露端，以在第一材料之複數第一層中形成凹痕。
目前針對相對於一種材料而選擇性蝕刻另一種材料之技術有多種嘗試。在某些情況下，兩種材料的化學性質完全不同，以容許使用電漿來選擇性蝕刻其中一種材料而不用擔心蝕刻另一種材料。在其他情況下，因為材料的化學性質可能相似，或者可用的蝕刻製程可能受到其他因素的限制，為選擇性蝕刻確定適當的蝕刻方案更加困難。某些材料存在更困難的選擇性挑戰，其中希望蝕刻一種材料而幾乎不蝕刻另一種材料。用於這種類型之選擇性蝕刻的傳統製程可能無法實現相對於一種材料而選擇性蝕刻另一種材料，或者可能達不到例如選擇性、蝕刻輪廓(例如局部均勻性及/或表面粗糙度)等的製程要求。
在形成奈米線或奈米片以作為半導體裝置(例如全閘極(GAA)裝置)之3D垂直結構中的通道區域時，可能會出現選擇性挑戰。形成這樣的奈米線可能涉及在基底層上形成薄膜堆疊，該薄膜堆疊包含以交替堆疊排列的Si和Ge或Si-Ge(SiGe)合金層。此製程的一部分可以包含在Ge或含Ge層的相對端處於薄膜堆疊中蝕刻出凹痕，同時最小化對Si層的蝕刻，而暴露出Si層的端部以供以後用作導電裝置。由於諸多挑戰，包含部分原生氧化物層(NOL)及/或存在於薄膜堆疊表面上的其他殘留物(例如反應性離子蝕刻(RIE)殘留物)，傳統的蝕刻技術可能不能令人滿意。
當含鍺層包含相當低濃度的Ge時，例如小於或等於約30%的Ge，且在特定例子中小於或等於約15%時，蝕刻含Ge層同時還最小化對Si層的蝕刻可能是特別的具有挑戰。此種挑戰可能至少部分是因為含Ge層(例如SiGe層)的化學組成以及因為當使用具有較低濃度Ge的含Ge層時，Si層變得更為相似了。
在執行電漿蝕刻以在薄膜堆疊中形成凹痕之前，一些傳統技術乃使用濕式或乾式製程來移除NOL。可以使用稀氟化氫(HF)酸或化學氧化物移除製程並形成氟矽酸銨來處理薄膜堆疊。然而，移除Si層和含Ge層表面上的NOL可能會降低對蝕刻含Ge層且對Si層進行最小蝕刻或無蝕刻的後續凹痕電漿蝕刻製程(例如使用下述之傳統的氟基蝕刻製程)之選擇性。
一些傳統技術係將 Si 層和含 Ge 層的表面(例如沿著薄膜堆疊的側壁)暴露至含氟化學品(例如氟 (F 2)、三氟化氯 (ClF 3)、三氟化溴 (BrF 3) 或五氟化碘 (IF 5) )或電漿所產生的含氟自由基。這種傳統的電漿可以由包含四氟化碳(CF 4)和氬(Ar)的氣體或由包含三氟化氮(NF 3)和氮(N 2)的氣體產生。含氟蝕刻劑(無論是在含氟化學品中還是在電漿中的氟自由基)與含 Ge 層的反應速度可能比與 Si 層的反應速度更快，這可以實現相對 Si 的某種程度的選擇性(蝕刻含 Ge層比 Si 層快)。儘管Si層對與這些傳統技術相關的含氟蝕刻劑的反應性較低，但仍會出現不希望的Si層蝕刻量。例如，如果Si層的蝕刻發生在Si層的轉角處，則Si層的蝕刻會導致轉角變圓。此外，在含Ge層中相對低的Ge濃度(例如，≤約30%，並且在特定示例中≤約15%)時，Si層和含Ge層對含氟蝕刻劑的反應性差異可能會顯著減少，這可能導致選擇性較差(例如對於在特定示例中的 15% Ge會小於約 20:1(含 Ge 層的蝕刻速率比 Si 層的蝕刻速率))。
下面提供的實施例描述了選擇性蝕刻的多種方法。例如，實施例可用於選擇性地蝕刻基板之薄膜堆疊(例如包含交替堆疊排列的Si層和含Ge層)的部分。吾人可能想要在含Ge層之邊緣部分中選擇性地蝕刻(或可能完全移除)出凹痕以形成Si奈米線層的接觸柄，且即使在含Ge層中僅有低濃度Ge的情況下(例如在小於約50%的Ge、小於約30%的Ge、小於約25%的Ge、以及尤其是在小於約15%的Ge的特定實施例中)可以對Si層提供較佳的選擇性。
某些實施例係使用電漿以在包含交替堆疊佈置的Si層和含Ge層的薄膜堆疊中形成鋸齒狀區域或凹槽。該電漿可以產生自包含含氟氣體、含氫氣體以及載氣(例如:如Ar及He的惰性氣體)的氣體中，且該電漿可包含氟試劑、氫試劑以及氮試劑。該電漿可能導致鈍化層(例如氮化矽鈍化層的氮化物鈍化層)形成在Si層的外露表面上，而在電漿中之蝕刻劑(例如氟試劑)蝕刻含Ge層的期間作為Si層之外露表面上的蝕刻停止層。在將基板暴露至電漿之前，可以使用合適的乾式或濕式蝕刻製程從薄膜堆疊的外露表面大致移除阻擋層(例如NOL)。
圖1A-1D顯示根據本揭露內容之某些實施例中用於處理基板102之示例性製程100期間的示例性基板102的橫剖面圖。在某些實施例中，製程100包含使用適於蝕刻基板102之薄膜堆疊中某些層(例如含Ge層)部分的電漿，同時在薄膜堆疊中之其他層(例如Si層)之外露表面上形成保護性鈍化層，進而導致基板102在執行製程100之後具有鋸齒狀的薄膜堆疊。
如圖1A所示，基板102為半導體基板，其包含設置在基底層106上的薄膜堆疊104。薄膜堆疊104係包含交替堆疊佈置的含Ge層108和Si層110。薄膜堆疊104可以具有任何合適的形狀且包含任何合適數量的層。作為示例，個別含Ge層108和Si層110的垂直厚度可以為約5 nm至約25 nm，在特定示例中可以為約10 nm或約20 nm。此外，含Ge層108可以具有相同的厚度或者可以相對於彼此具有不同的厚度，Si層110可以具有相同的厚度或者可以相對於彼此具有不同的厚度，且含Ge層108和Si層110可以具有相同的厚度或可以相對於彼此具有不同的厚度。在特定示例中，含Ge層108和Si層110都具有大致相同的厚度。
含Ge層108的材料可以例如是純Ge或SiGe合金。作為特定示例，針對給定應用的期望蝕刻特性或用於在部分使用製程100形成之所得半導體裝置中的期望性能，含Ge層108可以包含適當比率(例如Si 0.7Ge 0.3、Si 0.85Ge 0.15等)的SiGe合金(混合物)。儘管本揭露內容係設想含Ge層108相對於另一種材料(例如Si)而包含任何合適濃度的Ge(包含100% Ge)，但在某些實施例中含Ge層108包含小於或等於約50% Ge、 小於或等於約30% Ge、小於或等於約25% Ge、小於或等於約15% Ge、或小於或等於約10% Ge。 僅作為一特定示例範圍，含Ge層108可以相對於另一種或多種材料(例如Si) 而包含約10％至約50％的Ge。在某些實施例中，所有含Ge層108包含相同的材料；然而，如果需要，含Ge層108可以包含不同的材料。
Si層110的材料例如可以是純Si。 在某些實施例中，所有的Si層110係包含相同的材料； 然而，如果需要，Si層110可以包含不同的材料。儘管在此特定示例中，Si層110主要係描述為純Si，但吾人應當理解，在某些實施例中，對蝕刻含Ge層(例如含Ge層108)具選擇性的材料可以包含例如氮化矽 (SiN) 的另一種合適材料。
基底層106可以是任何合適的材料且在一例中為Si或包含Si。在一特定示例中，薄膜堆疊104係藉由在基底層106頂部生長交替之Ge或SiGe (例如含Ge層108)和Si (例如Si層110)的異質磊晶層來形成。
可選的硬遮罩112可以包含在薄膜堆疊104的頂部。硬遮罩112可能例如在先前的蝕刻製程中已經用於形成薄膜堆疊104的結構。在某些實施例中，硬遮罩112為SiN(例如氮化矽(Si 3N 4))但可以包含任何合適的材料。
阻擋層114係形成在薄膜堆疊104(包含硬遮罩112)上方，且在此例中，還形成在基底層106上方。阻擋層114可以由施加到基板102的先前製造步驟(例如RIE)產生或由基板102的其他處理產生(例如在處理工具之間轉移時暴露於環境空氣)。作為特定示例，阻擋層114可以包含NOL、RIE殘留物或兩者。NOL可以是例如約1.0 nm至約2.0 nm厚的SiO 2(或其他合適的材料)薄層，其形成在基板102的表面上，例如當基板102暴露於包含O 2和H 2O的環境空氣中時。例如，基底層106、含Ge層108、Si層110和硬遮罩112等的表面可能與環境空氣相互作用，如此可能導致在這些表面處形成阻擋層114。作為另一示例，基底層106、含Ge層108、Si層110和硬遮罩112等的表面可以包含由先前RIE步驟所產生之殘留物。
阻擋層114可以具有與阻擋層114下面的層不同的蝕刻特性。儘管顯示為在薄膜堆疊104(包含硬遮罩112)和基底層106上具有大致均勻的覆蓋，但阻擋層114可能具有或可能不具有均勻的覆蓋。
如圖所示，從橫剖面透視圖觀察時，薄膜堆疊104中的每一層在相對端具有一對外露表面。即，每個含Ge層108具有(相對的)外露表面116，且每個Si層110具有(相對的)外露表面118。此外，在圖1A所示的狀態中，由於基板102包含阻擋層114，含Ge層108之外露表面116和Si層110之外露表面118也包含阻擋層114。
如圖1B所示，阻擋層114係經蝕刻以從含Ge層108之外露表面116、Si層110之外露表面118、以及基底層106和硬遮罩112的外露表面移除部分或全部的阻擋層114。可以使用任何合適的製程來移除阻擋層114，包含任何合適的濕式蝕刻或乾式蝕刻製程。在某些實施例中係使用稀HF酸或化學氧化物移除製程來對基板102進行處理，以移除一些或全部的阻擋層114。用於蝕刻阻擋層114的製程可能移除或可能不移除硬遮罩112的一些或全部，但是為了此例的目的，硬遮罩112係顯示為沒有被移除或沒有以其他方式被蝕刻。然而，自含Ge層108之外露表面116和從Si層110之外露表面118移除阻擋層114可能會降低後續傳統之氟基凹痕電漿蝕刻製程的選擇性，以嘗試對Si層110的蝕刻最少或完全不蝕刻的方式來蝕刻含Ge層108。
如圖1C所示，在製程100的電漿步驟120中，基板102暴露至電漿122以選擇性地蝕刻含Ge層108。例如，基板102可以暴露於電漿122，以選擇性地蝕刻含Ge層108之外露表面116以在薄膜堆疊104中形成凹痕136，其中相對於相鄰的Si層110，含Ge層108的相對端係處於移除/蝕刻的中間狀態。在某些實施例中，電漿步驟120為一種各向同性蝕刻製程。
電漿步驟120可以在電漿工具的電漿室123中執行。電漿工具可以是任何合適類型的電漿工具，包含電感耦合電漿(ICP)工具、電容耦合電漿(CCP)工具、表面波電漿(SWP)工具等。下面參照圖5來描述一種示例性電漿工具。
在將基板102暴露於電漿122期間且為了促進對含Ge層108的選擇性蝕刻，電漿122可以導致鈍化層124形成在Si層110之外露表面118上。藉由在Si層110之外露表面118處移除和替換或以其他方式修改Si層110的部分，電漿122可以導致鈍化層124形成在Si層110之外露表面118上。在某些實施例中，鈍化層124也可以形成在基底層106的外露表面上，例如當基底層106是純Si或氮化矽。
在基板102暴露於電漿122期間，Si層110之外露表面118上(以及在圖示的例子中，在基底層106之外露表面上)的鈍化層124抑制了對Si層110的蝕刻(以及在圖示的例子中，抑制了對基底層106的蝕刻)。換言之，電漿122選擇性地蝕刻含Ge層108至少部分是由於鈍化層124在Si層110之外露表面118上(以及在基底層106的外露表面上)的形成和存在，鈍化層124係作為Si層110之外露表面118上(以及在基底層106的外露表面上)的蝕刻停止層。在某些實施例中，鈍化層124抑制Si層110的這件事係包含了鈍化層124防止了對一些或全部Si層110的蝕刻、降低對一些或全部的Si層110的蝕刻、減緩對一些或全部Si層110的蝕刻等等。
儘管鈍化層124可以具有任何合適的厚度，但在某些實施例中，鈍化層124係相當薄，例如2 nm或更小。鈍化層124可以例如是單層。在某些實施例中，鈍化層124為氮化物，例如氮化矽(例如Si 3N 4)。
隨著電漿122對含Ge層108的蝕刻，便暴露出Si層110的額外表面138。即，由於對含Ge層108的選擇性蝕刻，在薄膜堆疊104中便形成凹痕136或凹槽，進而暴露出Si層110的額外表面138。電漿122可以繼續在額外表面138上形成鈍化層124。在額外表面138上形成的鈍化層124也可以是氮化物，例如氮化矽(例如Si 3N 4)。換言之，隨著在Si層110上方、下方及/或之間蝕刻含Ge層108，鈍化層124便進一步地形成在Si層110的新外露表面(例如額外表面138)上方。在額外表面138上的鈍化層124乃抑制了在額外表面138處對Si層110的蝕刻，而在Si層110之外露表面118處的鈍化層124則抑制了在外露表面118處對Si層110的蝕刻。
電漿122可以包含氟試劑126、氫試劑128和氮試劑130。氟試劑126可以主要充當蝕刻劑，用於蝕刻含Ge層108之外露表面116處的含Ge層108。氫試劑128可以充當還原劑，在氟試劑126存在的情況下，促進在含Ge層108之外露表面116處蝕刻含Ge層108。此外，如果適用的話，取決於用於產生電漿122的氣體，氫試劑128可以進一步分解氟和氮的某些化合物以產生氟試劑126和氮試劑130，並促成在Si層110之外露表面118處上形成鈍化層124(例如像氮化矽的氮化物)以及/或蝕刻含Ge層108。氮試劑130會與在Si層110之外露表面118處的Si反應，以在外露表面118處形成氮化物層(例如像Si 3N 4的氮化矽層)。例如，在電漿122中產生的原子氮(N)可與Si層110之外露表面118(以及基底層106的外露表面)處的Ge分子反應，以在Si層110的外露表面118上(以及在基底層106的外露表面上)形成鈍化層124(例如氮化物層)。
儘管將氟試劑126、氫試劑128和氮試劑130主要作為單獨的元素進行說明和描述，但本揭露內容係將氟試劑126、氫試劑128和氮試劑130設想為單獨的元素，或者將氟試劑126 、氫試劑128和氮試劑130中的一些或全部設想為電漿122內之一或多種化合物的一部分。例如，電漿122可包含NH類、HF類、NF類或其他合適類型中的一或多種。吾人應當理解，貫穿本揭露內容中對氟試劑126、氫試劑128和氮試劑130的引用係將這些試劑設想為單獨的元素且將這些試劑設想為電漿122之一或多種化合物的一部分。
在某些實施例中，電漿122可由包含含氟氣體、含氫氣體、含氮氣體及惰性氣體的氣體中產生。含氟氣體可作為蝕刻劑、含氫氣體可作為還原氣體、且惰性氣體可作為載氣。作為一些示例，用於產生電漿122的含氟氣體可以包含NF 3、六氟化硫(SF 6)或四氟化碳(CF 4)。在一些實施例中，例如在使用不含氮之含氟氣體的一些例子中(或者即使在使用含氮之含氟氣體的一些例子中)，吾人應能理解到以其他合適的方式提供氮氣，例如導入氨(NH 3)，其也可用來當作如下述之含氫氣體或氮氣(N 2)。至於含氫氣體，如同在一些例子中，用來產生電漿122的含氫氣體可包含H 2或氨(NH 3)。如上所述，氫氣可促成在Si層110的外露表面118上形成鈍化層124(例如像氮化矽的氮化物)以及/或對含Ge層108的蝕刻。
儘管是分別說明，含氮氣體可以單獨提供(例如作為氮氣 (N 2))及/或作為用於產生電漿 122 之一或多種其他氣體之化合物的一部分(例如作為與含氟氣體之化合物的一部分及/或作為與含氫氣體之化合物的一部分)。例如，可以添加氮載氣(N 2)及/或用於形成鈍化層124(例如在鈍化層124是氮化物層的實施例中)的氮試劑130可以由其他氣體提供，例如含氟氣體為含氮化合物或含氫氣體為含氮化合物。換言之，電漿122中之氮試劑130的來源可以是包含氮(例如NF 3)的蝕刻劑氣體(例如含氟氣體)、包含氮(例如NH 3)的還原氣體(例如含氫氣體)、包含氮的載氣(例如N 2載氣)或另一種合適的含氮來源氣體，且氮試劑130可以是從來源氣體分解的原子氮。
作為特定示例，用於產生電漿122的氣體可以包含NF 3、Ar和H 2的合適組合。在某些實施例中，Ar可以由例如氦(He)或氪(Kr)的另一種惰性氣體取代。作為特定示例，用於產生電漿122的氣體/氣體組合可包含NF 3/NH 3/Ar、NF 3/NH 3/N 2/Ar、NF 3/H 2/Ar、或NF 3/H 2/Ar/N 2。
可以最佳化電漿步驟 120 的諸多製程參數以促進氟試劑 126 的形成，以有效蝕刻含 Ge 層 108，同時產生足夠的氫試劑 128 和氮試劑 130 以在Si層110之外露表面118和額外表面138處形成鈍化層 124 (例如像氮化矽的氮化物鈍化層)。在用於產生電漿122的氣體包含NF 3與H 2的示例中，NF 3與H 2的比率可以是適當的考慮因素。一種氣體與另一種氣體的比率可以根據各自的流速來測量，例如每分鐘標準立方厘米 (sccm)。在某些實施例中，電漿122包含比氫試劑128更多的氟試劑126以確保含Ge層108仍被蝕刻且類似於鈍化層124的鈍化層較不可能在含Ge層108之外露表面116上形成(特別是在含Ge層108中的Ge為低濃度時)，但亦包含足夠的氮試劑130和氫試劑128以促進足夠快地形成鈍化層124以減少或消除通常更具反應性的氟試劑126對Si層110的蝕刻。
適當的比率(或比率範圍)係取決於多種因素，包含其他製程參數和Si層110中的Ge濃度。氫氣(H 2)可以幫助驅動在電漿室123中發生的反應，包含蝕刻含Ge層108以及在Si層110之外露表面118和額外表面138上形成鈍化層124。NF 3比H 2之比率的示例範圍可以包含從NF 3:H 2=約4:約1到NF 3:H 2=約10:約1，且在特定示例中可以是NF 3:H 2=約5:約1。在某些實施例中，當H 2的流速高於約30 sccm且含Ge層108的Ge濃度低於或等於約15%時，則氟試劑126對含Ge層108的蝕刻速率便會降低。吾人應理解，由於特定蝕刻速率可取決於多種因素，因此對於某些實施方式可能是也可能不是這種情況。至於惰性氣體，NF 3比Ar之比率的示例範圍可以包含從NF 3:Ar=約1:約2.5到NF 3: Ar=約1:約10。
用於產生電漿122的其他製程參數包含氣體流速、壓力、電漿源功率、電漿偏置功率、時間和溫度。可以以任何合適的流速提供用於形成電漿122的氣體。在某些實施例中，蝕刻劑來源氣體流速為含氟氣體(例如NF 3)=20-80 sccm(以及在特定示例中為50 sccm)，H 2=5-15 sccm(以及在特定示例中為10 sccm)，Ar=500-1500 sccm(以及在特定示例中為1000 sccm)。在這些示例中，含氟氣體之流速相對緩和、含氫氣體的流速則相對較低、惰性氣體的流速則是相對高。
在某些實施例中，電漿步驟120可以在相對低的壓力(例如小於約100 mTorr、小於約50 mTorr，且在一例中約15 mTorr至約25 mTorr)及相對低的源功率(例如小於約400 W、小於約100 W，在一例中為約100 W的高頻源功率、以及約0 W的低頻偏置功率)下執行。電漿步驟120的暴露時間可以是任何合適的時間。在某些實施例中，暴露時間可以短至約五秒或更短、十五秒或更短、二十五秒或更短、三十秒或更短、或四十五秒或更短。最佳的暴露時間可取決於其他參數，俾使決定出參數的最佳組合以達成所需之選擇性(或其他適當目標)程度。在某些實施例中，電漿步驟120係在約-40°C至約20°C的溫度下執行，且在一例中在約0°C下執行。
蝕刻製程120的一個示例配方包含下列各者：壓力約15到25 mTorr；源功率(電感耦合電漿)100 W；偏置功率0 W；晶圓處理溫度0°C；NF 3、H 2和Ar流速分別為50 sccm、10 sccm和1000 sccm。
吾人應當理解此處所描述之所有參數、所提供之特定值及範圍僅為了舉例的目的。
在某些實施例中，電漿步驟120為無氧電漿蝕刻步驟，以蝕刻基板102之薄膜堆疊中之某些層的部分，結果導致基板102在執行製程100之後具有鋸齒狀或凹陷的薄膜堆疊。吾人應當理解，無氧並不一定意味著從電漿步驟120中消除了所有氧氣，而是反映了沒有特意引入含氧氣體以作為電漿步驟120的一部分。自電漿室123中移除所有氧氣是困難或不可能的，因此在電漿步驟120期間在電漿室123中可能仍然存在一些氧氣。
圖1D顯示電漿步驟120之後的基板102。在圖1D所示的狀態下，薄膜堆疊104包含凹痕136(標記了其中兩個示例)。此外，由於凹痕136的形成，可以形成Si層110的外露端141(標記了其中一個示例)。
圖1D顯示對所得基板102的某些測量，例如外露端分隔件142和蝕刻寬度144。例如，外露端分隔件142係藉由測量從薄膜堆疊104之第一側上的第一外露表面116與薄膜堆疊104之第二側上之相對的第二外露表面116之間的每個含Ge層108而顯示出含Ge層108的剩餘寬度(每一此橫剖面)。外露端分隔件142在某些實施例中可以小於約20 nm，且在一實施例中介於約2 nm和約20 nm之間。外露端分隔件也可以指在蝕刻之前外露端的分隔件。蝕刻寬度144可以測量從特定含Ge層108的特定端移除了多少量的特定含Ge層108。換句話說，蝕刻寬度144可以測量含Ge層108之凹痕136的量。在某些實施例中，蝕刻寬度144為約5 nm至約50 nm。然而，取決於給定的應用，外露端分隔件142和蝕刻寬度144可能在這些範圍之外。
隨後可以在基板102上執行後續處理。例如，可以將電漿步驟120整合到用於將Si層110形成為相應奈米線的製程中，該奈米線係用於半導體裝置(例如GAA裝置或其他3D裝置)之通道區域。在這樣的裝置中，後續的處理可以包含用絕緣體填充凹痕136、移除含Ge層108的剩餘部分、在Si層110周圍提供閘極氧化物以及其他相關步驟，所有這些步驟僅用於示例目的。在這樣的裝置中，Si層110之外露端141可以用作通往形成在薄膜堆疊104區域中之通道區域的導電接觸。
製程100可以提供一或多個技術優勢。用於相對Si層而選擇性蝕刻含Ge層的傳統技術係將Si層110(例如外露表面118和額外表面138)及含Ge層108(例如外露表面116)(例如沿著薄膜堆疊104之側壁) 兩者之表面暴露至含氟化學品(例如F 2、ClF 3、BrF 3或IF 5)或電漿產生之含氟自由基。例如此種的傳統電漿可以從包含CF 4及Ar的氣體或從包含NF 3及N 2的氣體中產生。含氟蝕刻劑(不論是在含氟化學品中的或是在電漿中的含氟自由基) 與含 Ge 層108的反應速度可能比與 Si 層110的反應速度更快，這可以實現相對 Si 的某種程度的選擇性(蝕刻含 Ge層108比 Si 層110快)；然而仍會出現不希望的Si層蝕刻量。
例如，如果Si層110的蝕刻發生在Si層110的轉角處，則Si層110的蝕刻會導致轉角變圓。此外，因含Ge層108之外露表面116係經向內蝕刻以形成凹痕136，Si層110的垂直厚度可能會減少一不希望的量，尤其是朝向外露表面118處為暴露在蝕刻劑中最長時間量的地方。此外，在含Ge層中具相當低Ge濃度(例如，≤約30%，且在特定示例中≤約15%)時，Si層110和含Ge層108對含氟蝕刻劑的反應性差異可能會顯著減少，這可能導致選擇性較差(例如小於約 20:1(含 Ge 層的蝕刻速率比 Si 層的蝕刻速率))。
另外，傳統氟基電漿可能會蝕刻半導體基板上的其他材料，例如二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氧化物和低k介電材料，這可能是不希望的。換言之，這種傳統氟基電漿對SiO 2、Si 3N 4、氧化物和低k介電材料(例如矽氧碳氮化物(SiOCN)、矽硼碳氮化物(SiBCN)等)並不具選擇性。
根據製程 100 的實施例，電漿步驟 120 可以包含在 Si 層 110 上形成鈍化層 124 (例如像氮化矽的氮化物)。鈍化層 124係抑制了對 Si 層 110 (例如外露表面 118 和額外表面138)的蝕刻，而電漿122的蝕刻劑(例如氟試劑126)則蝕刻含Ge層108以在薄膜堆疊104中形成凹痕136。在某些實施例中，儘管含Ge層108中具有潛在低濃度的Ge(例如小於約 50%、小於約 30%、小於約 25% 、以及在特定示例中小於約 15%)，且部分取決於含 Ge 層 108 中 Ge 的濃度，含Ge層108對Si層110的選擇性(藉由測量各自的蝕刻速率)大於或等於約50比約1、大於或等於約70比約1、或大於或等於約100比約 1。吾人應該理解的是，相應的蝕刻速率可以以任何合適的方式確定。
此外，至少部分地由於電漿122對Si層110的高選擇性，其本身係至少部分地由於鈍化層124在Si層110之外露表面118和額外表面138上的快速形成，薄膜堆疊104可以具有較佳的蝕刻輪廓。此較佳的蝕刻輪廓可以包含在電漿步驟120之後沿著含Ge層108之表面116(到含Ge層108未被完全移除的程度)且尤其是沿著Si層110之外露表面118和剩餘表面138上所降低的表面粗糙度。另外或是或者，在電漿步驟120之後，較佳的蝕刻輪廓可以包含Si層110之外露端141的改善之尖銳邊緣和相對方形輪廓(比起傳統技術所能做到的)。在某些實施例中，包含使用電漿122之電漿製程120在沿著含Ge層108之表面116(到含Ge層108未被完全移除的程度)提供了相對直的蝕刻正面以及針對從薄膜堆疊104的每個含Ge層108之移除材料量的良好局部均勻性。
氮化物(例如氮化矽)鈍化層124可不溶於水，而讓鈍化層124充當O 2和H 2O擴散阻擋層，從而提高由Si層110形成之奈米線的穩定性。除了對Ge和SiGe具有選擇性之外，電漿122(例如含氟、氫和氮的電漿)還可以對SiO 2、Si 3N 4、氧化物和低k介電材料(例如SiOCN、SiBCN等)具有選擇性，因為在某些實施例中缺乏典型存在用來移除這些化合物(例如SiO 2、Si 3N 4、氧化物和低k介電材料(例如SiOCN、SiBCN等))中碳鍵和氮鍵之化學物質中的氧。
此外，某些實施例提供可用於在3D裝置的較佳結構，例如可適用於GAA裝置、3D NAND或其他記憶體裝置、邏輯裝置或任何其他合適類型的半導體裝置。
圖2圖示了根據本揭露內容之某些實施例中用於處理基板102的示例方法200。方法200開始於步驟202。在步驟204中接收基板102。基板102係具有包含交替堆疊排列的含Ge層108和Si層110的薄膜堆疊104。也就是說，薄膜堆疊104可以包含交替的含Ge層108和Si層110(例如，如圖1A所示者)。阻擋層114(例如NOL)可以存在於薄膜堆疊104的表面上，例如在含Ge層108之外露表面116上、在Si層110之外露表面118上、以及在基底層106的外露表面上和硬遮罩112上。
在步驟206，蝕刻薄膜堆疊104表面上的阻擋層114，以例如從含Ge層108之外露表面116、Si層110之外露表面118以及基底層106的外露表面和硬遮罩112移除阻擋層114。可以使用任何合適的製程(例如濕式蝕刻或乾式蝕刻製程)來移除阻擋層114。
在步驟208，藉由將基板102(包含薄膜堆疊104)暴露於電漿122來選擇性地蝕刻含Ge層108。電漿122可以包含氟試劑126、氫試劑128以及氮試劑130。電漿122蝕刻含Ge層108並導致鈍化層124形成在Si層110之外露表面118上，以在半導體裝置102(包含薄膜堆疊104)暴露於電漿122的期間，抑制對Si層110的蝕刻。在某些實施例中，步驟208為各向同性蝕刻製程。
在某些實施例中，電漿122係由包含NF 3氣體的氣體產生，且氟試劑126包含從NF 3氣體分解出的氟。在一例中，氮試劑130係包含從NF 3氣體分解出的氮。在某些實施例中，電漿122係由包含H 2氣體的氣體產生，且氫試劑128包含氫。在某些實施例中，電漿122係由包含至少一惰性氣體(例如Ar、He或Kr)的氣體所產生。作為特定示例，電漿122係由包含NF 3、NH 3和Ar；NF 3、NH 3、N 2和Ar；NF 3、H 2和Ar；NF 3、H 2和N 2；或NF 3、H 2、Ar和N 2的氣體組合產生。在某些實施例中，形成在Si層110之外露表面118上的鈍化層124係包含氮化矽(Si 3N 4)。
選擇性蝕刻含Ge層108可以包含選擇性蝕刻含Ge層108的端部，以在Si層110上方、下方或之間的薄膜堆疊104中形成凹痕136。隨著對含Ge層108的選擇性蝕刻，暴露出Si層110的額外表面138，電漿122便在額外表面138上形成鈍化層124。在某些實施例中，選擇性蝕刻含Ge層108包含選擇性地移除大致上所有的含Ge層108，從而釋放Si層110。
在某些實施例中，一或多個含Ge層108為包含約50%或更少的Ge的SiGe。在一更特定實施例中，一或多個含Ge層108為包含小於或等於約15%的Ge，且該一或多個15%含Ge層108對Si層110之選擇性(測量各自之蝕刻速率)為大於或等於約70:1。
在步驟210，執行額外的製造步驟。以上參考圖1D所描述之潛在額外處理步驟的討論係藉由引用併入。例如，在某些實施例中，步驟208係整合至用於將Si層110形成到相應奈米線的製程中，該奈米線係用於半導體裝置(例如GAA裝置)的通道區域。在步驟212，結束該方法。
圖3圖示了根據本揭露內容之某些實施例中用於處理基板102的示例方法300。方法300開始於步驟302。在步驟304中，將基板102定位在電漿工具的電漿室123中。基板102乃具有包含交替堆疊排列之含Ge層108和Si層110(例如，如圖1A所示者)的薄膜堆疊104。
在步驟306，在電漿工具的電漿室123中產生電漿122。電漿122係包含氟試劑126、氫試劑128和氮試劑130。電漿122可以由包含含氟氣體的氣體產生，例如NF 3、SF 6或CF 4。氟試劑126可以包含從含氟氣體中分解出的氟。在某些實施例中，氮試劑130係包含從NF 3或其他合適之含氮氣體(可能是或可能不是用於導入蝕刻劑(例如氟)之化合物的一部分)中分解出的氮。在某些實施例中，電漿122係由包含含氫氣體(例如H 2或NH 3)的氣體產生，且氫試劑128包含從含氫氣體中分解出的氫。
在某些實施例中，電漿122係由包含至少一惰性氣體(例如Ar、He或Kr)的氣體所產生。作為特定示例，電漿122係由包含NF 3、NH 3和Ar；NF 3、NH 3、N 2和Ar；NF 3、H 2和Ar；NF 3、H 2和N 2；或NF 3、H 2、Ar和N 2的氣體組合產生。在某些實施例中，形成在Si層110之外露表面118上的鈍化層124係包含氮化矽(Si 3N 4)。
在步驟308，基板102(包含薄膜堆疊104)係在電漿室123中暴露於電漿122。電漿122導致鈍化層124(其可以是氮化物層)形成在Si層110之外露表面118和額外表面138上。在某些實施例中，鈍化層124包含氮化矽(Si 3N 4)。電漿122還相對於Si層110之外露表面118(例如相對的外露端)選擇性地蝕刻含Ge層108之外露表面116(例如相對的外露端)而在含Ge層108中形成凹痕136。鈍化層124抑制了電漿122對Si層110的蝕刻。在某些實施例中，步驟308為各向同性蝕刻製程。
在步驟310，執行額外的製造步驟。以上參考圖2之步驟210所描述之潛在額外處理步驟的討論係藉由引用併入。在步驟312，結束該方法。
圖4圖示了根據本揭露內容之某些實施例中包含具有凹陷交替薄膜堆疊之基板的示例裝置400。至少一部分的裝置400可以使用本文所述之任何製程和方法來形成。
裝置400係包含基板402，基板402包含通道材料404(例如Si或SiGe)和閘極材料406(例如Ge或SiGe)。在製程100之後的某個點，通道材料404可以對應於基板102的Si層110。裝置400可以是此處所示的GAA裝置或者可以是任何其他裝置，例如鰭式場效電晶體(FinFET)。裝置400還可以包含隔離區408。在某些實施例中，隔離區408為淺溝槽隔離(STI)。
裝置400可藉由首先形成凹陷之交替薄膜堆疊410(其可對應於製程100之後的薄膜堆疊104，可能具有額外的後續製程)、然後在凹陷交替薄膜堆疊410上沉積額外的閘極材料406來製造。具體而言，裝置400可以藉由異質磊晶生長交替之Si和Ge或SiGe層來形成，接著將其圖案化並垂直凹入以橫向暴露出Si層。
此處描述之實施例的應用可以有利地成為5 nm節點、3 nm節點或更低節點的最佳解決方案。例如，GAA裝置架構可能適用於超過7 nm節點的縮放。GAA裝置架構可以藉由將閘極圍繞整個通道而不是僅有三個側面來解決某些FinFET架構中存在的短通道效應。如此可以減少或消除在FinFET閘極下方發生的電流洩漏，從而減少非有功功率損耗(non-active power losses)。
圖5圖示了根據本揭露內容之某些實施例中之示例電漿工具500的方塊圖。儘管圖示和描述係說明特定的電漿工具500，但是可以使用任何合適類型的電漿工具。電漿工具500可用於執行關於圖1A-1D和2-4所描述的電漿步驟120。
電漿工具500包含電漿室123，於其中使用電漿(例如電漿122)來處理半導體基板(例如基板102)。電漿室123包含配置為在處理期間支撐基板102的基板台502。在某些實施例中，基板102在圖1B所示的條件下(例如在移除阻擋層114之後)定位在基板台502上，以用於使用電漿122來執行電漿步驟120。藉由透過電漿工具500之噴淋頭504注入電漿(例如電漿122)而在電漿室123內選擇性地蝕刻基板102之薄膜堆疊104之含Ge層108的材料(例如上文參照圖1A-1D所述者)。噴淋頭504可以包含填充有前驅物氣體、混合氣體和載氣的單一混合反應腔，該等氣體混合以形成電漿122，且噴淋頭504包含一組用於將電漿122朝向基板102分配的出口孔。
電漿室123包含真空泵506及/或以其他方式耦合至真空泵506，真空泵506則耦合至真空管線508以從電漿室123清除殘留的前驅物氣體，並且在某些實施例中還可以包含壓力系統及/或以其他方式耦合到壓力系統以維持目標壓力。電漿室123還可包含機械工具，例如加熱器510和溫度感應器512，以用於加熱基板102和控制電漿室123內及/或基板102的溫度。
電漿工具500包含耦合到噴淋頭504的前驅物氣體管線514、混合氣體管線516和載氣管線518。在某些實施例中，藉由前驅物氣體管線514供給的前驅物氣體可以包含基於氟的前驅物，例如NF 3及/或SF 6，藉由混合氣體管線516供給的混合氣體可以包含氫氣(例如H 2或NH 3)，且藉由載氣管線518供給的載氣可以包含例如Ar、He或Kr的惰性氣體。
在某些實施例中，電漿工具500可以包含用於控制氣體流量(例如質量流量)的質流控制器及感應器系統。因此，電漿工具500可包含第一流量控制器520、第二流量控制器522、第三流量控制器524、真空泵506、加熱器510、溫度感應器512、電壓-電流(V-I)感應器526以及基板感應器528、530、532和534(528-534)。前驅物氣體管線514、混合氣體管線516和載氣管線518分別耦合到第一流量控制器520、第二流量控制器522和第三流量控制器524並由其控制。
電漿工具500可以包含控制器536以控制電漿步驟120的各個態樣。可以以任何合適的方式實施控制器536。例如，控制器536可以是電腦。作為另一示例，控制器536可以包含一或多個可程式化IC，其係經程式化以提供本文所述之功能。在特定示例中，一或多個處理器(例如微處理器、微控制器、中央處理單元等)、可程式化邏輯裝置(例如複雜可程式化邏輯裝置、場可程式化閘極陣列等)及/或其他可程式化IC係以軟體或其他程式化指令進行程式化，以實現此處描述之用於控制器536的功能。軟體或其他程式化指令可以儲存在一或多個非暫態電腦可讀媒體(例如記憶體儲存裝置、閃存記憶體、動態隨機存取記憶體、可再程式化儲存裝置、硬碟、軟碟、DVD、CD-ROM等)，且在由可程式化IC執行時，軟體或其他程式化指令乃使可程式化IC執行本文所述之操作。
電漿室123的加熱器510和溫度感應器512等機器部件以及流量控制器520、522和524、真空泵506以及電漿室123外部的其他組件係耦合到控制器536並由控制器536控制。
設備感應器會測量設備參數，例如基板台502的溫度、加熱器電流、真空泵速度和溫度，並提供信號以確保設備正常運行。諸多製程感應器會測量製程參數，例如製程溫度、製程壓力、電漿濃度、氣體流速和氣體成分，並提供信號以確保製程正常運行。來自設備感應器和製程感應器的數據在整個電漿步驟120中持續地向控制器536提供反饋。控制器536可以實時進行調整以保持設備和製程接近規格中心。
控制器536從感應器接收數據並基於感應器數據控制電漿室123的製程參數。控制器536可以分析感應器所收集的數據，決定何時修改或結束電漿步驟120的一或多個步驟，並提供反饋以控制電漿室123之部件的製程參數。
控制器536可以連接到V-I感應器526及基板感應器528-534以在基板102暴露於電漿122時監測電漿122，以實時提供電漿122的條件以及可選的成分和厚度數據。當使用電漿122選擇性地蝕刻基板102時，控制器536可以使用反饋數據來持續調整電漿步驟120，以例如在達到目標凹痕(例如蝕刻寬度144)時關閉電漿步驟120。
具體來說，控制器536可以接收來自基板感應器528-534和溫度感應器512的測量數據，同時產生發送到第一流量控制器520、第二流量控制器522、第三流量控制器524、真空泵506和加熱器510的控制信號。
控制器536可以接收來自基板感應器528-534的測量或計量數據，這些數據係在跨基板102上的多個點獲取，以測量製程均勻性以及鈍化層124的厚度和成分(將基板102暴露於電漿122所形成)、外露端分隔件142及/或原位和實時的目標凹痕(例如蝕刻寬度144)。例如，多基板電漿工具中的多個跨基板感應器可用於監測和調整鈍化層124(將基板102暴露於電漿122所形成)的厚度和組成、外露端分隔件142及/或從基板102之頂部到底部的目標凹痕(例如蝕刻寬度144)。在單一基板電漿工具中的多個跨基板感應器可用於監測和調整鈍化層124(將基板102暴露於電漿122所形成)的厚度和組成、外露端分隔件142及/或從基板102中心到基板102邊緣的目標凹痕(例如蝕刻寬度144)。
基板感應器528-534可以耦合到電漿室123及/或位於電漿室123內，用於監測基板102、電漿工具500及/或電漿步驟120的諸多參數。基板感應器528-534可以包含多種類型的感應器，包含但不限於光學感應器(例如照相機、雷射、光、反射儀、光譜儀、橢偏儀等)、電容感應器、超音波感應器、氣體感應器或其他可以監測基板102、電漿122及/或電漿工具500的感應器。在某些實施例中，一或多個光學感應器可用於實時(在電漿步驟120期間)測量Si層110之表面118和基底層106之表面處(例如形成鈍化層124的地方)之材料的厚度和折射率、外露端分隔件142及/或蝕刻寬度144a(或另一合適的測量)。作為另一示例，光譜儀可用於實時(在電漿步驟120期間)測量Si層110之表面118和基底層106之表面處(例如正在形成鈍化層124的地方)之材料的薄膜厚度、外露端分隔件142、及/或蝕刻寬度144a(或另一合適的測量)。在又一實施例中，殘餘氣體分析儀(RGA)可用於實時(在電漿步驟120期間)檢測前驅物分解以用於實時化學反應完成檢測。
控制器536可以接收使用者輸入的製程參數，包含例如基於如腔室壓力、腔室溫度、RF源功率、RF偏置功率、RF波形(例如連續波RF、脈衝RF、方形脈衝、鋸齒脈衝等)、蝕刻時間、以及諸多製程和載氣之成分及流速等的標準電漿蝕刻參數的蝕刻速率、保形性、輪廓和沉積速率(例如鈍化層124的)。有利地允許使用者調整電漿122以滿足目標局部臨界尺寸均勻性(LCDU)。
基於來自基板感應器528-534的數據以及使用者輸入的製程參數，控制器536向溫度感應器512和加熱器510產生控制信號以調節電漿室123內的熱量。當加熱器510加熱電漿室123時，控制器536便持續或週期性地監測溫度感應器512以追踪電漿室123的溫度，以向加熱器510發送控制信號來維持電漿室123中的溫度。
一旦控制器536基於溫度感應器512提供的數據判定電漿室123的目標溫度已經達到，控制器536便會產生控制信號和數據信號以啟動第一流量控制器520、第二流量控制器522和第三流量控制器524，並基於使用者輸入的製程參數，將前驅物氣體的目標流速提供給第一流量控制器520、將混合氣體的目標流速提供給第二流量控制器522、並將載氣的目標流速提供給第三流量控制器524。一旦控制器536判定出已建立了相應的流速，控制器536便提供功率至電漿室123以透過偏置電極和源電極向電漿122供電。基於來自V-I感應器526的測量值，可以調整提供給偏置電極和源電極的功率。第一流量控制器520、第二流量控制器522和第三流量控制器524中的每一個都可以是連接到流速感應器和可調節比例閥的封閉式迴圈控制系統，該可調節比例閥係允許每個流量控制器持續或週期性地監測並透過流速感應器和可調節比例閥對每種氣體進行內部維持其目標流速。
在某些實施例中，一旦控制器536基於使用者輸入的數據判定蝕刻製程時間已經滿足，控制器536便會產生控制信號以停用第一流量控制器520、第二流量控制器522和第三流量控制器524，其可以視情況而在相同或不同時間停用。
控制器536可使用或分析基板感應器數據以決定何時結束電漿步驟120。例如，控制器536可從殘餘氣體分析儀接收數據以檢測電漿步驟120的終點。在另一例中，控制器536可使用光譜橢偏儀在電漿步驟120期間檢測鈍化層124的平均薄膜厚度、Si層110的外露端141及/或外露端分隔件142，並指出電漿步驟120期間的變化。在另一例中，控制器536可以使用光譜橢偏儀在電漿步驟120期間檢測Si層110的表面118和基底層106的表面(例如鈍化層124形成的地方)之材料的折射率，並指出電漿步驟120期間的薄膜組成變化。當外露端分隔件142及/或蝕刻寬度144a(或另一合適的測量)的目標達成時，控制器536可以自動結束電漿步驟120。在某些實施例中，控制器536可以例如在電漿步驟120期間自動調整一或多個參數，例如NF 3與H 2(或NH 3)的比率及/或NF 3與Ar的比率 ，以實現薄膜堆疊104的期望蝕刻輪廓。控制器536及來自基板感應器528-534的數據也可用於實現期望的半導體基板產量目標。此外，控制器536及來自基板感應器528-534的數據可用於實現薄膜堆疊104的期望蝕刻輪廓及組成、以及期望的半導體基板產量，或者以前述之組合為目標。
儘管針對形成用於GAA裝置的奈米線/奈米片之特定應用進行了描述，但是本揭露內容可用於對含Ge層具有選擇性之任何類型之Si的各向同性蝕刻。此外，雖然所執行的蝕刻主要係描述為藉由移除含Ge層108之相對端的部分來在薄膜堆疊104中形成凹痕，但製程100和400可以用於移除含Ge層108的大致所有部分，此可以稱之為釋放Si層110。
儘管本揭露內容將特定製程/方法步驟描述為以特定順序發生，但本揭露內容預期製程步驟是以任何合適順序發生的。儘管已經參考說明性實施例來描述本揭露內容，但本描述並非旨在解釋為限制性的。在參考說明書的描述下，精於本技藝者將清楚此等說明性實施例及本揭露內容之其他實施例的諸多修改和組合。因此，所附申請專利範圍旨在涵蓋任何此類修改或實施例。
100:製程 102:基板 104:薄膜堆疊 106:基底層 108:含Ge層 110:Si層 112:硬遮罩 114:阻擋層 116:含Ge層108之外露表面 118:Si層110之外露表面 120:電漿步驟 122:電漿 123:電漿室 124:鈍化層 126:氟試劑 128:氫試劑 130:氮試劑 136:凹痕 138:額外表面 141:外露端 142:外露端分隔件 144:蝕刻寬度 144a:蝕刻寬度 200:方法 202~212:步驟 300:方法 302~312:步驟 400:裝置 402:基板 404:通道材料 406:閘極材料 408:隔離區 410:交替薄膜堆疊 500:電漿工具 502:基板台 504:噴淋頭 506:真空泵 508:真空管線 510:加熱器 512:溫度感應器 514:前驅物氣體管線 516:混合氣體管線 518:載氣管線 520:第一流量控制器 522:第二流量控制器 524:第三流量控制器 526:V-I感應器 528~534:基板感應器 536:控制器
為了更完整地理解本揭露內容及其優點，請參考以下結合附圖的描述，其中：
圖1A-1D顯示橫剖面圖，說明根據本揭露內容之某些實施例中用於處理半導體基板之示例製程期間的示例半導體基板；
圖2顯示根據本揭露內容之某些實施例中用於處理半導體基板的示例方法；
圖3顯示根據本揭露內容之某些實施例中用於處理半導體基板的示例方法；
圖4顯示根據本揭露內容之某些實施例中包含具有凹陷交替薄膜堆疊之基板的示例裝置；以及
圖5圖示了根據本揭露內容之某些實施例中之示例電漿工具的方塊圖。
300:方法
302~312:步驟

Claims (23)

  1. 一種處理半導體基板的方法，該方法包含： 接收包含一薄膜堆疊的一半導體基板，該薄膜堆疊包含一第一矽層、一第二矽層、以及位於該第一矽層及該第二矽層之間的一第一含鍺層；以及 藉由將該薄膜堆疊暴露至包含氟試劑、氮試劑及氫試劑的一電漿來選擇性地蝕刻該第一含鍺層，該電漿乃蝕刻該第一含鍺層且使得在該第一矽層及該第二矽層之外露表面上形成一鈍化層，以在將該薄膜堆疊暴露至該電漿的期間抑制對該第一矽層及該第二矽層的蝕刻。
  2. 如請求項1之處理半導體基板的方法，其中該電漿係從包含一惰性氣體的氣體中產生。
  3. 如請求項1之處理半導體基板的方法，其中該電漿係從包含三氟化氮(NF 3)氣體的氣體所產生，該氟試劑係包含自該NF 3氣體分解的氟。
  4. 如請求項1之處理半導體基板的方法，其中該電漿係從包含H 2氣體的氣體所產生，該氫試劑為氫。
  5. 如請求項1之處理半導體基板的方法，其中該電漿係從包含下列各者之一氣體組合所產生： 三氟化氮(NF 3)、氨(NH 3)及氬(Ar)； NF 3、NH 3、氮(N 2) 及Ar； NF 3、NH 3及氬(Ar)； NF 3、氫(H 2) 及Ar；或 NF 3、H 2、Ar以及N 2。
  6. 如請求項1之處理半導體基板的方法，其中在該第一矽層及該第二矽層之該外露表面上形成之該鈍化層係包含氮化矽(Si 3N 4)。
  7. 如請求項1之處理半導體基板的方法，其中該第一含鍺層為一矽鍺(SiGe)層，其包含約50%或更少的鍺。
  8. 如請求項1之處理半導體基板的方法，其中： 該第一含鍺層包含小於或等於約15%的鍺；以及 該第一含鍺層對該一矽層及該第二矽層之選擇性為大於或等於約70:1。
  9. 如請求項1之處理半導體基板的方法，其中選擇性蝕刻該第一含鍺層之該步驟係包含選擇性蝕刻該第一含鍺層之一端部，以在該第一矽層及該第二矽層之間之該薄膜堆疊中形成一凹痕。
  10. 如請求項1之處理半導體基板的方法，其中，隨著該第一含鍺層被選擇性地蝕刻，該第一矽層及該第二矽層之間的額外表面便被暴露出，該電漿便在該額外表面上形成該鈍化層。
  11. 如請求項1之處理半導體基板的方法，其中選擇性蝕刻該第一含鍺層之該步驟係包含選擇性移除該第一矽層及該第二矽層之間之大致所有該第一含鍺層。
  12. 如請求項1之處理半導體基板的方法，其中，在進行選擇性蝕刻該第一含鍺層之該步驟之前： 於該薄膜堆疊之一表面上存在一原生氧化物層；以及 該方法進一步包含蝕刻該原生氧化物層。
  13. 如請求項1之處理半導體基板的方法，其中： 該薄膜堆疊進一步包含一第二含鍺層及一第三矽層，該第二含鍺層係定位於該第二矽層及該第三矽層之間；以及 該方法係包含藉由將該薄膜堆疊暴露至該電漿來選擇性地蝕刻該第二含鍺層，該電漿係在該第三矽層之外露表面上形成該鈍化層，以在將該薄膜堆疊暴露至該電漿的期間抑制對該第三矽層的蝕刻。
  14. 一種處理半導體基板的方法，該方法包含： 將一半導體基板定位於一電漿工具之一電漿室中，該半導體基板包含一薄膜堆疊，該薄膜堆疊包含以一交替堆疊配置的複數矽層及複數含鍺層，且具有至少兩個矽層及至少兩個含鍺層； 在該電漿工具之該電漿室中產生包含氟試劑、氮試劑及氫試劑的一電漿，該電漿係產生自包含一含氟氣體、一含氮氣體、一含氫氣體以及一惰性氣體的複數氣體；以及 在該電漿工具之該電漿室中將該薄膜堆疊暴露至該電漿，該電漿乃引起一氮化物鈍化層形成在該等矽層之外露表面上，且相較於該等矽層之相對外露端而選擇性地蝕刻該等含鍺層之相對外露端，以在該等含鍺層中形成凹痕，該氮化物鈍化層係抑制了該電漿對該等矽層的蝕刻。
  15. 如請求項14之處理半導體基板的方法，其中： 該含氟氣體係包含三氟化氮(NF 3)、六氟化硫(SF 6)或四氟化碳(CF 4)；以及 該氟試劑係包含自該含氟氣體分解的氟。
  16. 如請求項14之處理半導體基板的方法，其中： 該含氫氣體係包含H 2或氨(NH 3)；以及 該氫試劑係包含自該含氫氣體分解的氫。
  17. 如請求項14之處理半導體基板的方法，其中： 該含氮氣體係包含N 2、三氟化氮(NF 3)或氨(NH 3)；以及 該氮試劑係包含自該含氮氣體分解的氮。
  18. 如請求項14之處理半導體基板的方法，其中： 該含氮氣體及該含氟氣體係為一同一氣體組合之一部分；或 該含氮氣體及該含氫氣體係為一同一氣體組合之一部分。
  19. 如請求項14之處理半導體基板的方法，其中： 該惰性氣體之一流速係大於該含氟氣體之一流速；以及 該含氟氣體之該流速係大於該含氫氣體之一流速。
  20. 如請求項14之處理半導體基板的方法，其中該惰性氣體為氬(Ar)。
  21. 如請求項14之處理半導體基板的方法，其中產生該電漿之該等氣體係包含： 三氟化氮(NF 3)、氨(NH 3) 及氬(Ar)； NF 3、NH 3、氮(N 2) 及Ar； NF 3、氫(H 2) 及Ar；或 NF 3、H 2、Ar及N 2。
  22. 如請求項14之處理半導體基板的方法，其中在該等矽層之該外露表面上形成之該氮化物鈍化層係包含氮化矽(Si 3N 4)。
  23. 一種處理半導體基板的方法，該方法包含： 將一半導體基板定位於一電漿工具之一電漿室中，該半導體基板係包含一薄膜堆疊，該薄膜堆疊係包含以一交替堆疊配置之一第一材料的複數第一層以及一第二材料之複數第二層，該第一材料為包含約10%到約50%濃度之鍺的一含鍺材料； 產生一電漿以選擇性地蝕刻該第一材料的該複數第一層，產生該電漿的該步驟係包含將包含氟、氮、氫以及一惰性氣體的複數氣體導入該電漿室，並將該電漿室之一壓力維持在小於約50 millitorr；以及 在該電漿室中將該薄膜堆疊暴露至該電漿一時間區段，該電漿乃相較於該第二材料之該複數第二層之相對外露端而選擇性地蝕刻該第一材料之該複數第一層之相對外露端，以在該第一材料之該複數第一層中形成凹痕。
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