TW202247440A - 金字塔型電晶體 - Google Patents

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Abstract

電晶體包含由一通道寬度平面中之一三角形形狀或一梯形形狀及一通道長度平面中之一梯形形狀界定之一金字塔型閘極溝槽。該金字塔型閘極溝槽之側壁部分形成在該通道寬度平面中具有一三角形形狀或一梯形形狀之一通道。有利地，此等電晶體增加跨導而不會增加像素寬度。亦提供併入此等電晶體之裝置、影像感測器及像素，以及其製造方法。

Description

金字塔型電晶體
本發明大體上涉及影像感測器，且特定而言但不排他地，涉及用於影像感測器之源極隨耦器，及製造用於影像感測器之電晶體之方法。
影像感測器無處不在。其等廣泛用於數位相機、蜂巢電話、保全相機以及醫療、汽車及其他應用中。用來製造影像感測器之技術持續高速發展。例如，對更高解析度及更低功率消耗之需求促進此等裝置之進一步小型化及積體化。此等趨勢亦有助於增加像素計數。
在影像感測器中，隨著像素計數增加，位元線設定時間亦歸因於更高的位元線負載而增加。為了維持一高圖框速率操作，可藉由縮短源極隨耦器通道之一長度及/或藉由增加源極隨耦器通道之一寬度來增加影像感測器源極隨耦器電晶體之跨導(Gm)。類似地，可藉由縮短列選擇通道之一長度及/或藉由增加列選擇通道之一寬度來增加影像感測器列選擇電晶體之Gm。然而，縮短源極隨耦器通道長度及/或列選擇通道長度可能導致有害效應，例如短通道效應及不合意雜訊，例如隨機電報信號(RTS)。縮短通道長度亦受像素大小之極限約束。加寬源極隨耦器通道寬度及/或列選擇通道寬度可能導致像素大小之不合意增加。
本發明提供裝置、影像感測器、像素、電晶體及其製造方法。在以下描述中，闡述眾多特定細節以提供對該等實例之一透徹理解。然而，一般技術者將認知，本文中所描述之技術可在沒有該等特定細節之一或多者之情況下或利用其他方法、組件、材料等實踐。在其他例項中，未詳細地展示或描述熟知結構、材料或操作以避免混淆特定態樣。
貫穿本說明書對「一實施例」或「一些實施例」之引用表示結合該實例所描述之一特定特徵、結構或特性被包含於本發明之至少一項實施例中。因此，貫穿本說明書出現之片語「在一些實施例中」或「在一實施例中」不一定全部指代同一實例。此外，在一或多項實例中可以任何合適方式組合實施例之特定特徵、結構或特性。
為便於描述，在本文中可使用空間相對術語，諸如「在...下面」、「在...下方」、「下」、「在...下」、「在...上方」、「上」及類似者來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。將理解，除圖中所描繪之定向以外，空間相對術語亦意欲於涵蓋裝置在使用或操作中之不同定向。例如，若圖中之裝置被翻轉，則被描述為「在其他元件或特徵下方」、「在其他元件或特徵下面」或「在其他元件或特徵下」之元件將被定向為「在其他元件或特徵上方」。因此，實例性術語「在...下方」及「在...下面」可涵蓋在...上方及在...下方兩個定向。裝置可以其他方式定向(旋轉九十度或按其他定向)且可據此解釋本文中所使用之空間相對描述詞。另外，亦將理解，當一層被稱為「在兩個層之間」時，其可為該兩個層之間的唯一層，或亦可存在一或多個中介層。
本發明亦提供用於影像感測器之電晶體，例如源極隨耦器電晶體、重設電晶體及列選擇電晶體。為了促進理解，本發明在互補金屬氧化物半導體(「CMOS」)影像感測器之背景下描述此等電晶體。然而，應明白，本發明不應限於用於CMOS影像感測器之電晶體，而是可應用於非CMOS影像感測器。在以下描述中，闡述眾多特定細節以提供對該等實例之一透徹理解。然而，一般技術者將認知，本文中所描述之技術可在沒有該等特定細節之一或多者之情況下或利用其他方法、組件、材料等實踐。在其他例項中，未詳細地展示或描述熟知結構、材料或操作以避免混淆特定態樣。
在本發明中，術語「半導體基板」或「基板」指代用於在其上形成半導體裝置之任何類型之基板，包含單晶基板、絕緣體上半導體(SOI)基板、摻雜矽體基板及半導體上磊晶膜(EPI)基板及類似者。此外，儘管將主要關於與基於矽之半導體材料(例如，矽及矽與鍺及/或碳之合金)相容的材料及程序來描述各項實施例，但本技術就此而言不受限制。相反，可使用任何類型之半導體材料來實施各項實施例。
本發明涉及關於不同實施例(包含設備及方法)之數個術語。具有類似名稱之術語關於不同實施例具有類似含義，除非另有明確地指出。類似地，本發明利用數個技術術語。此等術語應具有其等所屬技術之普通含義，除非本文中明確地定義或其等之使用上下文另有明確地表明。應注意，貫穿本文獻，元素名稱與符號可互換地使用(例如，Si與矽)；然而，兩者具有相同含義。
本發明提供在至少一個通道寬度平面及至少一個通道長度平面中具有非平面通道之電晶體，此有利地增加跨導而不會增加像素寬度。有利地，本發明之電晶體提供更高的操作速度及減少的有害效應，諸如RTS及讀取雜訊。另外，本發明之電晶體可利用下文所描述之一高效程序來製造，以獲得更大的製造產量及經濟性。自以下描述，額外優勢將變得顯而易見。
本文中一方面引用一「通道寬度平面」或一「通道寬度方向」，且另一方面引用一「通道長度平面」或一「通道長度方向」。為清楚起見，一「通道寬度平面」係跨通道延伸穿過一半導體基板之一平面。換言之，一通道寬度平面垂直於電荷載流子在一電晶體之一源極與一汲極之間流動之方向。相較之下，一通道長度平面平行於電荷載流子流動之方向。此外，本文中使用「平面通道寬度」及「有效通道寬度」。「平面通道寬度」通常對應於一電晶體閘極之一線性寬度，如在一通道寬度平面中量測。換言之，平面通道寬度對應於一平面通道之通道寬度。相較之下，「有效通道寬度」通常指代在一通道寬度平面中對通道進行之一非線性量測。本發明之電晶體具有超過平面通道寬度之一有效通道寬度，此有利地增加Gm而不會增加像素寬度。
儘管一般在源極隨耦器之背景下描述電晶體結構，但該等結構同樣可適用於列選擇電晶體、重設電晶體及其他影像感測器電晶體。本發明亦提供配備有此等電晶體之影像感測器及電子裝置。
圖1係繪示具有像素110之一像素陣列102之一代表性影像感測器100之一項實例之一圖。如所展示，像素陣列102耦合至一讀出電路系統112 (其耦合至一功能邏輯114)及控制電路系統116。
像素陣列102係像素110 (例如，像素P1、P2...、Pn)之一二維(「2D」)陣列。在一項實施例中，各像素110係一互補金屬氧化物半導體(「CMOS」)成像像素。像素陣列102可被實施為一前照式影像感測器陣列或一背照式影像感測器陣列。在一些實施例中，像素110包含如下文所描述之一或多個電晶體，包含源極隨耦器電晶體、列選擇電晶體及重設電晶體。如所繪示，像素110經配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以獲取一人、地點或物件之影像資料，接著可使用該影像資料來呈現人、地點或物件之一2D影像。
在一像素110已獲取其影像資料或影像電荷之後，由讀出電路系統112讀出影像資料並將其傳送至功能邏輯114。讀出電路系統112可包含放大電路系統，例如，一差分放大器電路系統、類比至數位(「ADC」)轉換電路系統或其他電路系統。在一些實施例中，讀出電路系統112可沿著讀出行線(所繪示)一次讀出一列影像資料或可使用多種其他技術(未繪示)來讀出該影像資料，諸如同時串列讀出或完全並行讀出全部像素。
功能邏輯114包含用於儲存影像資料或甚至藉由應用後影像效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或其他方式)來操縱影像資料之邏輯及記憶體。
控制電路系統116耦合至像素110且包含用於控制像素110之操作特性之邏輯及記憶體。例如，控制電路系統116可產生用於控制影像獲取之一快門信號。在一些實施例中，快門信號係用於同時使全部像素110能夠在單個獲取窗期間同時捕獲其等各自影像資料之全域快門信號。在一些實施例中，快門信號係一捲動快門信號，藉此在連續獲取窗期間循序地啟用像素110之各列、各行或各群組。
圖2A至圖2C提供代表性像素(諸如圖1之像素110)，其併入本文中所描述之電晶體之一或多者。為清楚起見，該等電晶體可用於諸多額外像素組態中且不限於任何特定像素組態。
圖2A展示一簡化像素210a之一個代表性佈局，其可用於諸如圖1之影像感測器100之一影像感測器中，該影像感測器自身可經積體至諸如一智慧型電話之一電子裝置中。圖2A中所展示之像素佈局係代表性的，且本發明之教示可體現於諸多其他像素佈局中，例如圖2B至圖2C之佈局。
像素210a至少部分地由一半導體基板220形成，該半導體基板具有包含至少一個光電二極體222、一浮動擴散區232、一轉移電晶體224之一主動像素區域以及包含一重設電晶體226、一列選擇電晶體228及一源極隨耦器電晶體250之一裝置電晶體區域。
光電二極體222經組態以回應於在影像感測器之一積分週期期間接收到之傳入光而光生並累積電荷載流子(例如，電子、電洞)。例如在一影像感測器之積分週期期間累積於光電二極體222之一電荷累積區(例如，轉移電晶體224之源極)中之經光生電荷載流子可取決於施加至轉移電晶體224之閘極之電壓而選擇性地轉移至浮動擴散區232 (例如，轉移電晶體224之汲極)。在一些實施例中，光電二極體222具有一釘紮光電二極體組態。
除源極隨耦器電晶體250之一閘極之外，浮動擴散區232亦耦合至諸如一豎直轉移閘極230及/或轉移電晶體224之一閘極之一轉移閘極。浮動擴散區232聚集來自光電二極體222之電荷載流子(經由一或多個轉移電晶體224)且將一對應電壓輸出至源極隨耦器電晶體250之閘極以進行信號讀出。
轉移閘極之豎直轉移閘極230形成將電荷自光電二極體222轉移至浮動擴散區232之一傳導通道，該浮動擴散區又基於累積於該浮動擴散區中之電荷量來將一電壓施加至源極隨耦器電晶體250之閘極。源極隨耦器電晶體250回應於在其閘極處接收到之電壓而輸出一經放大影像信號。
在一重設週期期間在重設電晶體226之閘極處接收到之一重設信號之控制下，重設電晶體226經由轉移電晶體224及浮動擴散區232將經耦合光電二極體222重設(例如，放電或充電)至一預設電壓，例如，一供應電壓V DD。
源極隨耦器電晶體250耦合於供應電壓V DD與列選擇電晶體228之間，且基於在源極隨耦器電晶體250之閘極處自浮動擴散區232接收到之電壓來調變影像信號輸出，其中該影像信號對應於回應於在積分週期期間在經耦合光電二極體222之閘極處吸收之入射光量而累積於經耦合光電二極體222之電荷累積區中之光電子量。
在影像感測器之讀出操作期間，列選擇電晶體228在一列選擇信號之控制下將源極隨耦器電晶體250之輸出(例如，影像信號)選擇性地耦合至讀出行線。
裝置電晶體區域藉由通道隔離結構216(例如，淺通道隔離溝槽結構或深通道隔離溝槽結構)與具有轉移電晶體224、光電二極體222及浮動擴散區232之主動像素區域隔離，該等通道隔離結構在一些實施例形成下文所描述之電晶體之部分。
在一些實施例中，像素210a可包含本文中未詳細地描述之額外元件，諸如一或多個額外電晶體、電容器、浮動擴散區或類似者。在所繪示實例中，像素210a包含單個光電二極體222；然而，一些實施例包含複數個光電二極體，例如，共用一共同浮動擴散區、一共同源極隨耦器電晶體、一共同重設電晶體及一共同列選擇電晶體。在一些實施例中，像素210a包含與一浮動擴散區相關聯之一個光電二極體及諸如源極隨耦器電晶體、重設電晶體、列選擇電晶體及類似者之像素電晶體。在一些實施例中，轉移電晶體224之轉移閘極包含平面轉移閘極(而不是豎直轉移閘極230)。
在操作中，在影像感測器之積分週期(亦被稱為曝光或累積週期)期間，光電二極體222在其電荷累積區上吸收入射光。累積於光電二極體222之電荷累積區中之經光生電荷指示入射至其電荷累積區上之入射光量。在積分週期之後，一轉移信號(例如，一正偏壓電壓)例如自圖1之控制電路系統106施加至轉移電晶體224之轉移閘極(例如，轉移電晶體224之豎直轉移閘極230)，其接通轉移電晶體224以在影像感測器之電荷轉移週期期間將經光生電荷自經耦合光電二極體222轉移至浮動擴散區。源極隨耦器電晶體250基於由經耦合浮動擴散區232輸出之電壓來可操作地產生影像信號。接著，耦合至源極隨耦器電晶體250之列選擇電晶體228在讀出週期期間在接收到列選擇信號後將影像信號選擇性地耦合至一行位元線上用於後續影像處理。
雖然本文一般在源極隨耦器電晶體之背景下描述結構，但熟習此項技術者將明白本發明不限於源極隨耦器電晶體。即，本發明之教示適用於其他電晶體，例如列選擇電晶體、重設電晶體及類似者。
圖2B展示另一代表性像素210b之一佈局，除以下描述之外，該像素210b具有類似於圖2A之像素210a之結構及功能。例如，像素210b具有複數個光電二極體222、將電荷自光電二極體222可操作地轉移至共同浮動擴散區232之複數個轉移電晶體224。像素210b可被稱為「四共用」像素，且進一步包含經由轉移電晶體224及浮動擴散區232可操作地連接至光電二極體222之一重設電晶體226、一源極隨耦器電晶體250及一列選擇電晶體228。
在一些實施例中，各轉移電晶體224採用具有豎直轉移閘極230之一轉移閘極，該轉移閘極用於透過一豎直通道將經光生電荷自埋設於半導體基板中之對應光電二極體222選擇性地轉移至共用浮動擴散區232。在一些實施例中，各轉移電晶體224採用一平面轉移閘極而不是一豎直轉移閘極。在一些實施例中，轉移電晶體224之一轉移閘極具有一平面閘極電極及自平面閘極電極延伸至鄰近於光電二極體222之半導體基板220中之一豎直轉移閘極電極(或豎直轉移閘極)。
浮動擴散區232各耦合至源極隨耦器電晶體250之一閘極，該源極隨耦器電晶體耦合於一供應電壓(未展示)與列選擇電晶體228之間。
重設電晶體226耦合於一供應電壓(未展示)與浮動擴散區232之間以在一重設或預充電週期期間在一重設信號RST之控制下將浮動擴散區重設(例如，放電或充電)至一預設電壓(例如，一供應電壓V DD)。重設電晶體226透過轉移電晶體224進一步耦合至光電二極體222以在重設或預充電期間將光電二極體222選擇性地重設至預設電壓。
源極隨耦器電晶體250基於在源極隨耦器電晶體250之閘極處接收到之浮動擴散區232之電壓來調變影像信號輸出，其中該影像信號對應於在積分週期期間累積於光電二極體222中之光電子量。
列選擇電晶體228在一列選擇信號之控制下將源極隨耦器電晶體250之輸出(例如，影像信號)選擇性地耦合至讀出行線。
裝置電晶體區域藉由通道隔離結構234與包含光電二極體222、轉移電晶體224、浮動擴散區232及其他像素元件之主動像素區域電隔離。
圖2C展示又一代表性像素210c之一佈局，除以下描述之外，該像素210c具有類似於圖2A及圖2B之像素之結構及功能。像素210c具有形成於一裝置電晶體區域下面之一半導體基板220中之一光電二極體222。此外，與圖2A之裝置電晶體區域(其經配置成一豎直配置)相比，裝置電晶體區域之定向相對於光電二極體222呈一水平方式。具有雙豎直轉移閘極230之一轉移電晶體224透過由豎直轉移閘極230形成之傳導通道將電荷自光電二極體222可操作地轉移至浮動擴散區232。裝置電晶體區域藉由通道隔離結構234與形成於主動像素區域中之光電二極體222及轉移電晶體224隔離。
因此，熟習此項技術者將明白，本文中所描述之電晶體可用於上文所描述之像素之任一者及諸多額外像素組態中，且不限於任何特定像素組態。
圖3A及圖3B展示根據本發明之一實施例之一個代表性源極隨耦器電晶體350之拓樸之相對透視圖。源極隨耦器電晶體350類似於圖2A至圖2C之源極隨耦器電晶體250，且據此可用於本文中所描述及考慮之任何像素佈局中，該像素佈局又可用於諸如圖1中所描述之一影像感測器中。雖然下文在一源極隨耦器電晶體之背景下描述新穎電晶體結構，但熟習此項技術者將明白，此等新穎結構亦適用於其他電晶體，例如列選擇電晶體、重設電晶體及類似者。
源極隨耦器電晶體350形成於一半導體基板320，例如單晶基板、一絕緣體上半導體(SOI)基板、一摻雜矽體基板、一半導體上磊晶膜(EPI)基板及類似者中。
一金字塔型閘極溝槽352 (即，凹入區域)形成於半導體基板320之一摻雜部分中，例如半導體基板320之摻雜有具有諸如硼之一第一導電類型之一(第一)基板摻雜劑之一P型井。金字塔型閘極溝槽352由在一脊處會聚且在通道寬度平面XX1、XX2及XX3中一起形成一V形(或替代地，當包含半導體基板320之頂表面時，係一三角形形狀)之側壁界定。金字塔型溝槽352由各相對於脊之相對端形成一鈍角之端壁進一步界定。因此，端壁及脊在通道長度平面YY中一起形成一向外彎曲的三邊形(替代地，當包含半導體基板320之頂表面時，係一梯形形狀)。在一些實施例中，閘極溝槽352在通道寬度平面中具有一三角形形狀且在通道長度平面中具有一第二不同梯形形狀。此金字塔型狀包含匯合至一指向朝下脊358之複數個傾斜側壁部分354a、354b及複數個傾斜端壁部分356a、356b。在所展示實施例中，脊358經形成為在通道長度方向上延伸之單線。
金字塔型閘極溝槽352之側壁部分、端壁部分及脊之相對尺寸、比例及角度係代表性的而非限制性的。例如，在一些實施例中，閘極溝槽在通道寬度方向及通道長度方向兩者上具有一梯形形狀。在此等實施例中，指向朝下脊358經形成為一平面(例如，一平台)而非一線(即，具有連接兩個傾斜側壁部分之一下平面表面)。一些實施例包含複數個指向朝下脊，各指向朝下脊沿著通道長度方向延伸。此等變動係代表性的而非限制性的。
一源極360及一汲極362分別形成為半導體基板320之摻雜有具有一第二導電類型(不同於基板摻雜劑之第一導電類型)之一(第二)源極/汲極摻雜劑(舉例而言，諸如磷之一強N型摻雜劑)之摻雜部分。特定而言，源極360及汲極362分別形成於閘極溝槽352之一源極端及一汲極端中。即，源極360及汲極362之各者形成於閘極溝槽352之脊358之部分下面，且在端壁部分(分別係356b及356a)之一者下面，且在兩個側壁部分354a、354b之一部分下面。特定而言，源極360形成於閘極溝槽352下面且沿著側壁部分354a、354b及端壁部分356a之一部分。同樣，汲極362形成於閘極溝槽352下面且沿著側壁部分354a、354b及端壁部分356b之一部分。據此，源極360及汲極362各具有符合閘極溝槽352之一形狀。鑑於源極360與汲極362兩者沿著脊358對準，因此兩者藉由閘極溝槽352對準，且因此彼此對準。
因此，在所繪示實施例中，源極360、一閘極366及汲極362作為一N型電晶體，即，源極隨耦器電晶體350之部分進行協作。因為源極360及汲極362形成於金字塔型閘極溝槽352下面，且特定而言在側壁部分354a、354b下面，所以兩個平行通道區形成於半導體基板320中。當將足夠供應電壓V DD施加至閘極366時，此等平行通道區轉移電荷載流子，因此增加源極隨耦器電晶體350之操作速度。
一隔離層364在源極360與汲極362之間安置於閘極溝槽352中，且延伸至半導體基板320之一表面(例如，前表面)上。閘極366安置於隔離層364上且延伸至源極360與汲極362之間的閘極溝槽352中。據此，隔離層364用作一閘極隔離層，且包括一介電材料，諸如氧化物或高K材料，例如具有大於約3.9之一介電常數之一材料(例如，Al 2O 3或HfO 2)。閘極366包括一多晶矽或一金屬材料。
可選通道隔離結構334a、334b (例如，通道隔離溝槽結構)形成於半導體基板320中，從而將源極隨耦器電晶體350 (例如，源極360、汲極362)與其駐留於其中之像素之其他元件電隔離，該等其他元件例如安置於主動像素區域中之一光電二極體、浮動擴散區、轉移電晶體及類似者。在此實施例中，通道隔離結構334a、334b係填充有氧化物材料之淺通道隔離溝槽結構。然而，在一些實施例中，形成接面隔離結構(例如，p型隔離井)來代替通道隔離結構334a、334b。在所繪示實施例中，各通道隔離結構具有相對於半導體基板320之一前側比閘極溝槽352更深地延伸至半導體基板320中之一下端(即，與閘極366相對)。
作為前述結構之結果，源極隨耦器電晶體350之部分在閘極溝槽352之壁部分354a、334b旁邊形成兩個平行通道，電荷(例如，電子)透過該等平行通道在源極360與汲極362之間流動。
如下文所描述，金字塔型閘極溝槽352連同形狀共形源極360及汲極362一起產生具有超過可比較平面通道寬度之一有效通道寬度之一通道。此創造數個優勢，包含更高Gm以獲得更快操作速度(讀取速度)而不會增加像素寬度、減少RTS及其他有害效應以及經濟性的製造。
圖4A至圖4D展示體現類似於圖3A至圖3B中所展示之電晶體之一電晶體之一像素410之一代表性部分之橫截面。像素410類似於圖2A之像素210a，且係代表性的而非限制性的。電晶體可用於諸多額外像素組態中。影像感測器(例如，圖1之影像感測器100)及/或像素(例如，圖2A至圖2C之像素210a至210c)可包含像素410之所繪示部分。
為了促進對像素410之拓樸之理解，圖4A係沿著類似於圖3A之截面YY之一截面(即，沿著一通道長度方向)截取的。圖4B係沿著類似於圖3B之截面XX3之一截面(即，在一通道寬度方向上穿過源極)截取的。圖4C係沿著類似於圖3A之截面XX2之一截面(即，在一通道寬度方向上穿過閘極)截取的。圖4D係沿著類似於圖3A之截面XX1之一截面(即，在一通道寬度方向上穿過汲極)截取的。
如圖4A至圖4D中所展示，像素410包含一半導體基板420，該半導體基板在一裝置電晶體區域下面具有形成於其中之一光電二極體422，該裝置電晶體區域包含與一源極隨耦器電晶體450可操作地耦合之一列選擇電晶體428，該源極隨耦器電晶體類似於圖3A至圖3B之源極隨耦器電晶體350且在下文更詳細地進行描述。
光電二極體422在其電荷累積區上吸收入射光。累積於光電二極體422之電荷累積區中之經光生電荷指示入射於其上之入射光量。在積分週期之後，具有帶有鄰近於光電二極體422之豎直轉移閘極430 (參見圖4C)之一轉移閘極之一轉移電晶體424在接收到一轉移信號(例如，一正偏壓電壓)後將經光生電荷自經耦合光電二極體422轉移至經耦合浮動擴散區以進行後續信號讀出。
重新參考圖4A，源極隨耦器電晶體450及列選擇電晶體428經由對應接觸件472、474、476藉由一正供應電壓、一浮動擴散區及一接地操作地耦合。在具有一不同電晶體選擇及/或配置之實施例中，像素可具有額外、更少及/或不同電壓源。
現在參考圖4B，可選通道隔離結構434a、434b (在此實施例中係溝槽結構)將裝置電晶體區域與光電二極體422及像素410之其他元件隔離，該等其他元件例如安置於主動像素區域中之轉移電晶體424及浮動擴散區。在此實施例中，通道隔離結構434a、434b係由氧化物材料形成之淺通道隔離溝槽結構，例如填充有氧化物材料之一溝槽結構。在所繪示實施例中，各通道隔離結構434a、434b具有延伸至比閘極溝槽452更接近光電二極體422之一下端，以便隔離裝置電晶體區域。重申一下，在一些實施例中，各通道隔離結構434a、434b延伸至半導體基板420中至比閘極溝槽452更深之一第一深度，該閘極溝槽延伸至半導體基板420中至一第二、較淺深度。然而，在一些實施例中，通道隔離結構434a、434b及閘極溝槽452在半導體基板420中具有一共同深度。
再次參考圖4A，源極隨耦器電晶體450具有一金字塔型閘極溝槽452 (下文所描述)且包含形成於源極隨耦器電晶體450之閘極溝槽452下面之半導體基板420中之一源極460及汲極462。特定而言，源極460及汲極462形成於金字塔型閘極溝槽452之類似(第一)源極/汲極摻雜部分中。在此實施例中，源極/汲極摻雜部分重摻雜有一N型源極/汲極摻雜劑，諸如磷，從而形成源極460及汲極462。在一些實施例中，源極460及汲極462可由N+摻雜區形成。給定半導體基板420之P型摻雜，在所繪示實施例中源極/汲極摻雜部分形成一NPN接面。
參考圖4C，由一介電材料(例如，氧化物或高K材料)形成之一隔離層464在源極460與汲極462之間安置於半導體基板420之第二摻雜部分上。由一多晶矽、金屬或類似閘極材料形成之一閘極466在源極460與汲極462之間安置於隔離層464上。因此，隔離層464係一閘極隔離層且閘極466、隔離層464、源極460及汲極462一起形成一電晶體。如所展示，在一些實施例中，豎直轉移閘極430具有比閘極溝槽452更淺之一深度。然而，在一些實施例中，豎直轉移閘極430及閘極溝槽452具有一共同深度(參見圖4C中之豎直轉移閘極430之虛線延伸部)。
一可選間隔物468例如以改良源極隨耦器電晶體450之電流及電壓參數之一組態形成於閘極466周圍。在一些實施例中，間隔物468環繞閘極466。在一些實施例中，間隔物468由類似於隔離層464之一介電材料形成。在一些實施例中，間隔物468係由氧化物、氮化物或其組合形成之單層或多層堆疊結構。
源極隨耦器電晶體450具有形成於半導體基板420中之一金字塔型通道，電荷(例如，電子)透過該金字塔型通道流動，此增加源極隨耦器電晶體450之跨導Gm及操作速度而不會增加像素大小。特定而言，當在圖4A之通道長度平面中觀察時，閘極溝槽452具有一梯形形狀，且當在圖4B至圖4D之通道寬度平面之任一者中觀察時具有一三角形形狀、V形或梯形形狀。下文描述形成閘極溝槽452之代表性方法。
如圖4A中所展示，金字塔型閘極溝槽452具有傾斜端壁部分456a、456b。且，如圖4B至4D中所展示，閘極溝槽452亦具有傾斜側壁部分454a、454b。端壁部分456a、456b及側壁部分454a、454b全部在一指向朝下脊458 (即，指向遠離閘極466之方向之脊)處匯合。在圖4A至圖4D之實施例中，脊458形成在通道長度方向上延伸之一線。更一般而言，脊458係連接側壁部分及端壁部分之一窄線或平面，且表示閘極溝槽452之最深深度。在一些實施例中，該脊經形成為一平面(例如，一平台)而非一線，即，連接側壁部分與端壁部分之一平面。參見圖5A。
如圖4B中所展示，兩個側壁部分454a、454b形成在45度與100度之間的一內角α。在一些實施例中，內角α係例如自55度至75度或較佳地自60度至70度之銳角，此有利地產生更大側壁以獲得更大的有效通道寬度。在一些實施例中，內角α係鈍角(例如，大於90度，一直至100度)，此有利地減小電晶體深度。
返回至圖4A，源極460及汲極462各透過離子植入(例如穿過閘極溝槽452植入)而形成於閘極溝槽452下面。特定而言，源極460沿著與閘極溝槽452之源極端相關聯之閘極溝槽452之側壁形成於閘極溝槽452之一源極端下面，且汲極462沿著與閘極溝槽452之汲極端相關聯之閘極溝槽452之側壁形成於閘極溝槽452之一汲極端下面。因為源極460及汲極462各形成於金字塔型閘極溝槽452下面，所以源極460具有端壁部分456b下面之一部分、兩個側壁部分454a、454b下面之一部分及脊458下面之一部分。參見圖4A至圖4B。當在一通道寬度平面(例如，圖4B之通道寬度平面)中觀察時，此使源極460具有一明顯的三角形形狀、V形或梯形形狀。
類似地，汲極462包含端壁部分456a、兩個側壁部分454a、454b之一部分及脊458之一部分。參見圖4A至圖4D。此使汲極462在通道寬度平面中具有相同於源極460之V形、三角形形狀或梯形形狀。因此，源極460及汲極462兩者具有符合閘極溝槽452之形狀之一三角形或V形。特定而言，因為源極460與汲極462兩者沿著脊458對準，所以兩者藉由閘極溝槽452自身對準，且因此彼此對準。此配置促進電荷載流子遷移率且增加操作速度。
轉向圖4C，閘極466具有與閘極溝槽452共形之一形狀。換言之，閘極466具有延伸至閘極溝槽452中且形成與閘極溝槽452之側壁部分454a、454b互補之一V形之閘極表面。重申一下，當在一通道寬度平面中觀察時，閘極表面及閘極452一起形成三角形部分、V形部分或梯形部分。此形狀有利地在隔離層464之與側壁部分454a、454b相對之一側上形成一閘極。
作為前述結構之結果，埋設通道部分470沿著側壁454a、454b形成於閘極溝槽452下面之半導體基板420中。當將一臨限電壓施加至閘極466時，電荷載流子移動通過源極460與汲極462之間的埋設通道部分470。
仍然參考圖4C，前述結構產生當在通道寬度平面上觀察時具有一V形、一三角形形狀或一梯形形狀之一通道。換言之，該通道具有沿著源極460與汲極462之間的側壁部分454a、454b之各者延伸穿過半導體基板420之兩個傾斜通道。各傾斜通道具有近似等於對應側壁部分之一長度之一有效通道寬度 w'。有效寬度 w'係閘極溝槽深度 d、平面通道寬度 w及內角α (及因此蝕刻時間、化學成分、基板材料及蝕刻面積)之函數。在一些實施例中，閘極溝槽深度 d在300 nm與800 nm之間，包含端值。在一些實施例中，平面通道寬度 w在200 nm與800 nm之間。如上文所描述，內角α可在45度與100度之間，包含端值。據此，各傾斜通道之有效通道寬度 w'之範圍係自300 nm至800 nm，包含端值。
據此，總體通道在通道寬度平面中具有等於2 w'之有效通道寬度。在其中側壁部分454a、454b形成範圍近似自55至70度，例如較佳地60至70度之一內角α之所繪示實施例中，有效通道寬度比平面通道寬度 w大近似40%。此實現Gm之一顯著增加，而像素410之寬度沒有任何增加。
圖4A至圖4D中所展示之尺寸、角度及比例係代表性的而非限制性的。例如，考慮一些實施例包含具有一更大深度之一金字塔型閘極溝槽(即，形成具有更大有效通道寬度 w'之一更深「V」)。此等實施例在側壁之間形成一銳內角。類似地，考慮一些實施例包含具有一較淺深度之一金字塔型閘極溝槽，使得側壁形成一鈍內角。
圖5A至圖5C展示替代源極隨耦器電晶體550a至550c之一通道寬度平面中之橫截面，除以下描述之外，該等源極隨耦器電晶體550a至550c類似於關於圖3A至圖4D所描述之源極隨耦器電晶體。據此，源極隨耦器電晶體550a至550c可具有上文所描述之電晶體之特徵之任一者，且利用類似名稱及數字來促進理解。圖5A至圖5C之橫截面係在類似於圖3A至圖3B之平面YY之一平面中截取的。
源極隨耦器電晶體550a至550c全部具有形成於一半導體基板520中之至少一個金字塔型閘極溝槽。雖然通道寬度平面中之輪廓在圖5A至圖5C中所展示之實施例之間有所不同，但在通道長度平面中全部具有相同於圖4A中所展示之源極隨耦器電晶體450之梯形輪廓。
一隔離層564在一源極與汲極之間形成於閘極溝槽上，且一閘極566安置於隔離層564上並延伸至閘極溝槽中。源極及汲極如上文描述般形成於閘極溝槽下面且下文將不再進行描述。然而，應明白，自對準源極及汲極促進圖5A至圖5C之全部實施例中之電荷載流子遷移率。可選通道隔離結構534a、534b及可選間隔物568將通道與其他像素元件隔離。通道隔離結構534a、534b具有比閘極溝槽更深之一深度。
圖5A展示一源極隨耦器電晶體550a之一橫截面，其中金字塔型閘極溝槽在一通道長度平面及一通道寬度平面兩者中具有一梯形形狀。據此，傾斜側壁部分554a、554b匯合至形成為一平台(即，一平坦水平面)之一向下脊558。與圖4A至圖4D之源極隨耦器電晶體450相較，此結構提供具有一減小的寬度 w'(即，減小的溝槽深度)之側壁。據此，一通道形成於埋設通道部分570中，該通道具有超過平面通道寬度 w之一有效通道寬度3 w'而不會增加像素寬度。此一結構在減小厚度的應用中係有利的。此等較短側壁可藉由根據下文所描述之一方法控制濕式蝕刻時間來形成。
圖5B展示具有兩個平行且金字塔型的閘極溝槽之另一源極隨耦器電晶體550b。據此，兩個閘極溝槽界定具有與閘極溝槽互補之傾斜側壁部分之一非平面結構576。即，各閘極溝槽包含匯合至一脊558之兩個傾斜側壁。所繪示實施例包含兩個金字塔型閘極溝槽；然而，此係代表性的。其他實施例包含三個、四個或更多個金字塔型閘極溝槽。
在圖5B之實施例中，脊558在所繪示實施例中全部延伸至一共同深度且具有共同內角。有利地，此實現使用更少步驟之經濟性製造。
各閘極溝槽之端壁類似於圖4A中所展示之端壁。據此，總共存在四個端壁(各閘極溝槽兩個)。有利地，當將足夠電壓施加至閘極566時，此結構導致埋設通道部分570形成一通道。此通道具有超過平面通道寬度 w之一有效通道寬度4 w'而不會增加像素寬度。此一結構可根據包含複數個濕式蝕刻之一方法形成，如下文所描述。
圖5C展示具有形成於半導體基板520中之三個平行且金字塔型的閘極溝槽之又一源極隨耦器電晶體550c。即，各閘極溝槽包含匯合至脊558之兩個傾斜側壁。各閘極溝槽之端壁類似於圖4A中所展示之端壁。據此，總共存在六個端壁(各閘極溝槽兩個)。
源極隨耦器電晶體550c之一個閘極溝槽具有比其他閘極溝槽更大之側壁寬度 w''及更小之一內角β，該等其他閘極溝槽具有一側壁寬度 w'及內角α。此實現對源極隨耦器電晶體550c之效能之進一步工程設計。在一些實施例中，第一複數個閘極溝槽具有一第一側壁寬度 w'及內角α，且第二複數個閘極溝槽具有一不同第二側壁寬度 w''及內角β。上文所展示之閘極溝槽之數目係代表性的而非限制性的。其他實施例包含四個、五個或更多個金字塔型閘極溝槽，其中至少一個金字塔型閘極溝槽具有不同側壁寬度 w''及內角β。
有利地，此結構導致埋設通道部分570形成具有超過平面通道寬度 w之一有效通道寬度4 w'+2 w''之一通道而不會增加像素寬度。此一結構可根據包含三個濕式蝕刻之一方法形成，如下文所描述。
額外變動係可能的，且前述源極隨耦器係代表性的而非限制性的。例如，上文所描述之結構之任一者可併入至一列選擇電晶體、一重設電晶體或其他電晶體中。
本發明之電晶體可藉由下文所描述之方法高效地製造。具有非平面結構之已知電晶體通常利用乾式蝕刻程序，已知該等乾式蝕刻程序產生不良通道表面。相較之下，下文所描述之方法利用濕式蝕刻，該濕式蝕刻產生更高品質的通道表面且減少RTS、讀取雜訊及其他有害效應。此外，以下特定方法可利用單個遮罩來實行，而非利用一單獨遮罩來形成埋設通道及閘極溝槽。
關於此等代表性方法利用且與用來描述圖1至圖5C之代表性影像感測器、像素及電晶體之結構術語具有共同名稱之術語與彼等術語具有共同含義。
在一些實施例中，利用下文所描述之方法來形成源極隨耦器電晶體及/或列選擇電晶體。在一些實施例中，以下步驟之各者在一第一例項中針對一源極隨耦器電晶體而在一第二例項中針對一列選擇電晶體(與第一實例同時或實質上同時)執行，以便在一共同基板材料上形成兩個電晶體。
因此，下文所描述之方法可在一第一例項中針對一源極隨耦器電晶體，而在一第二例項中與第一例項實質上同期針對一列選擇電晶體執行。根據對上文所提供之彼等元件之描述，代表性方法可包含或可經修改以包含一或多個步驟以對結構元件賦予一或多個性質(例如，尺寸)。
參考圖6，在一第一步驟602中，提供一第一導電類型(例如，P型)之一半導體基板。一第二導電類型(例如，N型)之一或多個光電二極體形成於半導體基板中。
在可選步驟604中，諸如藉由提供一圖案化通道隔離遮罩並對半導體基板進行乾式或濕式蝕刻以在一裝置電晶體區域之相對側上形成淺通道隔離結構來在半導體基板中形成一或多個通道隔離結構(例如，隔離溝槽結構)。可利用一微影程序或類似程序來形成通道隔離遮罩，及利用本文中所描述之方法之(若干)任何其他遮罩來形成在半導體基板中延伸一第一深度之溝槽。在形成溝槽之後，將一隔離材料(諸如氧化物材料)沈積至溝槽之各者中且填充溝槽之各者以便形成通道隔離結構。在形成通道隔離結構之後，移除遮罩。在實施例中，可在步驟602之前處理可選步驟604。
在步驟606中，將一遮罩(不同於可選步驟604中之通道隔離遮罩)施加至半導體基板，從而界定至少一個閘極溝槽區域。在可選步驟604之後執行步驟606。在一些代表性方法中，所使用遮罩係相同於用來在閘極溝槽區域中形成一埋設通道部分之遮罩。在一些代表性方法中，遮罩界定具有穿過其之至少一個矩形開口之閘極溝槽區域。例如，在形成諸如圖5B至圖5C中所展示之電晶體結構之一些代表性方法中，遮罩界定穿過其之複數個矩形開口；從而界定複數個閘極溝槽區域。
在步驟608中，在由遮罩界定之(若干)閘極溝槽區域中將一液體蝕刻劑沈積於半導體基板之一頂表面上，以便開始一濕式蝕刻程序。在一代表性實施例中，濕式蝕刻程序係一各向異性程序且液體蝕刻劑係NH 4OH、四甲基氫氧化銨或一類似液體蝕刻劑。液體蝕刻劑在一通道寬度及通道長度方向兩者上蝕刻掉半導體基板，因此在適當蝕刻時間控制下，具有一起在一面向下脊處匯合之複數個傾斜側壁部分及複數個傾斜端壁部分之至少一個金字塔型閘極溝槽形成於一第二深度處。在一些實施例中，第二深度相同於第一深度。在實施例中，第二深度小於第一深度。各金字塔型閘極溝槽在一通道寬度平面中具有一三角形形狀、V形或梯形形狀，且在一通道長度上具有一梯形形狀。
在一些實施例中，容許經過足夠蝕刻時間使得脊形成一點或線，即，半導體基板之具有一最深的閘極溝槽深度且沿著一通道長度方向延伸之一非常窄部分。相較之下，在一些實施例中，蝕刻時間受限制使得脊形成一平台(平面)，而非一點或線。
在步驟610中，藉由在閘極溝槽之一源極端處透過閘極溝槽植入第二導電類型之摻雜劑(例如，一N型摻雜劑)在閘極溝槽中形成一源極，從而在閘極溝槽下面形成一源極區。在一些實施例中，源極區摻雜有諸如砷、磷之N型摻雜劑。同樣，藉由在閘極溝槽之一汲極端處透過閘極溝槽原位植入第二導電類型之摻雜劑在閘極溝槽中形成一汲極，從而在閘極溝槽下面形成一汲極區。源極及汲極可藉由擴散、離子植入或其他程序來形成。
在一可選步驟612中，透過閘極溝槽用諸如砷或磷之第二導電類型(例如，N型)之一摻雜劑將半導體基板之一埋設通道部分植入至半導體基板中達一定深度。在沈積液體蝕刻劑之後且在沈積介電材料之前形成埋設通道部分(如下文所描述)。埋設通道部分經定位於源極與汲極之間，且在閘極溝槽下面。埋設通道部分經形成使其在一通道寬度平面中具有與閘極溝槽互補之一形狀，即，一V形、三角形形狀、梯形形狀或其他金字塔型狀。即，摻雜埋設通道部分包括摻雜閘極溝槽之側壁部分。
在步驟614中，在源極與汲極之間在閘極溝槽中沈積一介電材料(例如，氧化物或高K材料)，因此形成一閘極隔離層。閘極隔離層具有符合金字塔型閘極溝槽之一形狀。
在步驟616中，在閘極隔離層上沈積一閘極材料(例如，一多晶矽或金屬)。
在步驟618中，藉由一光阻劑剝離及清潔程序來移除遮罩。
因此，本發明提供電晶體、像素、影像感測器、其他電子裝置及其製造程序。有利地，本發明之電晶體，例如源極隨耦器電晶體、列選擇電晶體、重設電晶體及其他電晶體具有增加Gm及操作速度而不會增加像素寬度之金字塔型閘極結構。
對本發明之所繪示實例之以上描述，包含摘要中所描述之內容，並非意欲於窮舉性或將本發明限於所揭示之精確形式。雖然本文中出於繪示性目的而描述本發明之特定實例，但如一般技術者將認知，在本發明之範疇內可進行各種修改。
鑑於以上詳細描述，可對本發明進行修改。以下發明申請專利範圍中所使用之術語不應被解釋為將本發明限於說明書中所揭示之特定實例。相反，本發明之範疇將完全由以下發明申請專利範圍判定，以下發明申請專利範圍應根據請求項解釋之既定原則來解釋。
本申請案亦可引用數量及數目。除非具體陳述，否則此等數量及數目不應被視為限制性，而是代表與本申請案相關聯之可能數量或數目。本文中所描述及主張之數量範圍應被解釋為包含所陳述之低值及高值。再者就此而言，本申請案可使用術語「複數個」以指代一數量或數目。就此而言，術語「複數個」意指大於一之任何數目，例如二、三、四、五等。術語「約」、「近似」、「實質上」等表示所陳述值之正或負5%。術語「基於」表示「至少部分地基於」。
100:影像感測器 102:像素陣列 110:像素 112:讀出電路系統 114:功能邏輯 116:控制電路系統 210a:像素 210b:像素 210c:像素 216:通道隔離結構 220:半導體基板 222:光電二極體 224:轉移電晶體 226:重設電晶體 228:列選擇電晶體 230:豎直轉移閘極 232:浮動擴散區 234:通道隔離結構 250:源極隨耦器電晶體 320:半導體基板 334a:通道隔離結構 334b:通道隔離結構 350:源極隨耦器電晶體 352:金字塔型閘極溝槽 354a:傾斜側壁部分 354b:傾斜側壁部分 356a:傾斜端壁部分 356b:傾斜端壁部分 358:指向朝下脊 360:源極 362:汲極 364:隔離層 366:閘極 410:像素 420:半導體基板 422:光電二極體 428:列選擇電晶體 430:豎直轉移閘極 434a:通道隔離結構 434b:通道隔離結構 450:源極隨耦器電晶體 452:閘極溝槽 454a:傾斜側壁部分 454b:傾斜側壁部分 456a:傾斜端壁部分 456b:傾斜端壁部分 458:指向朝下脊 460:源極 462:汲極 464:隔離層 466:閘極 468:間隔物 470:埋設通道部分 472:接觸件 474:接觸件 476:接觸件 520:半導體基板 534a:通道隔離結構 534b:通道隔離結構 550a:源極隨耦器電晶體 550c:源極隨耦器電晶體 554a:傾斜側壁部分 554b:傾斜側壁部分 558:向下脊 564:隔離層 566:閘極 568:間隔物 570:埋設通道部分 576:非平面結構 602:第一步驟 604:可選步驟 606:步驟 608:步驟 610:步驟 612:可選步驟 614:步驟 616:步驟 618:步驟 α:內角 β:內角 d:閘極溝槽深度 RST:重設信號 V DD:供應電壓 w:平面通道寬度 w':有效通道寬度 w'':側壁寬度 XX1:通道寬度平面 XX2:通道寬度平面 YY:通道長度平面
參考下圖描述本發明之非限制性及非窮舉性實施例，其中貫穿各個視圖類似元件符號指代類似部件，除非另有指定。
圖1係繪示根據本發明之教示之一影像感測器之一實施例之一方塊圖。
圖2A展示根據本發明之教示之一像素之一佈局之一實施例。
圖2B展示根據本發明之教示之另一像素之佈局之一實施例。
圖2C展示根據本發明之教示之又一像素之一佈局之一實施例。
圖3A展示根據本發明之教示之一源極隨耦器電晶體之一項實施例之一右上前透視圖。
圖3B展示圖3A之源極隨耦器電晶體之一左上後透視圖。
圖4A展示根據本發明之教示之一像素之一項實施例之一第一橫截面。
圖4B展示圖4A之像素之一第二橫截面。
圖4C展示圖4A之像素之一第三橫截面。
圖4D展示圖4A之像素之一第四橫截面。
圖5A展示根據本發明之教示之一源極隨耦器電晶體之另一實施例之一橫截面。
圖5B展示根據本發明之教示之一源極隨耦器電晶體之又一實施例之一橫截面。
圖5C展示根據本發明之教示之一源極隨耦器電晶體之又一實施例之一橫截面。
圖6展示根據本發明之教示之製造一電晶體之一方法。
貫穿圖式之若干視圖，對應參考字元指示對應元件。熟習此項技術者將明白，圖中之元件係為簡單及清楚起見而繪示且不一定按比例繪製。例如，圖中之一些元件之尺寸可能相對於其他組件被誇大以幫助改良對本發明之各項實施例之理解。另外，通常未描繪在一商業上可行的實施例中有用或必需之常見但易於理解的元件以便促進對本發明之此等各項實施例之一更清楚觀察。
320:半導體基板
334a:通道隔離結構
334b:通道隔離結構
350:源極隨耦器電晶體
352:金字塔型閘極溝槽
354a:傾斜側壁部分
354b:傾斜側壁部分
356a:傾斜端壁部分
358:指向朝下脊
362:汲極
364:隔離層
366:閘極

Claims (22)

  1. 一種形成於一半導體基板中之電晶體，其包括： 一閘極溝槽，其形成於該半導體基板中，其中該閘極溝槽包含在一脊處會聚之複數個側壁部分； 一源極，其形成於該閘極溝槽下面； 一汲極，其形成於該閘極溝槽下面； 一隔離層，其在該源極與該汲極之間安置於該閘極溝槽上；及 一閘極，其安置於該隔離層上， 其中該複數個側壁部分、該脊及該半導體基板之一頂表面在延伸穿過該閘極且垂直於該脊之一通道寬度平面中界定一V形或梯形形狀。
  2. 如請求項1之電晶體，其中該閘極溝槽由各與該脊之相對端形成一鈍角之複數個端壁部分進一步界定。
  3. 如請求項1之電晶體，其中該電晶體係一源極隨耦器電晶體、一列選擇電晶體或一重設電晶體。
  4. 如請求項2之電晶體，其中該脊係形成於該半導體基板中之一線或一平面。
  5. 如請求項4之電晶體，其中該脊及該複數個側壁部分一起指向遠離該閘極之方向。
  6. 如請求項2之電晶體，其中該複數個側壁部分、該脊及該半導體基板之該頂表面在該通道寬度平面中一起形成一第一形狀，且其中該複數個端壁部分、該脊及該半導體基板之該頂表面在延伸穿過該閘極且平行於該脊之一通道長度平面中一起形成一不同的第二形狀。
  7. 如請求項1之電晶體，其中該源極及該汲極之各者具有符合該閘極溝槽之該複數個側壁部分之一形狀。
  8. 如請求項1之電晶體，其中該源極與該汲極藉由該閘極溝槽對準。
  9. 如請求項8之電晶體，其中該源極與該汲極藉由該脊對準。
  10. 如請求項1之電晶體，其中在該通道寬度平面中，該閘極具有形成與該閘極溝槽之該複數個側壁部分互補之一第二V形之複數個閘極表面。
  11. 如請求項1之電晶體，其中該閘極溝槽係在該通道寬度平面中形成於該半導體基板中之複數個閘極溝槽中之一第一閘極溝槽。
  12. 如請求項11之電晶體，其中該複數個閘極溝槽包括包含該第一閘極溝槽之至少兩個閘極溝槽。
  13. 如請求項12之電晶體，其中該複數個閘極溝槽包括包含該第一閘極溝槽之至少三個閘極溝槽。
  14. 如請求項12之電晶體，其中該複數個閘極溝槽在該通道寬度平面中界定該半導體基板之至少一個非平面結構。
  15. 如請求項14之電晶體，其中該複數個閘極溝槽之一第一閘極溝槽在該半導體基板中延伸至一第一深度，且其中該複數個閘極溝槽之一第二閘極溝槽在該半導體基板中延伸至一不同的第二深度。
  16. 如請求項14之電晶體，其中該複數個閘極溝槽之各閘極溝槽在該半導體基板中延伸至一共同深度。
  17. 如請求項1之電晶體，其中該通道包括埋設於該閘極溝槽下面之該半導體基板之一摻雜部分。
  18. 如請求項1之電晶體，其進一步包括在該半導體基板中形成於該閘極溝槽之相對側上之複數個通道隔離結構，其中該複數個通道隔離結構之各者延伸至該半導體基板中至一第一深度，該第一深度大於該閘極溝槽之一第二深度。
  19. 一種影像感測器，其包括： 如請求項1之電晶體； 一光電二極體，其形成於該半導體基板中且與該電晶體可操作地耦合；及 一轉移閘極，其耦合至該光電二極體且經組態以將電荷載流子自該光電二極體轉移至一浮動擴散區，其中該轉移閘極及該閘極溝槽在該半導體基板中具有不同深度； 其中該閘極之至少一部分形成於該光電二極體上方。
  20. 一種形成一電晶體之方法，其包括： 提供具有一第一導電類型之一半導體基板； 將一遮罩施加至該半導體基板之一頂表面，該遮罩界定該半導體基板之一閘極溝槽區域； 將一液體蝕刻劑沈積至由該遮罩界定之該閘極溝槽區域中且蝕刻該半導體基板，其中該液體蝕刻劑經沈積至該閘極溝槽區域中，直至形成具有在一脊處會聚且在垂直於該脊延伸之一通道寬度平面中形成一V形或一梯形形狀之複數個側壁部分之一閘極溝槽； 使用一源極/汲極摻雜劑，透過該閘極溝槽區域之相對端摻雜該半導體基板之一源極端及一汲極端，使得該源極端及汲極端具有一第二導電類型； 在形成於該半導體基板之該閘極溝槽上沈積一介電材料，使得該介電材料自該源極端延伸至該汲極端； 在該介電材料上沈積一閘極材料；及 自該半導體基板移除該遮罩。
  21. 如請求項20之方法，其中蝕刻該半導體基板包括用沈積至該閘極溝槽區域中之該液體蝕刻劑進行蝕刻，直至形成至少一第二閘極溝槽，該第二閘極溝槽具有在一第二脊處會聚之複數個第二側壁部分。
  22. 如請求項20之方法，其中將該液體蝕刻劑沈積至由該遮罩界定之該閘極溝槽區域中包含用沈積至該閘極溝槽區域中之該液體蝕刻劑蝕刻該半導體基板，直至在該脊之相對端處形成複數個端壁部分，其中各端壁部分與該脊形成一鈍角。
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