TW202247357A - 用於環繞式閘極fet架構之臨界電壓調變 - Google Patents

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金明宣
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Abstract

一種形成閘極堆疊結構的方法包括在形成在基板上的半導體結構上的高κ閘極介電層上形成偶極金屬層，退火偶極金屬層，及移除偶極金屬層。偶極金屬層包括在高κ閘極介電層中的摻雜劑。

Description

用於環繞式閘極FET架構之臨界電壓調變
本文敘述的實施例大體上關於半導體裝置製造，及更具體地關於形成環繞式閘極場效電晶體(FET)中的閘極堆疊結構的系統與方法。
多重臨界電壓
Figure 02_image001
(多重-
Figure 02_image001
)技術被普遍地利用以最佳化金氧半場效電晶體(MOSFET)中的功率、時序及面積限制。低臨界電壓
Figure 02_image001
(低-
Figure 02_image001
)模組響應於輸入訊號而較快速地切換，但消耗較大的洩漏功率。高臨界電壓
Figure 02_image001
(高-
Figure 02_image003
模組較慢地切換，但消耗較小的洩漏功率。在典型功率最佳化設計中，低-
Figure 02_image001
模組與高-
Figure 02_image001
模組被混合以滿足帶有最低功率消耗的速率與面積限制。
習知地藉由在高κ/金屬閘極堆疊中插入介面偶極層或添加功函數調整層至閘極電極來調變MOSFET中的臨界電壓
Figure 02_image001
。然而，習知
Figure 02_image001
調變方法會與用於次10-15 nm技術節點的架構不相容，諸如環繞式閘極FET(GAA FET)，其中閘極放置在通道的全部四個側部上。
因此，有著對於可製造具有經調變臨界電壓
Figure 02_image001
的較新及較小FET裝置的系統與方法的需求。
本發明的實施例提供形成閘極堆疊結構的方法。此方法包括在形成在基板上的半導體結構上的高κ閘極介電層上形成偶極金屬層，退火偶極金屬層，及移除偶極金屬層。偶極金屬層包含在高κ閘極介電層中的摻雜劑。
本發明的實施例也提供形成閘極堆疊結構的方法。此方法包括在形成在基板上的半導體結構上的高κ閘極介電層上形成p-型功函數調整層，在高κ閘極介電層上形成n-型功函數調整層，及在p-型功函數調整層與n-型功函數調整層上形成金屬閘極電極。p-型功函數調整層包含p-型摻雜導電材料，及n-型功函數調整層包含n-型摻雜導電材料。
本發明的實施例進一步提供在半導體結構上形成閘極堆疊結構的方法。此方法包括在半導體結構上形成介面層，在介面層上形成高κ閘極介電層，在高κ閘極介電層上形成包含在高κ閘極介電層中的摻極劑的偶極金屬層，退火偶極金屬層，移除偶極金屬層，在高κ閘極介電層上形成第一高κ介電蓋層，在高κ閘極介電層上形成p-型功函數調整層，在高κ閘極介電層上形成n-型功函數調整層，在p-型功函數調整層與n-型功函數調整層上形成第二高κ介電蓋層，及在第二高κ介電蓋層上形成金屬閘極電極。p-型功函數調整層包含p-型摻雜導電材料，及n-型功函數調整層包含n-型摻雜導電材料。
本文所述的實施例提供形成用於極度微縮處理節點的電晶體裝置的系統與方法，諸如帶有調變臨界電壓
Figure 02_image001
的環繞式閘極(GAA) FET。在此類裝置中，高κ介電材料(例如，氧化鉿(HfO 2))用於作為閘極介電質，以取代傳統二氧化矽(SiO 2)閘極介電質，及金屬層(例如，鈦(Ti)、鉭(Ta)、鎢(W))，或導電化合物層(例如，氮化鈦(TiN)、氮化鉭(TaN))用於作為閘極電極，以取代習知多結晶矽(多晶矽)閘極。藉由感應高κ閘極介電質中的偶極層、添加功函數調整層至閘極電極、及調整前述物的厚度、或前述物的組合來調變臨界電壓
Figure 02_image001
。
第1圖是根據本發明的一些實施例之多腔室處理系統100的實例之圖解頂視圖表。處理系統100大體上包括工廠介面102、裝載閘腔室104、106、帶有個別移送機器人112、114的移送腔室108、110、固持腔室116、118、及處理腔室120、122、124、126、128、130。如在此所詳述，處理系統100中的晶圓可在各種腔室之中處理及在各種腔室之間移送，而不將晶圓暴露至處理系統100之外的周圍環境(例如，諸如會存在於晶圓廠的大氣周圍環境)。例如，晶圓可在低壓(例如，小於或等於約300托)或真空環境中的各種腔室之中處理及在各種腔室之間移送，而不破壞執行在處理系統100中的晶圓上的各種處理之間的低壓或真空環境。因此，處理系統100可提供一些晶圓處理的整合方案。
可按照本文所提供的教示而合適地修改的處理系統的實例包括Endura ®、Producer ®或Centura ®整合處理系統或商業上可從位於加州聖克拉拉的應用材料公司取得的其他合適處理系統。料想到其他處理系統(包括那些來自其他製造者的處理系統)可調適以從本文所述的態樣得益。
在第1圖的繪示實例中，工廠介面102包括塢站140與工廠介面機器人142以促進晶圖的移送。塢站140設置以接受一或多個前開式晶圓傳送盒(FOUP)144。在一些實例中，各工廠介面機器人142大體上包含安置在個別工廠介面機器人142的一端上的葉片148，其設置以將晶圓從工廠介面102移送至裝載閘腔室104、106。
裝載閘腔室104、106具有耦接至工廠介面102的個別埠150、152及耦接至移送腔室108的個別埠154、156。移送腔室108進一步具有耦接至固持腔室116、118的個別埠158、160及耦接至處理腔室120、122的個別埠162、164。類似地，移送腔室110具有耦接至固持腔室116、118的個別埠166、168及耦接至處理腔室124、126、128、130的個別埠170、172、174、176。埠154、156、158、160、162、164、166、168、170、172、174、176可例如為狹縫閥開口，其具有狹縫閥，以用於藉由移送機器人112、114使晶圓通過及用於提供個別腔室之間的密封以防止氣體在個別腔室之間通過。大體上，任何埠被開啟以用於使晶圓通過。否則，此埠被關閉。
裝載閘腔室104、106、移送腔室108、110、固持腔室116、118、及處理腔室120、122、124、126、128、130可流體耦接至氣體與壓力控制系統(未明確地繪示)。氣體與壓力控制系統可包括一或多個氣體泵(例如，渦輪泵、低溫泵 、粗抽泵)、氣源、各種閥、及流體耦接至各種腔室的導管。在操作中，工廠介面機器人142將晶圓從FOUP 144移送通過埠150或152至裝載閘腔室104或106。氣體與壓力控制系統接著泵回(pump down)裝載閘腔室104或106。氣體與壓力控制系統進一步維持移送腔室108、110與固持腔室116、118於內部低壓或真空環境(其可包括惰性氣體)。因此，裝載閘腔室104或106的泵回促進在例如工廠介面102的大氣環境與移送腔室108的低壓或真空環境之間使晶圓通過。
隨著已被泵回的裝載閘腔室104或106中的晶圓，移送機器人112將晶圓從裝載閘腔室104或106移送通過埠154或156而進入移送腔室108。移送機器人112接著能夠藉由個別埠162、164將晶圓移送至處理腔室120、122的任一者及/或在處理腔室120、122之間移送以用於處理，及藉由個別埠158、160將晶圓移送至固持腔室116、118或在固持腔室116、118之間移送以用於固持而等候進一步移送。類似地，移送機器人114能夠藉由埠166或168存取固持腔室116或118中的晶圓及能夠藉由個別埠170、172、174、176將晶圓移送至處理腔室124、126、128、130的任一者及/或在處理腔室124、126、128、130之間移送以用於處理，及藉由個別埠166、168將晶圓移送至固持腔室116、118或在固持腔室116、118之間移送以用於固持而等候進一步移送。各種腔室之內或之間的晶圓的移送與固持會在藉由氣體與壓力控制系統所提供的低壓或真空環境中。
處理腔室120、122、124、126、128、130可為用於處理晶圓的任何合適腔室。在一些實例中，處理腔室122可為能夠執行清洗處理，處理腔室120可為能夠執行蝕刻處理，及處理腔室124、126、128、130可為能夠執行個別磊晶成長處理。處理腔室122可為SiCoNi™ Preclean腔室，其可從加州聖克拉拉的應用材料公司取得。處理腔室120可為Selectra™ Etch腔室，其可從加州聖克拉拉的應用材料公司取得。
系統控制器190耦接至處理系統100，用於控制處理系統100或處理系統100的部件。例如，系統控制器190可控制處理系統100的操作，藉由使用直接控制處理系統100的腔室104、106、108、116、118、110、120、122、124、126、128、130或藉由控制與腔室104、106、108、116、118、110、120、122、124、126、128、130相關的控制器。在操作中，系統控制器190使得能夠從個別腔室的資料收集及回饋，以協調處理系統100的效能。
系統控制器190大體上包括中央處理器(CPU)192、記憶體194、及支持電路196。CPU 192可為能夠使用在工業設定中的任何形式的通用處理器。記憶體194或非暫態電腦可讀取媒體可被CPU 192所存取及可為一或多種記憶體，諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟、或任何其他形式的數位儲存、本端或遠端的。支持電路196耦接至CPU 192及可包含快取、時鐘電路、輸入/輸出子系統、電源、及類似物。本文所揭示的各種方法大體上可在CPU 192的控制下來實施，藉由使CPU 192實行儲存在記憶體194(或在特定處理腔室的記憶體中)中作為例如軟體常式的指令碼。當藉由CPU 192來實行電腦指令碼時，CPU 192控制腔室以根據各種方法來執行處理。
其他處理系統可以是其他設置。例如，更多或更少的處理腔室可耦接至移送設備。在繪示實例中，移送設備包括移送腔室108、110及固持腔室116、118。在其他實例中，更多或更少的移送腔室(例如，一個移送腔室)及/或更多或更少的固持腔室(例如，無固持腔室)可被實施作為處理系統中的移送設備。
第2A與2B圖描繪根據本發明的一或多個實施方式的在半導體結構300中形成閘極堆疊結構的方法200的處理流程圖表。第3A圖是半導體結構300的等角視圖。第3B與3C圖分別是沿著第3A圖的線段B-B’與C-C’的半導體結構300的一部分的剖面視圖。第3D圖是沿著第3B圖的線段D-D’的半導體結構300的一部分的放大剖面視圖。第4A、4B、4C、4D、4E、4F、4G、及4H圖是對應於方法200的各種階段之形成在半導體結構300中的閘極堆疊結構的一部分的剖面視圖。應理解到第3A、3B、及3C圖僅繪示半導體結構300的部分圖解視圖，及半導體結構300可含有任意數目的電晶體區段及具有如圖示中所繪示的態樣的額外材料。也應注意到雖然第2A與2B圖所繪示的方法步驟是依序地說明，但包括已被省略及/或添加的一或多個方法步驟的其他處理序列及/或已被以其他所期望的順序再排列的其他處理序列落在本文所提供的揭示之實施例的範疇內。
參照第3A圖，半導體結構300可包括具有第一區R1與第二區R2的基板302，第一環繞式閘極場效電晶體(GAA FET)模組TR1形成在第一區R1中，及第二GAA FET模組TR2形成在第二區R2中。GAA FET模組TR1與GAA FET模組TR2藉由中間模組絕緣層304彼此電氣絕緣並與未在第3A圖中示出的半導體結構300中的其他GAA FET模組電氣絕緣。
本文所使用的用語「基板」指稱作為用於後續處理操作的基礎及包括將被清洗的表面之材料層。基板302可為矽基材料或所需要的任何合適絕緣材料或導電材料。基板302可包括材料，諸如結晶矽(例如，Si＜100＞或Si＜111＞)、氧化矽、應變矽、矽鍺、摻雜或未摻雜多晶矽、摻雜或未摻雜矽晶圓及圖案化或未圖案化晶圓、絕緣體上矽(SOI)、碳摻雜氧化矽、氮化矽、摻雜矽、鍺、砷化鎵、玻璃、或藍寶石。中間模組絕緣層304可由含矽介電材料所形成，諸如氧化矽、氮化矽、或氮氧化矽。
在一實例中，第一區R1是高電壓區而第二區R2是低電壓區。在另一實例中，第一區R1是p-型MOSFET(p-MOSFET)區而第二區R2是n-型MOSFET(n-MOSFET)區。GAA FET模組TR1與TR2各自可包括通道區CH及在 X方向上藉由通道區CH分開的源極/汲極區SD。源極/汲極區SD在 Y方向上可比通道區CH更寬。
參照第3A、3B、及3C圖，源極/汲極區SD可包括在基板302上交替及重複堆疊的第一半導體層306與第二半導體層308。第一半導體層306由具有對於形成第二半導體層308的第二材料的蝕刻選擇性的第一材料所形成(即，第一材料的蝕刻速率高於第二材料的蝕刻速率)。蝕刻選擇性(即，第一材料的蝕刻速率對於第二材料的蝕刻速率的比率)在約10:1至200:1之間。第一材料與第二材料的實例組合包括矽鍺(SiGe)/矽(Si)、矽鍺(SiGe)/鍺(Ge)、及鍺錫(GeSn)/矽(Si)。源極/汲極區SD中的第一半導體層306的部分在 X方向上藉由閘極電極GE可分開，閘極電極GE的每一者藉由閘極堆疊310所環境，閘極堆疊310形成在通道區CH中。通道區CH中的第二半導體層308可作為具有數奈米與數十奈米之間的寬度的奈米線或奈米管。
第一與第二半導體層306與308可使用任何合適沉積技術來形成，諸如化學氣相沉積(CVD)、原子層沉積(ALD)、或物理氣相沉積(PVD)，及圖案化技術，諸如微影術與蝕刻處理。
第一與第二半導體層306與308各自可具有厚度為約6 nm與約14 nm之間，例如，約10 nm。
參照第3D圖，閘極堆疊310包括依序地形成在第二半導體層308上的介面層312、高κ閘極介電層314、第一高κ介電蓋層316、p-型功函數調整層318、n-型功函數調整層320、及第二高κ介電蓋層322。閘極電極GE形成在第二高κ介電蓋層322上。
方法200以在區塊205中的介面形成處理開始，以在第二半導體層308上形成介面層312，如第4A圖所示。介面形成處理可包括合適熱氧化處理，諸如利用一氧化二氮(N 2O)氣體的增強原位蒸氣產生(eISSG)處理。區塊205中形成的介面層312是薄非晶氧化矽(SiO 2)層，具有厚度為約3 Å與約10 Å之間，例如，約5 Å，對應於氧化矽的一或多個單層。在一些實施例中，可藉由利用H 2及O 2氣體的原位蒸氣產生(ISSG)處理、或利用NH 3及O 2氣體的快速熱氧化(RTO)處理來形成介面層312。介面層312可作為將被沉積在其上的高κ閘極介電層314的成核層及改善第二半導體層308與高κ閘極介電層314之間的介面的品質(例如，諸如介面狀態密度 、積聚電容、頻率分散、及漏電流)。介面形成處理可在處理腔室中執行，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在一些實施例中，區塊205中的介面形成處理被省略，及在第二半導體層308上沉積高κ閘極介電層314之前不形成介面層312。在此事例中，藉由後續熱氧化處理形成介面層312，後續熱氧化處理穿過沉積在第二半導體層308上的高κ閘極介電層314將第二半導體層308熱氧化。藉由後續熱氧化處理形成的介面層312可足夠厚以確保可靠的裝置特性(例如，諸如介面狀態密度 、積聚電容、頻率分散、及漏電流)及減少從高κ閘極介電層314至第二半導體層308的原子擴散，第二半導體層308具有厚度為約0.3 nm與約1 nm之間，例如，約0.5 nm。
在區塊210中，執行沉積處理以在介面層312上沉積高κ閘極介電層314，如第4B圖所示。高κ閘極介電層314可由高κ介電材料所形成，諸如二氧化鉿(HfO 2)、二氧化鋯(ZrO 2)、氧化鐿(Y 2O 3)、氧化鋁(Al 2O 3)、具有摻雜進入已存在的金屬氧化物高κ介電主體材料的第三元素的三元高κ介電膜，諸如HfZrO、HfLaOx、HfTiO。沉積處理可包括原子層沉積(ALD)處理，其中含金屬前驅物與含氧前驅物被交替地遞送至介面層312。在一些實施例中，在遞送含氧前驅物之前淨化含金屬前驅物。金屬可為過渡金屬，諸如鉿(Hf)、鋯(Zr)、或鈦(Ti)、稀土金屬，諸如鑭(La)、鐿(Yb)、或釔(Y)、鹼土金屬，諸如鍶(Sr)、或其他金屬，諸如鋁(Al)。關於氧化劑，可使用會與金屬反應的任何含氧前驅物。例如，含氧前驅物可為或包括水、雙原子氧、臭氧、含羥基前驅物或醇類、含氮與氧前驅物、包括本端或遠端增強氧的電漿增強氧、或可與金屬合併之包括氧的任何其他材料，以在介面層312上方生產金屬的氧化物的層。在一實例中，含金屬前驅物是四氯化鉿(HfCl 4)及氧化劑是水(H 2O)以形成二氧化鉿(HfO 2)層。ALD處理可執行在溫度為約200°C與約400°C之間，例如，約270°C。藉由ALD處理所沉積的高κ閘極介電層314可為非晶的且具有厚度為約10 Å與約30 Å之間。沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊215中，任選的沉積後退火處理被執行以硬化及緻密化剛沉積(as-deposited)的高κ閘極介電層314。可發生剛沉積的非晶高κ閘極介電層314的結晶化。沉積後退火處理可包括在惰性環境中的熱退火處理，諸如在氮(N 2)與氬(Ar)環境中，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室120、122、124、126、128、及130的任一者。沉積後退火處理可熱硬化及緻密化介面層312及高κ介電層314。
沉積後退火處理可執行持續在約1秒與約60秒之間，在溫度為約500°C與約800°C之間，及在壓力為約0.01托與約100托之間。
在區塊220中，執行電漿氮化處理以將氮原子嵌入高κ閘極介電層314中的空孔與缺陷中。電漿氮化處理可為去耦電漿氮化(DPN)處理，其在DPN腔室中執行，諸如CENTURA® DPN腔室，可從位於加州聖克拉拉的應用材料公司取得。DPN腔室可為第1圖中所示的處理腔室 120、122、124、126、128、及130中的任一者。電漿氮化處理將高κ閘極介電層314暴露至氮電漿，其可容許氮自由基或氮原子被併入高κ閘極介電層314內，遍及高κ閘極介電層314的厚度。在電漿氮化處理期間，氮原子可與氧(O)形成亞穩態(metastable)鍵結。可在電漿處理中使用的氣體包括含氮氣體，諸如，氮(N 2)、氨(NH 3)、或前述物的混合物。在一實例中，氮氣體是混合有約3 %至約8 %的氮(N 2)之氨(NH 3)。電漿氮化處理會不改變高κ閘極介電層314的厚度，由於氮併入至剛沉積的高κ閘極介電層314中的空孔與缺陷。
氮化處理可執行持續約10秒與約300秒之間，在溫度為約0°C與約500°C之間。
在區塊225中，任選的熱氮化處理被執行以進一步將氮原子嵌入進入經電漿氮化的高κ閘極介電層314中的空孔與缺陷。熱氮化處理可包括在氨(NH 3)環境中的熱退火處理，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室120、122、124、126、128、及130中的任一者。
熱氮化處理可執行持續約10秒與約300秒之間，在約700°C與約900°C之間的溫度，及在約10托與740托之間的壓力。
在區塊230中，執行氮化後退火處理以鈍化經電漿氮化的高κ閘極介電層314中的殘留化學鍵結。氮化後退火處理可包括在氮(N 2)與氬(Ar)環境中的尖波熱退火處理，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室 120、122、124、126、128、及130中的任一者。氮化後退火處理可鈍化在區塊220中的電漿氮化處理中形成的亞穩態氮鍵結及非晶高κ閘極介電層314的結晶化可發生。
尖波熱退火處理可執行持續約1秒與約30秒之間，在約700°C與約850°C之間的溫度，及在約10托與740托之間的壓力。
在區塊235中，執行偶極形成處理以在高κ閘極介電層314上形成偶極金屬層402，如第4C圖所示。區塊235中的偶極形成處理包括在半導體結構300中的高κ閘極介電層314的整個暴露表面上方的偶極金屬層402的毯覆沉積，及後續的微影與蝕刻處理以圖案化偶極金屬層402(即，在半導體結構300的一些區域中形成偶極金屬層402，及半導體結構300的一些其他區域中不形成偶極金屬層402)。
在一些實施例中，偶極金屬層402由含有在高κ介電材料中的n-型摻雜劑的材料所形成，諸如二氧化鉿(HfO 2)。合適的n-型摻雜劑包括稀土金屬，諸如鑭(La)、釔(Y)、及鐿(Yb)、或具有費米能階高於鉿(Hf)的任何金屬物質，諸如鎂(Mg)。合適的含鑭(La)材料包括氧化鑭(La 2O 3)、氮化鑭(LaN)、鑭(La)、及氮化鈦鑭(TiLaN)。在後續的退火處理中，來自偶極金屬層402的n-型摻雜劑物種被擴散及併入下方的高κ閘極介電層314中，其降低n-MOSFET中的臨界電壓
Figure 02_image001
。n-型摻雜劑物種的數量決定臨界電壓
Figure 02_image001
中的改變。例如，併入在高κ閘極介電層314中的在約1原子%與約5原子%之間的鑭(La)物種將臨界電壓
Figure 02_image001
改變約10 eV。
在一些其他實施例中，偶極金屬層402由含有在高κ介電材料中的p-型摻雜劑的材料所形成，諸如二氧化鉿(HfO 2)。合適的p-型摻雜劑包括鋁(Al)、鈮(Nb)、鉭(Ta)、或具有費米能階低於鉿(Hf)的任何金屬物質。合適的含鋁(Al)材料包括氧化鋁(Al 2O 3)。合適的含鈮(Nb)材料包括氮化鈮(NbN)、氧化鈮(NbOx)、及氮化鈦鈮(TiNbN)。在後續的退火處理中，p-型摻雜劑物種被擴散及併入下方的高κ閘極介電層314中，其降低p-MOSFET中的臨界電壓
Figure 02_image001
。p-型摻雜劑的數量決定臨界電壓
Figure 02_image001
中的改變。例如，併入在高κ閘極介電層314中的在約1原子%與約5原子%之間的鋁(Al)物種將臨界電壓
Figure 02_image001
改變約80 eV。併入在高κ閘極介電層314中的在約1原子%與約5原子%之間的鈮(Nb)物種將臨界電壓
Figure 02_image001
改變約120 eV。
毯覆沉積處理可包括原子層沉積(ALD)處理。ALD處理可執行在200°C與約400°C之間的溫度，例如，約300°C。當藉由ALD處理沉積，偶極金屬層402可具有約3 Å與約20 Å之間的厚度，例如，約10 Å。沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊240中，執行退火處理以致使摻雜劑物種(鑭(La)、鋁(Al)、或鈮(Nb))擴散進入下方的高κ閘極介電層314。區塊240中的退火處理可包括在惰性環境中的熱退火處理，諸如在氮(N 2)與氬(Ar)環境中，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室120、122、124、126、128、及130中的任一者。
區塊240中的退火處理可執行持續約1秒與約30之間，在約600°C與約1000°C之間的溫度，例如，約900°C，及在約0.1托與100托之間的壓力。
在區塊245中，執行移除處理以剝除偶極金屬層402。移除處理可包括乾式電漿蝕刻處理。
在區塊250中，執行沉積處理以在半導體結構300的閘極介電層314上沉積第一高κ介電蓋層316，如第4D圖所示。第一高κ介電蓋層316可由包括鈦(Ti)或鉭(Ta)的金屬氮化物材料所形成，諸如TiN或TaN。第一高κ介電蓋層316用於作為在後續的圖案化與蝕刻處理期間用於第一高κ介電蓋層316的保護層。在區塊250中的沉積處理可包括原子層沉積(ALD)處理，其中包括鈦(Ti)或鉭(Ta)的含金屬前驅物、含氮前驅物、及含摻雜劑前驅物被遞送至閘極介電層314的表面。含金屬前驅物的實例包括鈦(Ti)或鉭(Ta)，及含氮前驅物的實例是氨(NH 3)、二亞胺(N 2H 2)、及聯胺(N 2H 4)。
區塊250中的ALD處理可執行在約200°C與約700°C之間的溫度，例如，在約300°C與約600°C之間。當藉由在區塊250中的ALD處理沉積，第一高κ介電蓋層316可為非晶態且具有約2 Å與約200 Å之間的厚度，例如，約10 Å與約15 Å之間。沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊255中，任選的金屬蓋退火處理被執行以硬化與緻密化剛沉積的第一高κ介電蓋層316。可發生剛沉積的第一高κ介電蓋層316的結晶化。區塊255中的任選的金屬蓋退火處理可包括在惰性環境中的熱退火處理，諸如在氮(N 2)與氬(Ar)環境中，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室 120、122、124、126、128、及130中的任一者。
區塊255中的任選的金屬蓋退火處理可執行持續約1秒與約10秒之間，在約700°C與約850°C之間的溫度及在約0.1托與100托之間的壓力。
在區塊260中，執行沉積處理以在第一高κ介電蓋層316上沉積犧牲矽蓋層404，如第4E圖所示。犧牲矽蓋層404在區塊265中的後續退火處理期間可物理地與化學地保護下方的高κ閘極介電層314與第一高κ介電蓋層316。犧牲矽蓋層404由非晶矽所形成，諸如氫化非晶矽(a-Si:H)。相較於包括造成用於擴散路徑的晶界之多結晶矽，非晶矽可提供較少的原子擴散。在區塊260中的沉積可為原子層沉積(ALD)處理或化學氣相沉積(CVD)處理，其中具有形成在其上的第一高κ介電蓋層316的半導體結構300被暴露至矽前驅物。矽前驅物的實例為聚矽烷(Si xH y)。例如，聚矽烷包括二矽烷(Si 2H 6)、三矽烷(Si 3H 8)、四矽烷(Si 4H 10)、異四矽烷、新五矽烷(Si 5H 12)、環五矽烷(Si 5H 10)、六矽烷(C 6H 14)、環六矽烷(Si 6H 12)，或大體上，Si xH y，帶有x=2或更大，及前述物的組合。
犧牲矽蓋層404可具有約30 Å與約50 Å之間的厚度。區塊260中的沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊265中，執行後蓋退火(PCA)處理以硬化與緻密化第一高κ介電蓋層316。可發生剛沉積的第一高κ介電蓋層316與剛沉積的犧牲矽蓋層404的結晶化。區塊265中的PCA處理可包括在惰性環境中的熱退火處理，諸如在氮(N 2)與氬(Ar)環境中，執行在快速熱處理(RTP)腔室中，諸如RADOX™腔室，可從位於加州聖克拉拉的應用材料公司取得。RTP腔室可為第1圖中所示的處理腔室 120、122、124、126、128、及130中的任一者。
區塊265中的PCA處理可執行持續約1秒與約10秒之間，在約900°C與約1000°C之間的溫度，例如，約900°C，及在約0.1托與100托之間的壓力。
在區塊270中，執行移除處理以剝除犧牲矽蓋層404。移除處理可包括乾式電漿蝕刻處理。
在區塊275中，執行沉積處理以在經硬化與緻密化的第一高κ介電蓋層316上沉積p-型功函數調整層318，如第4F圖所示。p-型功函數調整層318聯合高κ閘極介電層314作為p-型MOSFET區域中的有效閘極電極。
p-型功函數調整層318可由p-型摻雜導電材料、氮化鈦(TiN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、氮化鉬(MoN)、氮化鎢(W 3N 2)、氮化鈮(NbN)、氮化鉬鈮(MoNbN)、及氮化鈦鈮(TiNbN)所形成。在一些實施例中，p-型功函數調整層318可具有摻雜數量為約1原子百分率與約20原子百分率之間，例如，約10原子百分率。p-型功函數調整層318的厚度決定臨界電壓
Figure 02_image001
中的改變。例如，p-型功函數調整層318的厚度中的變化將臨界電壓
Figure 02_image001
改變約80 eV。p-型功函數調整層318的整體厚度可在約5 Å與約30 Å之間，例如，約10 Å。
沉積處理可包括原子層沉積(ALD)處理，其中含金屬前驅物與含氮前驅物(諸如氨(NH 3))被交替地遞送至半導體結構300的暴露表面。在一些實施例中，在遞送含氮前驅物之前，淨化含金屬前驅物。重複此序列直到達到期望厚度。金屬可為鈦(Ti)、鉬(Mo)、鈮(Nb)、鉭(Ta)、或鎢(W)。ALD處理可執行在約200°C與約400°C之間的溫度，例如，約300°C。沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊280中，執行沉積處理以在p-型功函數調整層318上沉積n-型功函數調整層320，如第4G圖所示。n-型功函數調整層320聯合高κ閘極介電層314作為n-型MOSFET區域中的有效閘極電極。
n-型功函數調整層320可由n-型摻雜導電材料所形成，諸如碳化鈦鋁(Ti 3AlC 2)、氮化鋅(Zn 3N 2)、氮化釩(VN)、氮化鎂(Mg 3N 2)、氮化釔(YN)、氮化鍶(Sr 3N 2)、或具有高於矽的中間能隙之平均功函數的任何金屬物種。在一些實施例中，n-型功函數調整層320可具有約1原子百分率與約20原子百分率之間的摻雜數量，例如，約10原子百分率。n-型功函數調整層320的厚度決定臨界電壓
Figure 02_image001
中的變化。例如，n-型功函數調整層320的厚度中的變化將臨界電壓
Figure 02_image001
改變約80 eV。n-型功函數調整層320的整體厚度可在約5 Å與約30 Å之間，例如，約10 Å。
沉積處理可包括原子層沉積(ALD)處理，其中含金屬前驅物與含氮前驅物(諸如氨(NH 3))被交替地遞送至半導體結構300的暴露表面。在一些實施例中，在遞送含氮前驅物之前，淨化含金屬前驅物。金屬可為鈦(Ti)、鋁(Al)、鋅(Zn)、釩(V)、鎂(Mg)、釔(Y)、或鍶(Sr)。ALD處理可執行在約200°C與約400°C之間的溫度，例如，約300°C。沉積處理可執行在處理腔室中，諸如第1圖中所示的處理腔室120、122、124、126、128、或130。
在區塊285中，執行形成處理以在n-型功函數調整層320上形成第二高κ介電蓋層322，如第4H圖所示。在區塊285中的形成處理與區塊250中的沉積處理、區塊255中的金屬蓋退火處理、區塊260中的沉積處理、區塊265中的後蓋退火(PCA)處理、及區塊270中的移除處理實質上相同。
在區塊290中，執行沉積處理以在第二高κ介電蓋層322上沉積閘極電極GE，如第3D圖所示。閘極電極GE可由金屬所形成，諸如鎢(W)或鈷(Co)。閘極電極GE可為p-型摻雜或n-型摻雜。區塊290中的沉積處理可包括化學氣相沉積(CVD)處理，使用含鎢前驅物(諸如WF 6)或含鈷前驅物。
本文所述的實施例提供用於形成在環繞式閘極(GAA)FET中帶有經調變的臨界電壓
Figure 02_image001
之閘極堆疊結構的系統與方法。閘極堆疊結構包括由高κ介電材料(例如，氧化鉿(HfO 2))所形成的閘極電氣層及由金屬層(例如，鈦(Ti)、鉭(Ta)、鎢(W))或導電化合物層(例如，氮化鈦(TiN)、氮化鉭(TaN))所形成的閘極電極。藉由感應高κ閘極介電質中的偶極層、添加功函數調整層至閘極電極、及調整前述物的厚度、或前述物的組合來可控制地調變臨界電壓
Figure 02_image001
。
本文所述的閘極堆疊可有利地使用在MOSFET、動態隨機存取記憶體(DRAM)、及快取記憶體中的任何金屬閘極應用及/或任何阻障應用。
儘管前述內容關於本發明的實施例，但在不背離本發明的基本範疇下可構想出本發明的其他與進一步實施例，及本發明的範疇藉由之後的申請專利範圍所決定。
100:處理系統 102:工廠介面 104,106:裝載閘腔室 108,110:移送腔室 112,114:移送機器人 116,118:固持腔室 120,122,124,126,128,130:處理腔室 140:塢站 142:工廠介面機器人 144:前開式晶圓傳送盒(FOUP) 148:葉片 150,152,154,156,158,160,162,164,166,168,170,172,174,176:埠 190:系統控制器 192:中央處理器(CPU) 194:記憶體 196:支持電路 200:方法 205,210,215,220,225,230,235,240,245,250,255,260,265,270,275,280,285,290:區塊 300:半導體結構 302:基板 304:中間模組絕緣層 306:第一半導體層 308:第二半導體層 310:閘極堆疊 312:介面層 314:高κ閘極介電層 316:第一高κ介電蓋層 318:p-型功函數調整層 320:n-型功函數調整層 322:第二高κ介電蓋層 404:犧牲矽蓋層 CH:通道區 GE:閘極電極 R1:第一區 R2:第二區 SD:源極/汲極區 TR1:第一環繞式閘極場效電晶體(GAA FET)模組 TR2:第二環繞式閘極場效電晶體(GAA FET)模組
藉由參照實施例(其中的一些實施例繪示在隨附圖式中)可獲得簡短總結在上方之本發明的更具體的說明，使得以此方式可詳細地理解本發明的上述特徵。然而，將注意到隨附圖式僅繪示本發明的典型實施例且因而不被當作限制本發明的範疇，因為本發明可允許其他等效實施例。
第1圖是根據一實施例之實例多腔室處理系統的圖解頂視圖表。
第2A與2B圖繪示根據一實施例之形成半導體結構的方法的處理流程圖表。
第3A是根據一實施例之半導體結構的等角視圖。第3B、3C、及3D圖是根據一實施例之半導體結構的一部分的剖面視圖。
第4A、4B、4C、4D、4E、4F、4G、及4H圖是根據一實施例之閘極堆疊結構的一部分的剖面視圖。
為了易於理解，儘可能已使用相同的元件符號指代圖示中共通的相同元件。料想到一實施例的元件與特徵可有利地併入其他實施例中而不必進一步闡明。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
300:半導體結構
302:基板
304:中間模組絕緣層
306:第一半導體層
308:第二半導體層
CH:通道區
R1:第一區
R2:第二區
SD:源極/汲極區
TR1:第一環繞式閘極場效電晶體(GAA FET)模組
TR2:第二環繞式閘極場效電晶體(GAA FET)模組

Claims (20)

  1. 一種形成一閘極堆疊結構的方法，該方法包含以下步驟： 在一半導體結構上的一高κ閘極介電層上形成一偶極金屬層，該半導體結構形成在一基板上； 退火該偶極金屬層；及 移除該偶極金屬層，其中 該偶極金屬層包含在該高κ閘極介電層中的摻雜劑。
  2. 如請求項1所述之方法，其中形成該偶極金屬層的步驟包含以下步驟： 在該半導體結構上毯覆沉積該偶極金屬層；及 圖案化該偶極金屬層。
  3. 如請求項1所述之方法，其中 該高κ閘極介電層包含氧化鉿(HfO 2)。
  4. 如請求項3所述之方法，其中 該偶極金屬層包含鑭(La)。
  5. 如請求項3所述之方法，其中 該偶極金屬層包含鋁(Al)。
  6. 如請求項3所述之方法，其中 該偶極金屬層包含鈮(Nb)。
  7. 如請求項1所述之方法，其中 該偶極金屬層具有3 Å與20 Å之間的一厚度。
  8. 一種形成一閘極堆疊結構的方法，該方法包含以下步驟： 在一半導體結構上的一高κ閘極介電層上形成一p-型功函數調整層，該半導體結構形成在一基板上； 在該高κ閘極介電層上形成一n-型功函數調整層；及 在該p-型功函數調整層與該n-型功函數調整層上形成一金屬閘極電極，其中 該p-型功函數調整層包含p-型摻雜導電材料，及 該n-型功函數調整層包含n-型摻雜導電材料。
  9. 如請求項8所述之方法，其中 該金屬閘極電極包含鎢(W)。
  10. 如請求項8所述之方法，其中 該p-型功函數調整層包含p-型摻雜導電材料且具有5 Å與30 Å之間的一厚度。
  11. 如請求項8所述之方法，其中 該n-型功函數調整層包含n-型摻雜導電材料且具有5 Å與30 Å之間的一厚度。
  12. 一種在一半導體結構上形成一閘極堆疊結構的方法，該方法包含以下步驟： 在一半導體結構上形成一介面層； 在該介面層上形成一高κ閘極介電層； 在該高κ閘極介電層上形成一偶極金屬層，該偶極金屬層包含在該高κ閘極介電層中的摻雜劑； 退火該偶極金屬層； 移除該偶極金屬層； 在該高κ閘極介電層上形成一第一高κ介電蓋層； 在該高κ閘極介電層上形成一p-型功函數調整層； 在該高κ閘極介電層上形成一n-型功函數調整層； 在該p-型功函數調整層與該n-型功函數調整層上形成一第二高κ介電蓋層；及 在該第二高κ介電蓋層上形成一金屬閘極電極，其中 該p-型功函數調整層包含p-型摻雜導電材料，及 該n-型功函數調整層包含n-型摻雜導電材料。
  13. 如請求項12所述之方法，其中形成該偶極金屬層的步驟包含以下步驟： 在該高κ閘極介電層上毯覆沉積該偶極金屬層；及 圖案化該偶極金屬層。
  14. 如請求項12所述之方法，其中 該高κ閘極介電層包含氧化鉿(HfO 2)。
  15. 如請求項14所述之方法，其中 該偶極金屬層包含鑭(La)。
  16. 如請求項14所述之方法，其中 該偶極金屬層包含鋁(Al)或鈮(Nb)。
  17. 如請求項12所述之方法，其中 該金屬閘極電極包含鎢(W)。
  18. 如請求項17所述之方法，其中 該p-型功函數調整層包含p-型摻雜導電材料且具有5 Å與30 Å之間的一厚度。
  19. 如請求項17所述之方法，其中 該n-型功函數調整層包含n-型摻雜導電材料且具有35 Å與30 Å之間的一厚度。
  20. 如請求項12所述之方法，其中 該第一高κ介電蓋層與該第二高κ介電蓋層各自包含氮化鈦(TiN)。
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