TW202240861A - 記憶體元件及其製造方法 - Google Patents
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Abstract
一種記憶體元件，包括：基底、堆疊結構、通道層以及電荷儲存結構。堆疊結構位於所述基底上，包括交替堆疊的多個絕緣層與多個導電層，且所述堆疊結構中具有孔。通道層位於所述孔中，包括第一部分與第二部分。所述第二部分的晶界數低於所述第一部分的晶界數。電荷儲存結構位於所述第一部分與所述多個導體層之間，且所述電荷儲存結構與所述第二部分將所述第一部分夾於其中。
Description
本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。
快閃記憶體由於具有使存入的資料在斷電後也不會消失的優點，因此成為許多電子設備所廣泛採用的一種記憶體元件。隨著製程的演進而發展的三維NAND快閃記憶體雖可提升記憶體元件的積集度，但也存在許多相關的挑戰。
本發明提供一種記憶體元件與其製造方法，可以提升通道層的品質，降低讀取電流的變異。
本發明的一實施例提出一種記憶體元件，包括：基底；堆疊結構，位於所述基底上，包括交替堆疊的絕緣層與多個導電層，所述堆疊結構中具有孔；通道層位於所述孔中，包括第一部分；以及第二部分，所述第二部分的晶界數低於所述第一部分的晶界數；以及電荷儲存結構，位於所述第一部分與所述多個導體層之間，且所述電荷儲存結構與所述第二部分將所述第一部分夾於其中。
本發明的一實施例提出一種記憶體元件的製造方法，包括：在基底上形成堆疊結構，所述堆疊結構包括交替堆疊的絕緣層與多個導電層；在所述堆疊結構中形成孔；在所述孔中的所述堆疊結構側壁形成電荷儲存結構；於所述孔中形成通道層，包括在所述孔中的所述電荷儲存結構的側壁形成第一部分；以及在所述孔中的所述第一部分的側壁形成第二部分，所述第二部分的晶界數低於所述第一部分的晶界數。
本發明的另一實施例提出一種記憶體元件的製造方法，包括：在基底上形成堆疊結構，所述堆疊結構包括交替堆疊的第一材料層與多個第二材料層；在所述堆疊結構中形成孔；於所述孔中形成通道層，包括在所述孔中的所述所述堆疊結構的側壁形成第一部分；以及在所述孔中的所述第一部分的側壁形成第二部分，所述第二部分的晶界數低於所述第一部分的晶界數；所述孔中形成填充層，以覆蓋所述第二部分的側壁；將所述多個第二材料層取代為多個導體層；以及在所述多個導體層與所述多個第一材料層之間形成電荷儲存結構。
基於上述，在本發明的多個實施例中，通道層包括第一部分與第二部分。第二部分的晶界密度低可以降低讀取電流的變異。
圖1A至圖1D是依照本發明一實施例所繪示的一種半導體元件的製造方法的中間階段的剖面示意圖。
請參照圖1A，提供基底10。基底10可為半導體基底，例如含矽基底。在基底10上已形成具有開口14的介電層12。介電層12可以是單層、複合層或堆疊層。基底10與介電層12可以包含其他層或元件。在開口14中的介電層12的側壁形成非晶矽層16。非晶矽層16可以化學氣相沉積法沉積。非晶矽層16可以具有摻質或不具有摻質。摻質可以是P型例如硼，或是N型例如磷或砷。
請參照圖1B，對非晶矽層16進行回火製程17，以形成多晶矽層16a。多晶矽層16a中具有多個晶界18。晶界18與晶界18之間具有多個交點C。多晶矽層16a的厚度T1例如是10nm至20nm。
請參照圖1B及圖1C，若多晶矽層16a的厚度T1較厚，且晶界18以及交點C較多時，將不利於電流的行進。本發明實施例可選擇性地進行蝕刻製程，例如是非等向性蝕刻，以將多晶矽層16a的厚度T1減薄，形成具有厚度T2的多晶矽層16b。多晶矽層16b的厚度T2例如是1nm至5nm。多晶矽層16b之中的晶界18的密度因為厚度減薄而降低。晶界18與晶界18之間的交點C也因而減少或消失。
請參照圖1D，進行磊晶製程，以在開口14中的多晶矽層16b的側壁形成磊晶矽層20。磊晶矽層20可以未將開口14填滿，也可以將開口14剩餘的空間填滿（未示出）。磊晶矽層20的形成方法例如是熱導線化學氣相沉積法。在一些實施例中，使用甲烷和氬，在攝氏100至550的溫度以及壓力1x10
-2至1托下進行沉積。磊晶矽層20與多晶矽層16b可以共同做為通道層22。多晶矽層16b做為通道層22的第一部分P1；磊晶矽層20做為通道層22的第二部分P2。在一些實施例中，通道層22的第二部分P2的厚度T3佔通道層22的總厚度（T2+T3）的75%至95%。相較於多晶矽層16b，磊晶矽層20的晶界密度較低，因此通道層22的第二部分P2的晶界密度小於第一部分P1的晶界密度。將此通道層22應用在記憶元件時，可以減少讀取電流的變異。儘管通道層22以包括做為第一部分P1的多晶矽層16b以及做為第二部分P2的磊晶矽層20為例來說明，但本發明並不以此為限。在另一些實施例中，其他合適類型的多晶層以及磊晶層也可分別用做通道層22的第一部分P1及第二部分P2。
上述形成通道層的製程可以應用於記憶體元件的製程中，以下舉例說明之。
圖2A至圖2I是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的中間階段的剖面示意圖。
請參照圖2A，提供基底100。基底100可為半導體基底，例如含矽基底。基底100可更包括位於半導體基底的元件層（未示出）與位於元件層上的金屬內連線結構（未示出）。元件層可以包括主動元件或是被動元件。主動元件例如是電晶體、二極體等。被動元件例如是電容器、電感等。金屬內連線結構可以包括介電層（未示出）、插塞101與導線（未示出）等。插塞101可電性連接源極線。插塞101的材料包括鎢。
請參照圖2A，於基底100上方形成堆疊結構SK。基底100可以是半導體基底，例如是矽基底。堆疊結構SK包括交替堆疊的多個第一材料層102與多個第二材料層104。第一材料層102可以是絕緣層，例如是氧化矽。第二材料層104可以是絕緣層例如是氮化矽。在本實施例中，堆疊結構SK的最底層與最頂層均為第一材料層102，但本發明不限於此。此外，在本實施例中，是以4層的第一材料層102以及3層的第二材料層104來說明，然而，本發明不以此為限。
接著，請參照圖2B，進行圖案化製程，移除記憶體陣列區的部分堆疊結構SK，以形成穿過堆疊結構SK的一個或多個孔106。在一實施例中，孔106可具有大致垂直的側壁。在另一實施例中。孔106可具有略微傾斜的側壁（未示出）。
請參照圖2C，於孔106的側壁上形成通道層108。通道層108可以採用上述實施例形成通道層22的方法來形成之。亦即，通道層108可以包括第一部分108a與第二部分108b。第一部分108a連接到插塞101，而第二部分108b覆蓋第一部分108a。第一部分108a例如是多晶矽層；第二部分108b例如是磊晶矽層。多晶矽層與磊晶矽層可以分別以上述實施例所述的多晶矽層16b與磊晶矽層20的形成方法來形成之。通道層108例如是未將孔106填滿的共形層。
請參照圖2D，在孔106之中填入填充層110。填充層110的材料例如是氧化矽。
圖2E至圖2I是繪示將第二材料層104取代為導體層124a，並在導體層124a與第一材料層102之間形成電荷儲存結構122a，以下詳細說明之。
請參照圖2E，進行微影與蝕刻製程，以在堆疊結構SK中形成溝渠（slits）112。溝渠112裸露出堆疊結構SK的多個第一材料層102與多個第二材料層104。
請參照圖2F，經由溝渠112注入/通入蝕刻劑，以移除堆疊結構SK的多個第二材料層104，形成多個水平開口114，裸露出堆疊結構SK的多個第一材料層102與通道層108。
請參照圖2F及圖2G，在溝渠112與水平開口114中形成電荷儲存結構122。電荷儲存結構122例如是包括氧化矽層116、氮化矽層118以及高介電常數介電層120。高介電常數介電層120是指介電常數大於4的介電層，例如是Al
2O
3、HfO
2、ZrO
2、Ta
2O
5、TiO
2或其組合。氧化矽層116、氮化矽層118以及高介電常數介電層120例如是共形層，其可以化學氣相沉積法或是原子層沉積法來形成之。
請參照圖2H，於在溝渠112與水平開口114中形成導體層124，以覆蓋電荷儲存結構122。導體層124例如是鎢、鈦或鉭，形成的方法例如是化學氣相沉積法。
請參照圖2I，將溝渠112的導體層124以及電荷儲存結構122的高介電常數介電層120移除，留下水平開口114中的導體層124a以及電荷儲存結構122a。電荷儲存結構122a包括氧化矽層116、氮化矽層118以及高介電常數介電層120a。
其後，可以再進行後續製程，以完成三維記憶體元件的製造。
圖3A至圖3D是依照本發明另一實施例所繪示的一種三維記憶體元件的製造方法的中間階段的剖面示意圖。
請參照圖3A，提供基底200。基底200可為半導體基底，例如含矽基底。在一實施例中，依據設計需求，可於基底200中形成摻雜區。基底200上可形成元件層（未示出）與金屬內連線結構（未示出）。元件層可以包括主動元件或是被動元件。主動元件例如是電晶體、二極體等。被動元件例如是電容器、電感等。金屬內連線結構可以包括介電層、插塞與導線等。
請參照圖3A，於基底200上方形成堆疊結構SK’。堆疊結構SK’包括交替堆疊的多個第一材料層202與多個第二材料層204。第一材料層202可以是絕緣層，例如是氧化矽。第二材料層204可以是多晶矽層。在本實施例中，堆疊結構SK’的最底層與最頂層均為第一材料層202，但本發明不限於此。此外，在本實施例中，是以4層的第一材料層202以及3層的第二材料層204來說明，然而，本發明不以此為限。
接著，請參照圖3B，進行圖案化製程，移除部分堆疊結構SK’，以形成穿過堆疊結構SK’的一個或多個孔206。在一實施例中，孔206可具有大致垂直的側壁。在另一實施例中。孔206可具有略微傾斜的側壁（未示出）。
請參照圖3C，於孔206的側壁上形成電荷儲存結構222。電荷儲存結構222例如是包括氧化矽層216、氮化矽層218以及氧化矽層120。氧化矽層116與120以及氮化矽層118例如是共形層，其可以熱氧化法或化學氣相沉積法來形成之。
請參照圖3D，在孔206的電荷儲存結構222的側壁上形成通道層208。通道層208可以採用上述實施例形成通道層22的方法來形成之。亦即，通道層208可以包括第一部分（例如是多晶矽層）208a與第二部分（例如是磊晶矽層）208b。第二部分208b將孔206填滿，但不以此為限。多晶矽層與磊晶矽層可以分別上述實施例所述的多晶矽層16b與磊晶矽層20的形成方法來形成之，於此不再贅述。
其後，可以再進行後續製程，以完成三維記憶體元件的製造。
在本發明的多個實施例中，通道層包括多晶矽層與磊晶矽層。磊晶矽層的晶界密度低可以降低讀取電流的變異。此外，多晶矽層可藉由厚度減薄，以減少晶界以及晶界交點的數目，因此可以進一步降低讀取電流的變異。
10、100、200:基底
12:介電層
14、106、206:孔
16:非晶矽層
16a、16b:多晶矽層
17:回火製程
18:晶界
20:磊晶矽層
22:通道層
C:交點
102、202:第一材料層
104、204:第二材料層
108:通道層
110:填充層
112:溝渠
114:水平開口
116、216、220:氧化矽層
118、218:氮化矽層
120、120a:高介電常數介電層
122、222、222a:電荷儲存結構
124、124a:導體層
C:交點
P1、118a、218a:第一部分
P2、118b、218b:第二部分
SK、SK’:堆疊結構
T1、T2、T3:厚度
圖1A至圖1D是依照本發明一實施例所繪示的一種半導體元件的製造方法的中間階段的剖面示意圖。
圖2A至圖2I是依照本發明一實施例所繪示的一種三維記憶體元件的製造方法的中間階段的剖面示意圖。
圖3A至圖3D是依照本發明另一實施例所繪示的一種三維記憶體元件的製造方法的中間階段的剖面示意圖。
10:基底
12:介電層
14:孔
16b:多晶矽層
18:晶界
20:磊晶矽層
22:通道層
T3:厚度
Claims (14)
- 一種記憶體元件，包括： 基底； 堆疊結構，位於所述基底上，包括交替堆疊的多個絕緣層與多個導體層，所述堆疊結構中具有孔； 通道層位於所述孔中，包括： 第一部分；以及 第二部分，所述第二部分的晶界數低於所述第一部分的晶界數；以及 電荷儲存結構，位於所述第一部分與所述多個導體層之間，且所述電荷儲存結構與所述第二部分將所述第一部分夾於其中。
- 如請求項1所述的記憶體元件，其中所述第一部分包括多晶矽，所述第二部分包括磊晶矽。
- 如請求項2所述的記憶體元件，其中所述第二部分的厚度是所述通道層的總厚度的75%至95%。
- 如請求項1所述的記憶體元件，其中所述電荷儲存結構還位於所述堆疊結構的所述多個絕緣層於所述多個導體層之間。
- 如請求項4所述的記憶體元件，更包括填充層，填入於所述孔中，覆蓋所述第二部分的側壁。
- 如請求項1所述的記憶體元件，其中所述第二部分將所述孔填滿。
- 一種記憶體元件的製造方法，包括： 在基底上形成堆疊結構，所述堆疊結構包括交替堆疊的多個絕緣層與多個導電層； 在所述堆疊結構中形成孔； 在所述孔中的所述堆疊結構側壁形成電荷儲存結構；；以及 於所述孔中形成通道層，包括： 在所述孔中的所述電荷儲存結構的側壁形成第一部分；以及 在所述孔中的所述第一部分的側壁形成第二部分，所述第二部分的晶界數低於所述第一部分的晶界數。
- 如請求項7所述的記憶體元件的製造方法，更包括移除部分所述第一部分，以使所述第一部分的厚度變薄。
- 如請求項7所述的記憶體元件的製造方法，其中所述第一部分包括多晶矽，所述第二部分包括磊晶矽。
- 如請求項9所述的記憶體元件的製造方法，其中所述第二部分的厚度是所述通道層的總厚度的75%至95%。
- 一種記憶體元件的製造方法，包括： 在基底上形成堆疊結構，所述堆疊結構包括交替堆疊的多個第一材料層與多個第二材料層； 在所述堆疊結構中形成孔； 於所述孔中形成通道層，包括 在所述孔中的所述所述堆疊結構的側壁形成第一部分；以及 在所述孔中的所述第一部分的側壁形成第二部分，所述第二部分的晶界數低於所述第一部分的晶界數； 在所述孔中形成填充層，以覆蓋所述第二部分的側壁； 將所述多個第二材料層取代為多個導體層；以及 在所述多個導體層與所述多個第一材料層之間形成電荷儲存結構。
- 如請求項11所述的記憶體元件的製造方法，更包括移除部分所述第一部分，以使所述第一部分的厚度變薄。
- 如請求項11所述的記憶體元件的製造方法，其中所述第一部分包括多晶矽，所述第二部分包括磊晶矽。
- 如請求項13所述的記憶體元件的製造方法，其中所述第二部分的厚度是所述通道層的總厚度的75%至95%。
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| TW110113068A TWI762270B (zh) | 2021-04-12 | 2021-04-12 | 記憶體元件及其製造方法 |
Applications Claiming Priority (1)
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| TW110113068A TWI762270B (zh) | 2021-04-12 | 2021-04-12 | 記憶體元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI762270B TWI762270B (zh) | 2022-04-21 |
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| TW110113068A TWI762270B (zh) | 2021-04-12 | 2021-04-12 | 記憶體元件及其製造方法 |
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2021
- 2021-04-12 TW TW110113068A patent/TWI762270B/zh active
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