TW202224028A - 使用３ｄ緊密元件設計的先進３ｄ技術架構佈局 - Google Patents

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Abstract

本揭示內容之態樣提供3D半導體裝置之製造方法。該方法可包括形成多層堆疊，該多層堆疊包括複數介電層。該等介電層可包括三或四介電材料，可相對於彼此而選擇性蝕刻。該方法亦可包括形成一或更多開口在該多層堆疊中，並且用第一及第二通道材料填充該一或更多開口以形成第一通道及第二通道，該第一通道及該第二通道在該多層堆疊之過渡介電層處交界。該方法亦可包括去除該多層堆疊之第二及第一源極∕汲極（S/D）介電層並且用第二及第一S/D材料代替，以分別形成第二及第一S/D區域。該方法亦可包括去除該多層堆疊之閘極介電層並且用閘極材料代替，以形成該3D半導體裝置之閘極區域。

Description

使用3D緊密元件設計的先進3D技術架構佈局
本揭示內容係關於半導體製造，具體而言，係關於用於3D製造之緊密半導體元件設計之形成方法。 [相關申請案之交互參照]
本揭示內容係主張2020年9月10日提出申請之美國臨時專利申請案第63/076,734號及2020年11月18日提出申請之美國專利申請案第16/951,125號之優先權，其完整內容係併入本申請案中之參考資料。
本文中所提出之先前技術大致上用於呈現本揭示內容之背景。在此先前技術部分中所述之本案發明人之成果範圍、以及不適格做為申請時之先前技術之實施態樣，皆非直接或間接地被承認為對抗本揭示內容之先前技術。
在製造半導體元件（特別是在微米或奈米等級上）時，會執行各種製造處理，例如成膜沉積、蝕刻遮罩產生、圖案化、材料蝕刻及移除、以及摻雜處理。這些處理被重複執行，以在基板上形成期望的半導體元件成分。利用微製造，已經製造電晶體在一平面中，且佈線∕金屬化係形成在主動元件平面上方，因此已經被表徵為二維（2D）電路或2D製造。在微縮上之努力已大幅增加在2D電路中每單位面積之電晶體數目，但當微縮進入個位數奈米半導體元件製造節點時，在微縮上之努力正面臨更大的挑戰。半導體元件製造商已表達了對於電晶體堆疊於彼此之頂部上之三維（3D）半導體電路之需求。
3D整合被視為繼續進行半導體縮放的可行選擇。當接觸的閘極節距由於其製造可變性與靜電元件限制而達到其縮放極限時，2D 電晶體密度縮放便停止了。
3D整合，亦即多個元件之垂直堆疊，目標為藉由在體積上而非面積上增加電晶體密度來克服這些縮放限制。互補式金屬氧化物半導體（CMOS）超大型積體（VLSI）縮放（例如，如CPU或GPU產品中所使用之）正在探究採用3D整合做為推動半導體藍圖向前發展之主要手段，因而需要可行的技術。一種這類技術可利用在不同基板上之個別的奈米平面介電層堆疊之熱接合，以形成組合的介電層堆疊，並且增加所產生的電晶體密度。
本揭示內容之態樣提供3D半導體裝置之製造方法。在一實施例中，3D半導體裝置可包括一第一半導體元件及一第二半導體元件。例如，該方法可包括：形成一多層堆疊在一基板上，該多層堆疊包括複數閘極介電層、一過渡介電層及第一及第二源極∕汲極（S/D）介電層，該過渡介電層能夠相對於該等閘極介電層而選擇性蝕刻，該等第一及第二S/D介電層能夠相對於該等閘極介電層及該過渡介電層而選擇性蝕刻。該方法亦可包括：形成至少一開口，該至少一開口係穿過該多層堆疊至該基板，俾使該基板露出。該方法亦可包括：在該開口中、從露出的該基板垂直地形成該半導體裝置之一第一半導體元件之一第一通道及從該第一通道垂直地形成該半導體裝置之一第二半導體元件之一第二通道，該第一通道與該第二通道在該多層堆疊之該過渡介電層處交界。該方法亦可包括：蝕刻該多層堆疊之該等第二S/D介電層並且用一第二S/D材料代替，以形成該第二半導體元件之複數第二S/D區域。該方法亦可包括：蝕刻該多層堆疊之該等第一S/D介電層並且用一第一S/D材料代替，以形成該第一半導體元件之複數第一S/D區域。該方法亦可包括：蝕刻該多層堆疊之該等閘極介電層並且用一閘極材料代替，以形成該第一半導體元件之一第一閘極區域及該第二半導體元件之一第二閘極區域。例如，該第一半導體元件及該第二半導體元件具有不同類型。
在一實施例中，該多層堆疊可更包括複數分隔介電層，該等分隔介電層係將該等閘極介電層與該等S/D介電層分隔開並且能夠相對於該等閘極介電層及該等S/D介電層而選擇性蝕刻。在另一實施例中，該方法可更包括：去除該過渡介電層，以露出該第一通道與該第二通道在該過渡介電層處交界之部分；氧化該第一通道與該第二通道之露出的該部分，以形成一隔離區域；及使用一介電材料以覆蓋該隔離區域，該介電材料能夠相對於該等閘極介電層及該等第一及第二S/D介電層而選擇性蝕刻。例如，該過渡介電層可包括與該介電材料相同之介電材料。
在一實施例中，該閘極材料可包括一介電材料及一金屬材料。在另一實施例中，該方法可更包括：將該第一半導體元件之該第一閘極區域之該金屬材料連接至該第二半導體元件之該第二閘極區域之該金屬材料。
在一實施例中，形成至少一開口可包括：形成二開口，該二開口係穿過該多層堆疊至該基板，俾使該基板露出。例如，該二開口可具有不同的尺寸。在另一實施例中，該方法可更包括：蝕刻該多層堆疊，以定義該多層堆疊之複數側壁結構，該等側壁結構係圍繞該等第一及第二通道，其中蝕刻該多層堆疊之該等第二S/D介電層包括蝕刻該多層堆疊之該等側壁結構之複數第二S/D介電層，蝕刻該多層堆疊之該等第一S/D介電層包括蝕刻該多層堆疊之該等側壁結構之複數第一S/D介電層，及蝕刻該多層堆疊之該等閘極介電層包括蝕刻該多層堆疊之該等側壁結構之複數閘極介電層。
在一實施例中，該方法可更包括：在形成該等閘極區域及該等第一及第二S/D區域之前，形成一金屬前介電（PMD）氧化物，以覆蓋該第一半導體元件；及在形成該等第二S/D區域之後，去除該PMD氧化物以露出該第一介電層堆疊。例如，去除該多層堆疊之該等層之複數第二源極∕汲極（S/D）介電層並且用一第二材料代替可包括：蝕刻該等第二S/D介電層；形成該第二S/D材料；及形成一第二覆蓋介電層，以保護該第二S/D材料。做為另一範例，去除該多層堆疊之該等層之複數第一源極∕汲極（S/D）介電層並且用一第一材料代替可包括：蝕刻該等第一S/D介電層；形成該第一S/D材料；及形成一第一覆蓋介電層，以保護該第一S/D材料，其中該第一S/D材料與該第二S/D材料係不同類型。在一實施例中，該方法可更包括：去除該等第一及第二覆蓋介電層；沉積自對準金屬矽化物（salicide）金屬在該等第一及第二S/D材料上；及使該自對準金屬矽化物金屬與該等第一及第二S/D材料進行矽化。例如，該自對準金屬矽化物金屬可選自於由釕（Ru）、鈷（Co）、鈦（Ti）、鎢（W）、鈀（Pd）、鉑（Pt）及鎳（Ni）所構成之群組。在另一實施例中，該方法可更包括：連接該第二半導體元件之該等第二S/D區域其中一較低者之已矽化的（silicidized）該自對準金屬矽化物金屬至該第一半導體元件之該等第一S/D區域其中一較高者之已矽化的該自對準金屬矽化物金屬。
在一實施例中，該基板可為一半導體基板。在一實施例中，該等第一及第二通道可藉由下列步驟而形成：在該開口中，從該基板而磊晶成長一第一通道材料至該過渡介電層，以形成該第一通道；及在該開口中，從該過渡介電層而磊晶成長一第二通道材料至該多層堆疊之頂部，以形成該第二通道。例如，磊晶成長該第一通道材料可包括磊晶成長一本徵通道材料並且摻雜一第一類型之摻質至該本徵通道材料中，及磊晶成長該第二通道材料可包括磊晶成長該本徵通道材料並且摻雜一第二類型之摻質至該本徵通道材料中。
在一實施例中，該等第一S/D介電層可相對於該等第二S/D介電層而選擇性蝕刻。
應當注意，此發明內容部分並未明確說明本揭露內容或所請發明之每一實施例及∕或漸增的新穎態樣。反之，此發明內容僅提供不同實施例及相應新穎處之初步討論。對於本發明及實施例之附加細節及∕或可能觀點，可參見以下進一步討論之本揭示內容之實施方式部分及對應圖式。
以下揭示內容提供許多不同實施例或範例，用以實施所述標的之不同特徵。構件及配置之特定範例描述如下，以簡化本揭示內容。當然，這些僅為範例，而非受限於此。例如，在以下敘述中之第一特徵部形成在第二特徵部上或上方可包括第一與第二特徵部係直接接觸地形成之實施例，亦可包括在第一與第二特徵部之間形成有額外的特徵部而使得第一與第二特徵部可能不直接接觸之實施例。此外，在本揭示內容之各種範例中，元件符號及∕或字母可能重複。此重複是為了簡化與清晰之目的，其本身並非限定所討論的各種實施例及∕或配置之間之關係。再者，為了方便說明，在本文中可能使用空間相對用語，例如「頂部」、「底部」、「下方」、「之下」、「下部」、「之上」、「上部」等，以描述圖中所示之一元件或特徵與另一元件或特徵之間之關係。這些空間相對用語之用意為，除了圖中所示之方向外，在使用或操作中更包括元件之不同方向。設備可以其它方式定向（轉90度或其它方向），且本文中所使用之空間相對用語可據此作類似解釋。
為了清楚起見，已經提出了如本文中所述之不同步驟之討論順序。通常，這些步驟可以任何合適的順序加以執行。此外，雖然本文中之每一不同特徵、技術、配置等可能在本揭示內容之不同位置處加以討論，但是每一概念應可彼此獨立地或彼此結合地執行。因此，本發明可以許多不同的方式來體現及看待。
本文中之技術可包括形成用於3D製造之緊密元件設計之方法。技術可包括垂直通道元件。垂直通道元件可具有由磊晶成長所界定之通道長度。本文中之技術及設計可提高基板上之電晶體之密度。實施例可包括NMOS及PMOS堆疊式垂直奈米片，在NMOS與PMOS之間具有隔離以使多個3D邏輯元件成為可能。在其它處理中，本文中之技術亦可在最佳3D邏輯佈局之選擇區域中實現3D半導體元件之垂直隔離。實施例可包括在垂直於通道流動之方向上選擇性地成長源極∕汲極（S/D）區域，使得360度連接及穩固的S/D表面區域成為可能而用於高性能元件。
本文中之實施例可包括NMOS及PMOS堆疊式垂直奈米片，元件係原位地連接以利用3D電晶體堆疊之原位磊晶成長而形成3D反相器。在一實施例中，直立式（upright）完整NMOS電晶體及PMOS電晶體係磊晶地成長，並具有通道摻雜之個別控制。
本文中之實施例可提供用於形成3D半導體裝置之方法。圖1-12、13A及14顯示根據本揭示內容之某些實施例之橫剖面圖，其繪示用於製造3D半導體裝置之示例性方法。圖13B顯示圖13A之3D半導體裝置之示意圖。例如，3D半導體裝置可包括第一半導體元件及第二半導體元件。在一實施例中，該方法可包括在基板上形成多層堆疊，該多層堆疊包括閘極介電層、能夠相對於閘極介電層而選擇性蝕刻之過渡介電層、以及能夠相對於閘極介電層及過渡介電層而選擇性蝕刻之第一及第二源極∕汲極（S/D）介電層。該方法亦可包括形成至少一開口而穿過多層堆疊至基板，使得基板露出。該方法亦可包括在開口中、從露出的基板垂直地形成半導體裝置之第一半導體元件之第一通道、以及從第一通道垂直地形成半導體裝置之第二半導體元件之第二通道，第一通道與第二通道在多層堆疊之過渡介電層處交界。該方法亦可包括蝕刻多層堆疊之第二S/D介電層並且用第二S/D材料代替，以形成第二半導體元件之第二S/D區域。該方法亦可包括蝕刻多層堆疊之第一S/D介電層並且用第一S/D材料代替，以形成第一半導體元件之第一S/D區域。該方法亦可包括蝕刻多層堆疊之閘極介電層並且用閘極材料代替，以形成第一半導體元件之第一閘極區域及第二半導體元件之第二閘極區域。
如圖1所示，可提供基板130。在一實施例中，基板130可為絕緣體上矽（SOI）基板。例如，基板130可包括第一半導體介電層131、形成於第一半導體介電層131上之氧化物介電層132、以及形成於氧化物介電層132上之第二半導體介電層133。在另一實施例中，第一半導體介電層131及第二半導體介電層133其中至少一者可包括單晶矽或其它所需的半導體材料，例如Ge及SiGe。例如，基板130可為矽∕氧化物∕Ge基板、或矽∕氧化物∕SiGe基板。在又另一實施例中，可沉積氧化物介電層132在第一半導體介電層131上，接著可沉積第二半導體介電層133在氧化物介電層132上，接著可進行退火處理，以形成基材 130。
亦如圖1所示，可形成第一介電層堆疊110在基板130上。在一實施例中，第一介電層堆疊110可包括下源極∕汲極（S/D）介電層111、形成（例如，沉積）在下S/D介電層111上之下分隔介電層112、形成（例如，沉積）在下分隔介電層112上之閘極介電層113、形成（例如，沉積）在閘極介電層113上之上分隔介電層114、及形成（例如，沉積）在上分隔介電層114上之上S/D介電層115。在一實施例中，介電層111-115可為奈米片。例如，介電層111-115可包括氧化物基體SiOx、SiOxNy類、高k類、及高k OxNy類的介電材料。在一實施例中，下S/D介電層111及上S/D介電層115可包括相同的介電材料，例如第一介電材料。在另一實施例中，閘極介電層113可包括能夠相對於第一介電材料而選擇性蝕刻之第二介電材料。在又一實施例中，下分隔介電層112及上分隔介電層114可包括能夠相對於第一及第二介電材料而選擇性蝕刻之第三介電材料。在又另一實施例中，下分隔介電層112及上分隔介電層114可具有不同的介電材料，兩者皆能相對於第一及第二介電材料而選擇性蝕刻。
亦如圖1所示，過渡介電層140可形成（例如，沉積）在第一介電層堆疊110上。在一實施例中，過渡介電層140可包括第三介電材料並且能夠相對於包括第一介電材料之下S/D介電層111及上S/D介電層115以及包括第二介電材料之閘極介電層113而選擇性蝕刻。
亦如圖1所示，可形成第二介電層堆疊120在過渡介電層140上。在一實施例中，第二介電層堆疊120可包括下S/D介電層121、形成（例如，沉積）在下S/D介電層121上之下分隔介電層122、形成（例如，沉積）在下分隔介電層122上之閘極介電層123、形成（例如，沉積）在閘極介電層123上之上分隔介電層124、及形成（例如，沉積）在上分隔介電層124上之上S/D介電層125。在一實施例中，介電層121-125可為奈米片。例如，介電層121-125可包括氧化物基體SiOx、SiOxNy類、高k類、及高k OxNy類的介電材料。在一實施例中，下S/D介電層121及上S/D介電層125可包括相同的介電材料，例如，第一介電材料。在另一實施例中，閘極介電層123可包括第二介電材料，其能夠相對於第一介電材料而選擇性蝕刻。在又一實施例中，下分隔介電層122及上分隔介電層124可包括第三介電材料，其能夠相對於第一及第二介電材料而選擇性蝕刻。在又另一實施例中，下分隔介電層122及上分隔介電層124可包括不同的介電材料，兩者皆能相對於第一及第二介電材料而選擇性蝕刻。在一實施例中，第一介電層堆疊110、過渡介電層140及第二介電層堆疊120可包含在多層堆疊中。
亦如圖1所示，硬遮罩150可形成在第二介電層堆疊120上。在一實施例中，硬遮罩150可藉由光微影而進行圖案化，接著形成在第二介電層堆疊120上。
如圖2所示，光阻遮罩210可被圖案化並形成在硬遮罩150上，並且可向下蝕刻第二介電層堆疊120、過渡介電層140及第一介電層堆疊110至基板130，以形成至少一開口。在一實施例中，形成二開口220及230。例如，二開口220及230可具有相同的尺寸。做為另一範例，二開口220及230可具有不同的尺寸。
如圖3所示，可去除光阻遮罩210，清洗基板130，並且可磊晶成長本徵（intrinsic）通道材料從基板130至第二介電層堆疊120之頂部。在一實施例中，可磊晶成長第一通道材料從基板130至過渡介電層140，並且可將第一類型之摻質摻雜至第一通道材料中以形成第一通道310。在另一實施例中，可磊晶成長第二通道材料從過渡介電層140至第二介電層堆疊120之頂部，並且可將第二類型之摻質摻雜至第二通道材料中以形成第二通道320。例如，第一類型可為N型，第二類型可為P型。做為另一範例，第一類型可為P型，第二類型可為N型。在又一實施例中，可定義任意次數之電晶體摻雜，以滿足電路需求。在又另一實施例中，可要求任何類型之磊晶半導體通道用於垂直磊晶成長。
如圖4所示，可將光阻遮罩430圖案化以遮蓋第二介電層堆疊120，並且可蝕刻第二介電層堆疊120、過渡介電層140及第一介電層堆疊110一短距離d（從垂直成長的磊晶奈米通道堆疊310∕320算起），以形成未來的第一半導體元件410、以及原位堆疊在第一半導體元件410上之未來的第二半導體元件420。例如，第一半導體元件410可為NMOS，第二半導體元件420可為PMOS，且NMOS 410及PMOS 420可相互連接而形成CMOS反相器。做為另一範例，第一半導體元件410可為PMOS，第二半導體元件420可為NMOS，且PMOS 410及NMOS 420可相互連接而形成另一CMOS反相器。在一實施例中，第一半導體元件410及第二半導體元件420可為環形的並且圍繞著垂直通道堆疊310∕320。
如圖5所示，可去除光阻遮罩430，並且可選擇性地沉積或成長介電材料510在第二通道320及基板130上。
如圖6所示，可沉積金屬前介電（PMD）氧化物610或其它選擇性材料在基板130上，以填充藉由蝕刻第二介電層堆疊120、過渡介電層140及第一介電層堆疊110而形成之開口（在圖4及圖5中），並且可藉由化學機械研磨（CMP）將過載（overburden）平坦化而向下至硬遮罩150。
如圖7所示，可將PMD氧化物610大約蝕刻至過渡介電層140之中間（例如，第一通道310與第二通道320交界處），以露出第二介電層堆疊120之下S/D介電層121及上S/D介電層125。
如圖8所示，可蝕刻及去除下S/D介電層121及上S/D介電層125，並且可磊晶成長第二S/D材料（例如，重摻雜硼的SiGe），以分別形成下S/D區域821及上S/D區域825。例如，可在濕式蝕刻處理中蝕刻下S/D介電層121及上S/D介電層125。做為另一範例，可在乾式蝕刻處理中蝕刻下S/D介電層121及上S/D介電層125。由於下S/D介電層121及上S/D介電層125能夠相對於閘極介電層 123、分隔介電層 122 及 124 以及過渡介電層 140 而選擇性蝕刻，所以當下S/D介電層121及上S/D介電層125在一或更多蝕刻條件下使用一或更多蝕刻劑進行蝕刻時，閘極介電層123、分隔介電層122及124以及過渡介電層140不會被蝕刻或實質被蝕刻。
如圖9所示，可沉積下覆蓋介電層931及上覆蓋介電層935，以於後續的處理步驟中分別保護下S/D區域821及上S/D區域825。例如，覆蓋介電層931及935可包括TiN。
如圖10所示，可進一步去除PMD氧化物610，以露出第一介電層堆疊110之下S/D介電層111及上S/D介電層115， 接著可蝕刻及去除下S/D介電層111及上S/D介電層115，並且可磊晶成長第一S/D材料（例如，摻質原子可為As或P）以分別形成下S/D區域1011及上S/D區域1015。例如，可在濕式蝕刻處理中蝕刻下S/D介電層111及上S/D介電層115。做為另一範例，可在乾式蝕刻處理中蝕刻下S/D介電層111及上S/D介電層115。由於下 S/D 介電層 111 及上 S/D 介電層 115 能夠相對於閘極介電層 113、分隔介電層 112 及 114 以及過渡介電層 140 而選擇性蝕刻，所以當下S/D介電層111及上S/D介電層115在一或更多蝕刻條件下使用一或更多蝕刻劑進行蝕刻時，閘極介電層113、分隔介電層112及114以及過渡介電層140不會被蝕刻或實質被蝕刻。亦如圖10所示，可沉積下覆蓋介電層1031及上覆蓋介電層1035，以於後續的處理步驟中分別保護下S/D區域1011及上S/D區域1015。例如，覆蓋介電層1031及1035可包括TiN。在一實施例中，過量的TiN可被蝕刻，使得覆蓋介電層931、935、1031及1035可與硬遮罩 150 之邊緣對齊。
在一實施例中，下S/D介電層111及上S/D介電層115可包括能夠相對於閘極介電層113及123（其包括第二介電材料）、相對於分隔介電層112、114、122及124及過渡介電層140（其包括第三介電材料）、以及相對於下S/D介電層121及上S/D介電層125（其包括第一介電材料）而選擇性蝕刻之介電材料。在這類情況中，當在圖8中蝕刻下S/D介電層121及上S/D介電層125時，下S/D介電層111及上S/D介電層115將不會被蝕刻或實質被蝕刻，並且可省略形成及去除PMD氧化物610之步驟。
如圖11所示，可蝕刻及去除閘極介電層113及123。例如，閘極介電層113及123可藉由等向性蝕刻（例如，氣相蝕刻）來蝕刻。亦如圖11所示，閘極介電層113及123可用閘極材料代替，以分別形成第一閘極區域1113及第二閘極區域1123。在一實施例中，閘極材料可為高k介電材料。由於閘極介電層113及123能夠相對於分隔層112、114、122及124以及過渡層140而選擇性蝕刻，且S/D區域821、825、1011及1015係分別由覆蓋介電層 931、935、1031及1035所保護，所以當蝕刻閘極介電層113及123時，分隔層112、114、122及124、過渡層140及S/D區域821、825、1011及1015不會被蝕刻或實質被蝕刻。
如圖12所示，可沉積金屬材料在第一閘極區域1113及1123之閘極材料上，以分別形成第一閘極區域1113之第一金屬區域1213及第二閘極區域1123之第二金屬區域1223，並且可蝕刻過量的金屬材料，使得第一金屬區域1213及第二金屬區域1223可與硬遮罩150之邊緣對齊。在一實施例中，金屬材料可包括二或更多介電層狀金屬。在一實施例中，可沉積額外的介電材料並且之後可執行CMP處理，以露出第二半導體元件420之閘極電極。在另一實施例中，可去除目前的金屬介電層或可添加額外的金屬介電層。如果某些電路條件需要的話，此可實現第一半導體元件410與第二半導體元件420之間之差分金屬功函數。
如圖13A所示，可去除硬遮罩150及覆蓋介電層931、935、1031及1035，並且可沉積自對準金屬矽化物金屬，接著進行退火及矽化（與S/D區域1011及1015中之第一S/D材料、以及S/D區域821及825中之第二S/D材料）以分別形成已矽化的自對準金屬矽化物金屬1341、1345、1331及1335。例如，自對準金屬矽化物金屬可為釕（Ru）、鈷（Co）、鈦（Ti）、鎢（W）、鈀（Pd）、鉑（Pt）或鎳（Ni）。在一實施例中，可去除未反應的自對準金屬矽化物金屬，可沉積選擇性氮化物覆蓋物在其上，並且可沉積及研磨氧化物1310以去除所有覆蓋介電層。圖13B顯示出圖13A之3D半導體裝置之示意圖。在一實施例中，第二通道320、上S/D區域825、已矽化的金屬矽化物金屬1335、介電材料510及半導體裝置可具有圓形橫剖面。在另一實施例中，第二通道320、上S/D區域825、已矽化的自對準金屬矽化物金屬1335、介電材料510及半導體裝置其中至少一者可具有矩形橫剖面。
如圖14所示，可形成Vdd金屬並將其連接至第二半導體元件420之上S/D區域825，可形成GND金屬以連接第一半導體元件410之下S/D區域1011至基板130，可形成Vin金屬以連接第一半導體元件410之第一閘極區域1113之第一金屬區域1213與第二半導體元件420之第二閘極區域1123之第二金屬區域1223，可形成Vout金屬以連接第二半導體元件420之下S/D區域821之已矽化的自對準金屬矽化物金屬1331至第一半導體元件410之上S/D區域1015之已矽化的自對準金屬矽化物金屬1345。
在一實施例中，過渡介電層140可包括第四介電材料，其能夠相對於S/D介電層111、115、121及125（其包括第一介電材料）、閘極介電層113及123（其包括第二介電材料）、以及分隔介電層112、114、122及124（其包括第三介電材料）而選擇性蝕刻。
圖15-29顯示根據本揭示內容之某些實施例之橫剖面圖，其繪示用於製造3D半導體裝置之另一示例性方法。在一實施例中，3D半導體裝置可包括第一半導體元件及第二半導體元件。圖15-29遵循與圖1-14類似之流程，但使用第四介電材料來形成過渡介電層1540，以協助隔離第一通道310與第二通道320。
圖15-19類似於圖1-5，但圖1-5中之過渡介電層 140在圖15-19中被過渡介電層1540所取代。
如圖20所示，可去除過渡介電層1540，並且可氧化第一通道310與第二通道320在過渡介電層1540處交界之部分以形成隔離區域2010，以隔離第一通道310與第二通道320。
如圖21所示，可沉積第四介電材料以再次形成過渡介電層1540。在一實施例中，可沉積第五介電材料以形成過渡介電層1540，第五介電材料係不同於第四介電材料。
圖22-29類似於圖6-13，但圖 6-13 中之過渡介電質140在圖22-29中被過渡介電層1540所取代，且隔離區域2010進一步形成在圖22-29中之第一通道310與第二通道320之間之過渡介電層1540處。
可結合圖1-14中所示之方法及圖15-29中所示之方法，以形成第一半導體元件410及第二半導體元件420。例如，圖15-29右手側之第一半導體元件410及第二半導體元件420可替換為圖1-14右手側之第一半導體元件410及第二半導體元件420。在這類情況中，光阻遮罩可使圖15-29左手側之第一介電層堆疊110及第二介電層堆疊120之過渡介電層1540能夠被去除並且使隔離區域2010能夠形成在第一通道310與第二通道320之間之過渡介電層1540處。 圖1-14 及圖15-29中之方法之組合可容許最大的3D佈局，並且減少在晶圓之不同區域中之不同邏輯塊之電路連接。
圖30顯示根據本揭示內容之某些實施例之用於製造3D半導體裝置之示例性方法3000之流程圖。例如，3D半導體裝置可包括第一半導體元件及第二半導體元件。在一實施例中，所示之方法3000之某些步驟可同時執行或以與所示不同的順序執行、可以其它方法步驟代替、或者可省略。亦可根據需要而執行額外的方法步驟。在另一實施例中，方法3000可對應於圖1-14中所示之方法及圖15-29中所示之方法。
在步驟3005，可形成第一介電層堆疊在基板上。在一實施例中，第一介電層堆疊可為第一介電層堆疊110，基板可為基板130，如圖1及15所示。
在步驟3010，可形成過渡介電層在第一介電層堆疊上。在一實施例中，過渡介電層可為過渡介電層140，如圖1中所示。在另一實施例中，過渡介電層可為過渡介電層1540，如圖15中所示。
在步驟3015，可形成第二介電層堆疊在過渡介電層上。在一實施例中，第二介電層堆疊可為第二介電層堆疊120，如圖1及15中所示。
在步驟3020，可形成穿過第二介電層堆疊、過渡介電層及第一介電層堆疊向下至基板130之至少一開口。在一實施例中，該至少一開口可包括開口220及230，如圖2及16中所示。
在步驟3025，可使用通道材料以填充開口。在一實施例中，通道材料可包括第一通道材料及第二通道材料。例如，可磊晶成長第一通道材料從基板130至過渡介電層140/1540，並且可將第一類型之摻質摻雜至第一通道材料中以形成第一通道310，如圖3及17中所示。做為另一範例，可磊晶成長第二通道材料從過渡介電層140/1540至第二介電層堆疊120之頂部，並且可將第二類型之摻質摻雜至第二通道材料中以形成第二通道320，如圖3及17中所示。
在步驟3030，可蝕刻第二介電層堆疊120、過渡介電層140及第一介電層堆疊110，如圖4及18中所示。
在步驟3035，可選擇性地沉積或成長介電材料在第二通道320及基板130上。在一實施例中，介電材料可為介電材料510，如圖5及19中所示。
在步驟3040，可去除過渡介電層（其為過渡介電層1540），可形成隔離區域2010，並且可再次形成過渡介電層1540，如圖20及21中所示。
在步驟3045，可沉積PMD氧化物。在一實施例中，PMD氧化物可為PMD氧化物610，如圖6及22中所示。
在步驟3050，可將PMD氧化物蝕刻至過渡介電層之中間。在一實施例中，可將PMD氧化物610蝕刻至過渡介電層140/1540之中間，如圖7及23中所示。
在步驟3055，可形成第二半導體元件之S/D區域。在一實施例中，第二半導體元件之S/D區域可為第二半導體元件420之S/D區域821及825，如圖8、9、24及25中所示。
在步驟 3060，可蝕刻剩餘的PMD氧化物，如圖10及26中所示。
在步驟3065，可形成第一半導體元件之S/D區域。在一實施例中，第一半導體元件之S/D區域可為第一半導體元件410之S/D區域1011及1015，如圖10及26中所示。
在步驟3070，可形成第一及第二半導體元件之閘極區域。在一實施例中，第一半導體元件及第二半導體元件之閘極區域可為第一半導體元件410之第一閘極區域1113及第二半導體元件420之第二閘極區域1123，如圖11、12、27及28中所示。
在步驟3075，可使用氧化物來覆蓋第一及第二半導體元件。在一實施例中，氧化物可為氧化物1310，如圖13及29中所示。
在步驟3080，可形成Vin、Vout、Vdd及GND。在一實施例中，Vin可將第一半導體元件410之第一閘極區域1113連接至第二半導體元件420之第二閘極區域1123，Vout可將第二半導體元件420之下S/D區域821連接至第一半導體元件410之上S/D區域1015，Vdd可連接至第二半導體元件420之上S/D區域825，且GND可將第一半導體元件410之下S/D區域1011連接至基板 130，如圖 14 中所示。
在以上敘述中，已提出具體細節，例如處理系統之特定幾何結構及使用在其中之各種構件及處理之說明。然而，應當理解，本文中之技術可實施於背離這些具體細節之其它實施例中，且這樣的細節係用於說明而非用於限制之目的。本文中所揭示之實施例已參考附圖加以描述。類似地，為了說明之目的，已提出特定數目、材料及配置以提供完整的理解。僅管如此，實施例可在沒有這樣的具體細節下實施。具有實質上相同的功能性結構之元件係以類似的參考符號表示，因此可省略任何冗餘的描述。
各種技術已描述為多個分離的操作，以助於理解各種實施例。描述的順序不應被解釋為暗示這些操作係必然順序相關的。事實上，這些操作不需以陳述的順序加以執行。所述的操作可以不同於所述實施例之順序來執行。在額外的實施例中，可執行各種額外操作、及∕或可省略所述的操作。
本文中所使用之「基板」或「目標基板」一般意指根據本發明進行處理之物件。基板可包含元件之任何材料部分或結構，尤其是半導體或其它電子元件，且例如可為基底基板結構，例如半導體晶圓、光罩、或在基底基板結構之上或覆蓋基底基板結構之一層，例如薄膜。因此，基板不限於任何特定的基底結構、底層或覆蓋層、圖案化或未圖案化，而是設想為包括任何這樣的層或基底結構、以及層及∕或基底結構之任何組合。描述可能提及特定類型的基板，但此僅用於說明之目的。
熟悉此項技藝者亦將了解，可對上述技術之操作做出許多變化，但仍可達到本發明之相同目標。這樣的變化應被本揭露內容之範圍所涵蓋。因此，本發明實施例之以上說明並非限制性的。本發明實施例之任何限制係呈現於下列申請專利範圍中。
110:第一介電層堆疊 111:下源極∕汲極（S/D）介電層 112:下分隔介電層 113:閘極介電層 114:上分隔介電層 115:上S/D介電層 120:第一介電層堆疊 121:下S/D介電層 122:下分隔介電層 123:閘極介電層 124:上分隔介電層 125:上S/D介電層 130:基板 131:第一半導體介電層 132:氧化物介電層 133:第二半導體介電層 140:過渡介電層 150:硬遮罩 210:光阻遮罩 220,230:開口 310:第一通道 320:第二通道 410:第一半導體元件 420:第二半導體元件 430:光阻遮罩 510:介電材料 610:金屬前介電氧化物 821:下S/D區域 825:上S/D區域 931:下覆蓋介電層 935:上覆蓋介電層 1011:下S/D區域 1015:上S/D區域 1031:下覆蓋介電層 1035:上覆蓋介電層 1113:第一閘極區域 1123:第二閘極區域 1213:第一金屬區域 1223:第二金屬區域 1310:氧化物 1331,1335,1341,1345:自對準金屬矽化物金屬 1540:過渡介電層 2010:分隔區域 3000:方法 3005-3080:步驟 D:距離
提出本揭示內容之各種實施例做為範例，其將參照下方的圖式而更詳細地加以描述，在圖式中類似的元件符號係指類似的元件，及其中：
圖1-12、13A及14顯示根據本揭示內容之某些實施例之橫剖面圖，其繪示用於製造3D半導體裝置之示例性方法；
圖13B顯示圖13A之3D半導體裝置之示意圖；
圖15-29顯示根據本揭示內容之某些實施例之橫剖面圖，其繪示用於製造3D半導體裝置之另一示例性方法；
圖30顯示根據本揭示內容之某些實施例之用於製造3D半導體裝置之示例性方法之流程圖。
112:下分隔介電層
114:上分隔介電層
122:下分隔介電層
124:上分隔介電層
130:基板
131:第一半導體介電層
132:氧化物介電層
133:第二半導體介電層
310:第一通道
320:第二通道
410:第一半導體元件
420:第二半導體元件
510:介電材料
610:金屬前介電氧化物
821:下S/D區域
825:上S/D區域
1011:下S/D區域
1015:上S/D區域
1113:第一閘極區域
1123:第二閘極區域
1213:第一金屬區域
1223:第二金屬區域
1310:氧化物
1331,1335,1341,1345:自對準金屬矽化物金屬
1540:過渡介電層
2010:分隔區域

Claims (20)

  1. 一種半導體裝置之製造方法，包括： 形成一多層堆疊在一基板上，該多層堆疊包括複數閘極介電層、一過渡介電層及第一及第二源極∕汲極（S/D）介電層，該過渡介電層能夠相對於該等閘極介電層而選擇性蝕刻，該等第一及第二S/D介電層能夠相對於該等閘極介電層及該過渡介電層而選擇性蝕刻； 形成至少一開口，該至少一開口係穿過該多層堆疊至該基板，俾使該基板露出； 在該開口中、從露出的該基板垂直地形成該半導體裝置之一第一半導體元件之一第一通道及從該第一通道垂直地形成該半導體裝置之一第二半導體元件之一第二通道，該第一通道與該第二通道在該多層堆疊之該過渡介電層處交界； 從露出的該基板垂直地形成該半導體裝置之一第一半導體元件之一第一通道及從該第一通道垂直地形成該半導體裝置之一第二半導體元件之一第二通道，該第一通道與該第二通道在該多層堆疊之該過渡介電層處交界； 蝕刻該多層堆疊之該等第二S/D介電層並且用一第二S/D材料代替，以形成該第二半導體元件之複數第二S/D區域； 蝕刻該多層堆疊之該等第一S/D介電層並且用一第一S/D材料代替，以形成該第一半導體元件之複數第一S/D區域；及 蝕刻該多層堆疊之該等閘極介電層並且用一閘極材料代替，以形成該第一半導體元件之一第一閘極區域及該第二半導體元件之一第二閘極區域。
  2. 如請求項1之半導體裝置之製造方法，其中該第一半導體元件及該第二半導體元件具有不同類型。
  3. 如請求項1之半導體裝置之製造方法，其中該多層堆疊更包括複數分隔介電層，該等分隔介電層係將該等閘極介電層與該等S/D介電層分隔開並且能夠相對於該等閘極介電層及該等S/D介電層而選擇性蝕刻。
  4. 如請求項1之半導體裝置之製造方法，更包括： 蝕刻該過渡介電層，以露出該第一通道與該第二通道在該過渡介電層處交界之部分； 氧化該第一通道與該第二通道之露出的該部分，以形成一隔離區域；及 使用一介電材料以覆蓋該隔離區域，該介電材料能夠相對於該等閘極介電層及該等第一及第二S/D介電層而選擇性蝕刻。
  5. 如請求項4之半導體裝置之製造方法，其中該過渡介電層包括與該介電材料相同之介電材料。
  6. 如請求項1之半導體裝置之製造方法，其中該閘極材料包括一介電材料及一金屬材料。
  7. 如請求項6之半導體裝置之製造方法，更包括： 將該第一半導體元件之該第一閘極區域之該金屬材料連接至該第二半導體元件之該第二閘極區域之該金屬材料。
  8. 如請求項1之半導體裝置之製造方法，其中形成至少一開口包括： 形成二開口，該二開口係穿過該多層堆疊至該基板，俾使該基板露出。
  9. 如請求項8之半導體裝置之製造方法，其中該二開口具有不同的尺寸。
  10. 如請求項8之半導體裝置之製造方法，更包括： 蝕刻該多層堆疊，以定義該多層堆疊之複數側壁結構，該等側壁結構係圍繞該等第一及第二通道， 其中蝕刻該多層堆疊之該等第二S/D介電層包括蝕刻該多層堆疊之該等側壁結構之複數第二S/D介電層， 蝕刻該多層堆疊之該等第一S/D介電層包括蝕刻該多層堆疊之該等側壁結構之複數第一S/D介電層，及 蝕刻該多層堆疊之該等閘極介電層包括蝕刻該多層堆疊之該等側壁結構之複數閘極介電層。
  11. 如請求項1之半導體裝置之製造方法，更包括： 在形成該等閘極區域及該等第一及第二S/D區域之前，形成一金屬前介電（PMD）氧化物，以覆蓋該第一半導體元件；及 在形成該等第二S/D區域之後，去除該PMD氧化物以露出該第一介電層堆疊。
  12. 如請求項11之半導體裝置之製造方法，其中蝕刻該多層堆疊之該等第二S/D介電層並且用一第二材料代替包括： 蝕刻該等第二S/D介電層； 形成該第二S/D材料；及 形成一第二覆蓋介電層，以保護該第二S/D材料。
  13. 如請求項12之半導體裝置之製造方法，其中蝕刻該多層堆疊之該等第一S/D介電層並且用一第一材料代替包括： 蝕刻該等第一S/D介電層； 形成該第一S/D材料；及 形成一第一覆蓋介電層，以保護該第一S/D材料， 其中該第一S/D材料與該第二S/D材料係不同類型。
  14. 如請求項13之半導體裝置之製造方法，更包括： 去除該等第一及第二覆蓋介電層； 沉積自對準金屬矽化物（salicide）金屬在該等第一及第二S/D材料上；及 使該自對準金屬矽化物金屬與該等第一及第二S/D材料進行矽化。
  15. 如請求項14之半導體裝置之製造方法，其中該自對準金屬矽化物金屬係選自於由釕（Ru）、鈷（Co）、鈦（Ti）、鎢（W）、鈀（Pd）、鉑（Pt）及鎳（Ni）所構成之群組。
  16. 如請求項14之半導體裝置之製造方法，更包括： 連接該第二半導體元件之該等第二S/D區域其中一較低者之已矽化的該自對準金屬矽化物金屬至該第一半導體元件之該等第一S/D區域其中一較高者之已矽化的該自對準金屬矽化物金屬。
  17. 如請求項1之半導體裝置之製造方法，其中該基板係一半導體基板。
  18. 如請求項17之半導體裝置之製造方法，其中該等第一及第二通道係藉由下列步驟而形成： 在該開口中，從該基板而磊晶成長一第一通道材料至該過渡介電層，以形成該第一通道；及 在該開口中，從該過渡介電層而磊晶成長一第二通道材料至該多層堆疊之頂部，以形成該第二通道。
  19. 如請求項18之半導體裝置之製造方法，其中磊晶成長該第一通道材料包括磊晶成長一本徵通道材料並且摻雜一第一類型之摻質至該本徵通道材料中，及磊晶成長該第二通道材料包括磊晶成長該本徵通道材料並且摻雜一第二類型之摻質至該本徵通道材料中。
  20. 如請求項1之半導體裝置之製造方法，其中該等第一S/D介電層能夠相對於該等第二S/D介電層而選擇性蝕刻。
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