TW202216581A - 半導體裝置及其製造方法 - Google Patents

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林威呈
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Abstract

揭示了一種半導體裝置，其包括基板；形成在基板的第一部分上方的第一電晶體，其中第一電晶體包含包括 N 個奈米層片的第一奈米層片堆疊；及形成在基板的第二部分上方的第二電晶體，其中第二電晶體包含包括 M 個奈米層片的第二奈米層片堆疊；其中 N 不同於 M ，其中第一奈米層片堆疊及第二奈米層片堆疊形成在彼此垂直地偏移的第一及第二基板區上。

Description

具有奈米層片的半導體結構
無
半導體裝置用於多種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置藉由在半導體基板上方順序沉積材料的絕緣層或介電層、導電層、及半導體層，及使用微影術圖案化各種材料層以在其上形成電路組件及元件來製造。隨著半導體行業為追求更高的裝置密度、更高的效能、及更低的成本而進入奈米技術製程節點，來自製造及設計問題的挑戰導致了三維設計的發展。
半導體積體電路(integrated circuit，IC)行業已經歷了快速增長。IC材料及設計方面的技術進步產生了一代又一代的IC，每一代都具有比上一代更小、更複雜的電路。半導體行業向奈米技術製程節點的發展亦導致了三維設計的發展，包括舉例而言，全環繞閘極(Gate-All-Around，GAA)裝置。
儘管GAA裝置的優勢包括減少短通道效應及增加電流，但隨著特徵尺寸及間距的不斷減小，相關聯的製造製程繼續變得更具挑戰性。
無
本實施例描述旨在結合附圖閱讀，附圖將被視為整個書面描述的一部分。以下揭示內容提供了許多不同的實施例或實例，用於實施所提供標的物的不同特徵。附圖未按比例繪製，且為了清楚而非尺寸精度，已修改了結構的相對尺寸及置放。下面描述組件、值、操作、材料、配置、或類似者的具體實例以簡化本揭露。
當然，這些僅為實例且非意欲為限制性的。考慮其它組件、值、操作、材料、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚的目的，且本身並不指明所論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一(多個)元件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」、「垂直的」、「水平的」、及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備及結構可另外定向（旋轉例如90°、180°，或圍繞水平軸或垂直軸鏡像），且本文中所使用的空間相對描述符可類似地加以相應解釋。
本申請涉及一種半導體結構，且更具體地，涉及一種具有併入單個半導體結構中的多數目及多寬度的奈米層片的半導體結構及製造這種半導體結構的方法。
提高裝置效能的一種方法係使用一系列奈米層片(nanosheet，NS)代替單閘極結構。在一些半導體裝置中，在整個晶圓或晶片上發現的複數個主動區中利用相同數目的NS。然而，用於不同應用的功能性半導體元件，例如單晶片系統(system-on-chip，SOC或SoC)、中央處理單元(central processing units，CPU)、圖形處理單元(graphic processing units，GPU)、及/或高效能計算(high-performance computing，HPC)元件，將利用不同數目的奈米層片(NS)來達成總體半導體裝置效能的改善。因此，跨整個晶片或整個晶圓使用統一數目的NS限制了裝置彈性，且減少了藉由使用NS提供的集體改善，並限制了功率、效能、面積、及成本(power, performance, area, and cost，PPAC)的增益。
本揭露包括用於單晶片或單晶圓中不同應用的奈米層片數目及/或奈米層片寬度的各種組合，其目的係採用奈米層片製造技術來提供用於調節功耗、電路匹配、電晶體效能、及製造成本的機構，以便滿足各種設計規範。這些結構及方法可用於提高跨不同應用（諸如SOC、CPU、GPU、或HPC）的效能，這些應用包括跨半導體裝置配置的不同功能塊。
本文揭示的這些結構及方法使得各個設計塊的功率效率及效能可調節。這些結構及方法允許從業者為不同的功能元件選擇功率效率及/或改善的速度的優選組合，且從而提供裝置效能及可製造性兩者的總體改善。
以下詳述的結構及方法通常涉及IC裝置的結構、設計、及製造方法，包括全環繞閘極(GAA)電晶體裝置。雖然將根據GAA電晶體裝置來討論結構及方法，但這些結構及方法並不局限於此，且適於包括在其它類別的IC裝置的製造製程中。
第1圖係根據一些實施例的中間製造步驟處的GAA裝置結構的平面圖。如第1圖中所示，在一些實施例中，IC裝置包含一系列水平主動區102，這些水平主動區102垂直於跨主動區102的一系列垂直閘極結構104。在一些實施例中，在GAA電晶體中，主動區102定義奈米層片(NS)。主動區102的寬度跨裝置而不同：具有指定為W3的較小寬度的主動區110；具有指定為W1、W2及W5的中間寬度的主動區106、108、114；及具有指定為W4及W6的較大寬度的主動區112、116。在一些實施例中，主動區102將具有單一寬度，例如，W1，而在其他實施例中，主動區將結合跨單一主動區102的多個寬度，例如，W2、W3、及W4。
如第1圖中所示，在一些實施例中，不同寬度區將經組態為共亯對準邊緣W3/W4，而在其他實施例中，不同寬度區將經組態有偏移邊緣，如在W2與W4寬度主動區之間的邊界處的區域118中所示。在一些實施例中，兩個或兩個以上窄或中間寬度主動區108、110被配置為不同且分離的主動區，其中場區109配置在其間。在一些這種實施例中，兩個或兩個以上窄或中間寬度主動區108、110及相關聯的場區109（多個）將具有近似於相關聯單一較寬主動區112的寬度的累積寬度。這種結構的彈性允許設計者跨IC裝置的表面配置變化寬度的主動區102，且從而更緊密地匹配功能塊的要求及相關聯奈米層片堆疊的效能。
藉由為功能塊的各者客制化相關聯奈米層片堆疊的效能，設計者可改善成品IC裝置的總體效能。在一些實施例中，設計者將審查半導體裝置設計且識別半導體基板上的複數個功能塊，為功能塊的各者判定適當的功率/速度目標，例如，一些功能塊的慢處理及降低的功耗，及一些其他功能塊的較快處理及提高的功耗。設計者可接著識別及指定或分配用於達成功率/速度目標的各者的奈米層片堆疊組態，例如，用於較慢處理功能塊的1~2個奈米層片堆疊及用於較快處理功能塊的4~5個奈米層片堆疊。接著，藉由製備具有凹陷區的階梯基板（凹槽的大小或垂直偏移對應於所分配的奈米層片堆疊的高度），可將用於不同功能塊的奈米層片堆疊的這些指定轉譯成半導體裝置。在一些實施例中，將更高的奈米層片堆疊置放在基板的較凹陷區中使用階梯基板來補償奈米層片堆疊的高度且產生大體平面結構，同時仍然對不同功能塊定製效能。
第2A圖及第2B圖係根據一些實施例的在中間製造步驟處根據第1圖的GAA電晶體裝置結構的橫截面圖。如第2A圖中所示，沿著軸A-A 120截取的橫截面包含主動區的兩個不同部分，其中各個部分包含奈米層片堆疊，奈米層片堆疊包含半導體層124（例如，矽）及閘極結構層126的交替層。在一些實施例中，閘極結構層126包括閘極介電質（諸如氧化矽）、及閘電極（諸如多晶矽、金屬、或其他導電材料）。如在兩片區130a中所示，奈米層片堆疊包括半導體124的兩個奈米層片，與三個閘極結構層126交替，配置在具有相鄰磊晶結構128的基板的頂部上，磊晶結構128用以支撐奈米層片堆疊。
亦如第2A圖中所示，在四片區130c中，奈米層片堆疊包括半導體124的四個奈米層片，與五個閘極結構層126交替，配置在具有相鄰磊晶結構128的基板的頂部上，磊晶結構128用以支撐奈米層片堆疊。在一些實施例中，隔離結構132（例如，擴散邊緣上的連續多晶矽(continuous polysilicon on diffusion edge，CPODE)結構或其他類型的隔離結構）配置在兩片區130a與四片區130c之間，且延伸至基板以在基板的兩個區之間提供電隔離。
如第2B圖中所示，沿著軸B-B 122截取的橫截面包含主動區的兩個不同部分，其中各個部分包含奈米層片堆疊，奈米層片堆疊包含半導體124（例如，矽）及兩片區130a中的閘極結構層126的交替層。奈米層片堆疊包括半導體124的兩個奈米層片，與三個閘極結構層126交替，配置在具有相鄰磊晶結構128的基板的頂部上，磊晶結構128用以支撐奈米層片堆疊。
亦如第2B圖中所示，在三片區130b中，奈米層片堆疊包括半導體124的三個奈米層片，與四個閘極結構層126交替，配置在具有相鄰磊晶結構128的基板的頂部上，磊晶結構128用以支撐奈米層片堆疊。在一些實施例中，隔離結構132（例如，CPODE結構）配置在兩片區130a與三片區130b之間，且延伸至基板以在兩個區之間提供電隔離。
第3A圖及第3B圖係根據一些實施例的反映使用不同數目的奈米層片的各種目標裝置組態的最大頻率(Fmax)與功率效率之間關係的曲線圖。如第3A圖中所示，達成的最大頻率(Fmax)被繪製為層片寬度與併入模擬奈米層片堆疊結構中的奈米層片數目兩者的函數。如第3A圖中呈現的資料中所反映的，儘管Fmax隨著添加至模擬奈米層片堆疊中的各個額外奈米層片而增大，但隨著添加至功能性半導體元件的奈米層片的數目增大，歸因於各個連續奈米層片的改善趨於下降，儘管藉由增大主動區的寬度而達成的效能改善跨奈米層片堆疊結構的各個迭代以相似的速率提高了IC裝置的效能。
轉至第3B圖，達成的功率效率被繪製為層片寬度與併入模擬奈米層片堆疊結構的奈米層片數目兩者的函數。如第3B圖中呈現的資料中所反映的，隨著各個額外的奈米層片添加至模擬奈米層片堆疊，奈米層片寬度增大，歸因於各個連續奈米層片的改善趨於下降，儘管藉由增大主動區的寬度而達成的效能改善跨奈米層片堆疊結構的各個迭代以保持相當恆定的速率提高了IC裝置的效能。當利用包括2個奈米層片(2NS)的奈米層片堆疊時，可看到此一般規則的一個例外，這種組態比僅包括單個奈米層片(1NS)的奈米層片堆疊及包括兩個以上奈米層片(3NS、4NS、5NS等)的奈米層片堆疊兩者都能提供改善的功率效率。然而，根據一些實施例，用於不同應用的功能性半導體元件，例如，SOC、CPU、GPU、及/或HPC元件，利用不同數目的奈米層片(NS)來提供所選擇的效能及效率的組合，以便為IC裝置或IC系統整體提供改善的功率效率面積成本(power performance area cost，PPAC)度量。
在一些實施例中，在較低速度及較低功耗下可接受地操作的功能性半導體元件（例如，SOC）將經組態有包含1~3個奈米層片的奈米層片堆疊。在一些實施例中，以中等速度及較低功耗可接受地操作的功能性半導體元件（例如，GPU）將經組態有包含2~4個奈米層片的奈米層片堆疊。在一些實施例中，僅以較高速度且因此以較高功耗位準可接受地操作的功能性半導體元件（例如，CPU或HPC）將經組態有包含4~5個奈米層片的奈米層片堆疊。藉由利用混合組態有具有不同數目奈米層片的奈米層片堆疊，設計者可1）降低功耗，同時為較低要求的操作保持適合的半導體裝置效能；2）為較高要求的操作保持較高的速度（及功耗）。
第4A圖至第4K圖係根據一些實施例的一系列中間製造步驟處的GAA電晶體裝置結構的橫截面圖。第4A圖係根據一些實施例的橫截面圖，其中半導體基板130被劃分為包括兩片區130a、三片區130b、及四片區130c的不同區。區數目及各個區中的層片數目僅係實例。熟習此項技術者將理解，當前申請亦包括不同實施例中的不同區數目及不同層片數目的組合。在半導體基板130上形成第一墊氧化層134a，在第一墊氧化層134a上形成第一硬遮罩層136a（例如，SiN），在第一硬遮罩層136a上形成第一蝕刻圖案138a（例如，光阻劑(photoresist，PR)）以屏蔽基板130的兩片區130a上方的第一硬遮罩層136a的一部分。在一些實施例中，第一墊氧化層134a藉由氧化基板130的表面層的一部分而生長，而在其他實施例中，第一墊氧化層134a使用化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)、或適於形成適合的第一墊氧化層134a的另一製程來沉積。
第4B圖係在第4A圖中所示的製造步驟之後的中間製造步驟處根據一些實施例的橫截面圖，其中利用濕式或乾式蝕刻製程蝕刻了第一硬遮罩層136a，使用第一蝕刻圖案138a作為蝕刻遮罩以在墊氧化層的一部分134a'上方形成第一硬遮罩圖案136a'，由此在基板130的三片區130b及四片區130c上方曝光第一墊氧化層134a的一部分。接著在墊氧化層134a的經曝光區中生長第一厚氧化層140a。在生長第一厚氧化層140a時，消耗下伏半導體基板130的一部分，所消耗的基板厚度約為第一厚氧化層140a的最終厚度的一半。在一些實施例中，第一厚氧化層140a係藉由將基板130曝光於O2、水蒸氣（蒸汽）、其他氧化劑及/或其組合，在將氧化基板130的經曝光部分的上部部分的條件下生長的，且對於矽基板，形成厚二氧化矽(silicon dioxide，SiO2)層140a。基板的消耗在半導體基板130的三片區130b及四片區130c上方產生基板表面，該基板表面相對於兩片區130a中半導體基板130的未氧化表面上方的基板表面具有第一垂直偏移142a。第一垂直偏移142a的大小將約為第一厚氧化層140a最終厚度的一半。因此，設計者將選擇第一氧化層的厚度，以便藉由基板130材料的消耗產生的所得垂直偏移將對應於將形成在基板表面的這個部分上的奈米層片堆疊中的一或多個層對（例如，半導體材料的層及閘極支撐層）的高度。藉由以這種方式偏移基板130表面，在一些實施例中，奈米層片堆疊中的層對的上表面位於與半導體裝置的一部分中基板的未被凹陷至與形成厚氧化物的經凹陷部分相同程度的上表面大約相同的平面中（參見例如以下第4H圖）。
在一些實施例中，垂直偏移的大小（例如，矽(silicon，Si)凹槽）的範圍將在10與60 nm之間，藉由生長具有在20至120 nm數量級厚度的厚氧化層產生，結合奈米層片的後續沉積，經選擇使得最終奈米層片堆疊150a~c的高度將對應於形成奈米層片堆疊150a~c的基板凹槽的垂直偏移，從而將奈米層片堆疊150a~c的上表面定位在水平面的約10 nm內。以這種方式組態基板凹槽及奈米層片堆疊減少或避免額外的平坦化製程，從而保持奈米層片堆疊中的各者中最上奈米層片的完整性且簡化後續處理。在一些實施例中，由於第一硬遮罩圖案136a'沒有完全抑制圖案邊緣附近的氧化，主基板表面及第一偏移基板表面將藉由基板的第一傾斜區143a連接。
第4C圖係在第4B圖中所示的製造步驟之後的中間製造步驟處根據一些實施例的橫截面圖，其中第一厚氧化層140a已經移除，且第二墊氧化層134b已形成在三片區130b及四片區130c上方的半導體基板130的表面上。在一些實施例中，使用毯覆濕式及/或乾式蝕刻製程移除第一厚氧化層140a以曝光未被第一硬遮罩圖案136a'保護的基板130的表面，且在基板130的表面的新曝光部分上形成第二墊氧化層134b。在一些實施例中，使用濕式及/或乾式蝕刻製程移除第一硬遮罩圖案136a'，以曝光第一墊氧化層的殘餘部分134a'（未示出）。接著，使用毯覆濕式及/或乾式蝕刻製程移除第一厚氧化層140a及第一墊氧化層的殘餘部分134a'以曝光基板130的表面，且在基板130的新曝光表面（未示出）上形成第二墊氧化層134b。在一些實施例中，第二墊氧化層134b藉由氧化基板130的表面層的一部分來生長，而在其他實施例中，第二墊氧化層134b使用CVD、PECVD、ALD、或適於形成適合的第二墊氧化層134b的另一製程來沉積。
第4D圖係根據一些實施例的在第4C圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第二硬遮罩層136b已形成在第二墊氧化層134b上方。在一些實施例中，在已使用濕式及/或乾式蝕刻製程移除第一硬遮罩圖案136a'之後，在第二墊氧化層134b及第一墊氧化層的殘餘部分134a'上方形成第二硬遮罩層136b（未示出）。在其它實施例中，第二硬遮罩層136b形成在第二墊氧化層134b及第一硬遮罩圖案136a'以及下伏第一硬遮罩圖案136a'的第一墊氧化層的殘餘部分134a'上方（未示出）。接著在基板130的四片區130c上方的第二硬遮罩層136b上形成第二蝕刻遮罩138b。
在一些實施例中，第二硬遮罩層136b使用CVD、PECVD、ALD、或適於形成第二硬遮罩層136b的另一製程經沉積，且接著藉由沉積一層光阻劑組成物、曝光光阻劑組成物、及用形成第二蝕刻遮罩138b的光阻劑組成物的殘餘部分顯影經曝光光阻劑組成物來進行圖案化。接著使用濕式及/或乾式蝕刻製程移除藉由第二蝕刻遮罩138b曝光的第二硬遮罩層136b的部分，以形成第二硬遮罩圖案136b'，且曝光四片區130c之上的基板130的一部分。
在一些實施例中，第二蝕刻遮罩138b係藉由沉積一層硬遮罩材料形成的硬遮罩（未示出），遮罩材料使用CVD、PECVD、ALD、或適於形成硬遮罩材料層的另一製程沉積，用光阻劑組成物塗佈硬遮罩材料層（未示出），使用遮罩或另一曝光系統曝光光阻劑組成物，及顯影經曝光光阻劑組成物，由此光阻劑組成物的殘餘部分形成用於第二蝕刻遮罩138b的臨時蝕刻遮罩（未示出）。接著使用濕式及/或乾式蝕刻製程移除藉由臨時蝕刻遮罩曝光的硬遮罩材料層的部分，以形成第二蝕刻遮罩138b，且在四片區130c之上曝光第二硬遮罩層136b的一部分。接著使用電漿或濕剝離製程移除臨時蝕刻遮罩以移除任何殘餘光阻劑組成物。接著使用濕式及/或乾式蝕刻製程移除藉由第二蝕刻遮罩138b曝光的第二硬遮罩層136b的部分，以形成第二硬遮罩圖案136b'，且曝光四片區130c之上的基板130的一部分。
第4E圖係根據一些實施例的在第4D圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第二硬遮罩層136b已使用濕式及/或乾式蝕刻製程蝕刻，以在墊氧化層的一部分134b'上方形成第二硬遮罩圖案136b'，從而在基板130的四片區130c上方曝光第二墊氧化層134b的一部分。接著在第二墊氧化層134b的經曝光區中生長第二厚氧化層140b。在一些實施例中，第二厚氧化層140b係藉由將基板130及/或第二墊氧化層134b的經曝光部分曝光於O2、水蒸氣（蒸汽）、其他氧化劑及/或其組合，在將氧化基板130的經曝光部分的上部部分的條件下生長的，且對於矽基板，形成第二厚二氧化矽(SiO2)層140b。在一些實施例中，使用濕式及/或乾式蝕刻移除第二墊氧化層134b的經曝光部分，以便在生長第二厚氧化層140b之前曝光基板130的上表面。在一些實施例中，第二墊氧化層134b的經曝光部分留在原處，且使用氧（例如，水蒸氣或蒸汽）在藉由第二硬遮罩層136b曝光的地方加厚現有第二墊氧化層134b。
在生長第二厚氧化層140b的同時，消耗下伏半導體基板130的額外部分，所消耗基板的厚度約為第二厚氧化層140b的最終厚度的一半。基板的消耗在半導體基板130的四片區130c上方產生基板表面，該基板表面相對於三片區130b中的半導體基板130的先前氧化表面上方的基板表面具有第二垂直偏移142b。第二垂直偏移142b的大小將約為第二厚氧化層140b的最終厚度的一半。設計者可選擇第二厚氧化層140b的目標厚度以提供垂直偏移，該垂直偏移將對應於四片區中奈米層片堆疊相對於在IC裝置上發現的最短奈米層片堆疊的高度的額外高度。藉由偏移具有較高奈米層片堆疊的區中的基板的高度，奈米層片堆疊的上表面，無論併入各自的奈米層片堆疊中的奈米層片的數目如何，將傾向於位於單一平面中。在一些實施例中，第二垂直偏移142b等於第一垂直偏移142a。在一些實施例中，第二垂直偏移142b不同於第一垂直偏移142a。在一些實施例中，由於第二硬遮罩圖案136b'沒有完全抑制圖案邊緣附近的氧化，第一偏移及第二偏移基板表面將藉由基板的第二傾斜區143b連接。
第4F圖係根據一些實施例的在第4E圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第二硬遮罩圖案136b'、第二墊氧化層的殘餘部分134b'及第二厚氧化層140b已使用一或多個濕式及/或乾式蝕刻製程自半導體基板130表面移除，以在基板130的表面上曝光階梯輪廓。在一些實施例中，接著藉由氧化基板130的表面層的一部分來形成第三墊氧化層134c，而在其它實施例中，使用CVD、PECVD、ALD、或適於形成適合的第二墊氧化層134b的其它製程來沉積第三墊氧化層134c。在一些實施例中，使用毯覆濕式及/或乾式蝕刻製程來移除第二厚氧化層140b的上部部分，其中第二厚氧化層140b的殘餘部分形成第三墊氧化層134c。
第4G圖係根據一些實施例的在第4F圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第三墊氧化層134c已使用濕式及/或乾式蝕刻製程經移除，以曝光基板130的上表面。在一些實施例中，接著使用磊晶沉積及/或另一適合的沉積方法在基板130的經曝光表面上沉積第一奈米層片。在一些實施例中，第一奈米層片沉積包括沉積第一材料144a的層，例如，諸如SiGe的第一半導體材料，接著沉積第二材料146a的層，例如，諸如Si的第二半導體材料。第一材料144a及第二材料146a經選擇以提供蝕刻差異或蝕刻選擇性，其允許在隨後的製造步驟期間移除第一材料，同時留下第二材料的層的多數部分或有效部分。在一些實施例中，隨後的通道開放蝕刻自第二材料146a的交替部分（未示出）之間移除第一材料144a的層（多個）。在一些實施例中，接著使用例如ALD製程在藉由移除第一材料144a形成的開口中，在第二材料層146a（多層）的殘餘部分上及之間形成例如氧化物的閘極介電結構（未示出）、及例如金屬閘極的閘極導體結構。
在利用SiGe作為第一材料144a的一些實施例中，該層的Ge含量保持低，以便減少與第一材料144a及第二材料146a的不同層之間的介面處的結晶錯位及/或其他缺陷相關聯的晶格畸變及其他缺陷。在利用SiGe作為第一材料144a的一些實施例中，增加SiGe層的鍺含量以在第一材料144a與第二材料146a的不同層之間提供改善的蝕刻差異，以便改善第一材料144a的層的移除，同時抑制第一材料144a及第二材料146a的交替層之間的介面處的缺陷的任何增加。在一些實施例中，熟習此項技術者設定第一材料144a的目標Ge含量，該目標Ge含量提供相對於第二材料146a的可接受的蝕刻差異，同時仍然抑制或限制介面缺陷。在第一材料為矽鍺(silicon germanium，SiGe)的一些實施例中，鍺具有不小於0.15且不大於0.8的莫爾分數，儘管Ge的其他莫爾分數亦在本揭露的範疇內。
第4H圖係根據一些實施例的在第4G圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中利用濕式及/或乾式蝕刻製程對第一奈米層片沉積進行了圖案化（未示出）及蝕刻，以自半導體基板130的被指定為兩片區130a及三片區130b的這些區移除第一奈米層片沉積。第一材料的殘餘部分144a'及第二材料的殘餘部分146a'將保留在四片區130c之上的半導體基板130的表面上。取決於蝕刻遮罩（未示出）的組態，在一些實施例中，殘餘第一材料及第二材料的傾斜部分148a覆蓋基板的第二傾斜區143b，而在一些實施例中，蝕刻遮罩（未示出）的組態將覆蓋基板的第二傾斜區143b（未示出）的第一材料及第二材料的區曝光至將曝光在第二傾斜區143b上的基板130的那個表面。
在一些實施例中，第一材料144a的沉積層的厚度對應於10~20 nm的奈米層片分離(nanosheet separation，NSS)範圍，該範圍提供了奈米層片的充分分離、用於層均勻性的處理裕度，以及在移除之後，用於形成閘極結構的空間，同時不過度增加相關聯沉積、蝕刻、及移除製程的時間及費用。在一些實施例中，第二材料146a的沉積層的厚度對應於10~20 nm的奈米層片高度(nanosheet height，NSH)範圍，該範圍為奈米層片提供足夠的機械強度，使其在第一材料的層被移除之後能夠自撐，同時不過度增加相關聯沉積及蝕刻製程的時間及費用。在一些實施例中，第一材料144a及第二材料146a的沉積層的厚度的比率(NSS:NSH)的範圍自2:1至1:2，選擇相對尺寸以使最終奈米層片堆疊150a~c的高度對應於形成奈米層片堆疊150a~c的基板凹槽的垂直偏移，在形成GAA結構期間保持足夠的機械強度，且調整用於各個層的沉積及蝕刻的時間及費用。在一些實施例中，選擇NSH尺寸以提供具有足夠厚度的層，以容忍跨基板的厚度變化，且為後續處理提供足夠的強度，例如，移除第一材料以留下第二材料的懸臂或橋接區，同時亦不會不必要地延長沉積（及後續蝕刻製程）而對IC裝置沒有相應的功能益處。第4I圖係根據一些實施例的在第4H圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第二奈米層片已沉積在半導體基板130的經曝光表面及第一奈米層片的殘餘部分上。第二奈米層片沉積包括第一材料144b（例如，SiGe）的層、及第二材料146b的層。第一材料144b、及第二材料146b經選擇以提供足以允許隨後移除第一材料144b而保留第二材料146b的蝕刻速率差異、或蝕刻選擇性。第二奈米層片沉積已經圖案化（未示出）及蝕刻以自半導體基板130的被指定為兩片區130a的這些區移除第二奈米層片沉積。
來自第二奈米層片沉積的第一材料的殘餘部分144b'及第二材料的殘餘部分146b'保留在三片區130b之上的半導體基板130的表面上，及四片區130c之上的第一奈米層片沉積的殘餘部分144a'、146a'上。取決於蝕刻遮罩（未示出）的組態，殘餘第一材料及第二材料的傾斜部分148b可覆蓋基板的第一傾斜區143a，而在一些實施例中，蝕刻遮罩（未示出）的組態將覆蓋基板的第一傾斜區143a（未示出）的第一材料及第二材料的區曝光至將曝光在第一傾斜區143a上的基板130的那個表面。在一些實施例中，奈米層片沉積的各者結合相同的第一材料及第二材料以及相同或至少相似的厚度。在其它實施例中，第一材料層及/或第二材料層中的至少一者包含至少一種不同的材料及/或至少一個不同的厚度。
第4J圖係根據一些實施例的在第4I圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中第三及第四奈米層片已沉積在半導體基板130及第一奈米層片的殘餘部分的經曝光表面上。第三奈米層片沉積包括第一材料144c（例如，SiGe）的層、及第二材料146c的層。第一材料144c、及第二材料146c經選擇以提供足夠的蝕刻速率差異或蝕刻選擇性，以允許隨後移除第二材料146c而同時保留第一材料144c。第四奈米層片沉積包括第一材料144d（例如，SiGe）的層、及第二材料146d的層。第一材料144d、及第二材料146d經選擇以提供足夠的蝕刻速率差異或蝕刻選擇性，以允許隨後移除第二材料146d而同時保留第一材料144d。根據一些實施例，用於奈米層片沉積的第一材料及第二材料的相對厚度係均勻的，而在其他實施例中，包含至少一個奈米層片沉積的第一層及第二層的相對厚度不同於另一奈米層片沉積。在一些實施例中，第一材料層的相對厚度可在一系列奈米層片沉積之間變化。
在一些實施例中，第一材料144a~d具有蝕刻速率R1，且第二材料146a~d具有第二蝕刻速率R2，其中R1及R2滿足關係R1 ≫ R2。這個蝕刻速率選擇性或第一材料及第二材料對蝕刻製程的回應的差異，允許移除第一材料的層而同時保持第二材料的層。
根據一些實施例的奈米層片堆疊的組態將結合以下第1表中反映的特定目標尺寸。根據一些實施例，為半導體基板130的凹陷區的各者設定Si凹槽/垂直偏移尺寸，以對應於在基板表面上形成的奈米層片堆疊的高度（且具有用於較高/較多NS奈米層片堆疊的較大垂直偏移），且改善所得奈米層片堆疊的最終平面性。併入給定奈米層片堆疊中的奈米層片的數目將對應於併入該奈米層片堆疊的功能元件的操作要求，更高數目的NS被用於要求更高的加工應用。如第3A圖中反映的，由於添加至奈米層片堆疊的各個連續NS的相對改善降低，高效能奈米層片堆疊中總共有5個NS提供了所需效能，同時避免了對額外的處理時間及費用的需求。根據一些實施例，奈米層片高度及奈米層片分離範圍旨在提供具有足夠厚度的層以容忍跨基板的厚度變化，且提供足夠的強度以容忍額外的處理，例如，移除第二材料以留下第一材料的懸臂或橋接區，同時亦不會不必要地延長沉積（及後續蝕刻製程）而對IC裝置沒有相應的功能益處。奈米層片的寬度範圍經選擇以為設計者提供額外的寬容度，用於控制所得裝置關於電流需求及/或電阻加熱的操作，同時仍在相鄰結構的尺寸範圍內操作，以滿足設計規則的尺寸要求及簡化加工。
結構 範圍
Si凹槽/垂直偏移 10~60 nm
NS數目 1~5
奈米層片高度(NSH) 10~20 nm
奈米層片間距(NSS) 10~20 nm
NSH/NSS比率 2:1至1:2
奈米層片寬度(NSW) 15~70 nm
表一
第4K圖係根據一些實施例的在第4J圖中所示的製造步驟之後的中間製造步驟處的橫截面圖，其中累積的奈米層片沉積144a~d、146a~d已經圖案化（未示出）且經蝕刻以產生複數個奈米層片堆疊。在一些實施例中，奈米層片沉積144a~d、146a~d藉由沉積一層光阻劑組成物（未示出）、使用遮罩（或主光罩）曝光光阻劑組成物、及用形成奈米層片堆疊蝕刻遮罩（未示出）的光阻劑組成物的殘餘部分顯影經曝光光阻劑組成物來進行圖案化。接著使用濕式及/或乾式蝕刻製程移除藉由奈米層片堆疊蝕刻遮罩曝光的奈米層片沉積的部分，以形成奈米層片堆疊150a~c。奈米層片蝕刻遮罩的尺寸將判定奈米層片堆疊的寬度，在一些實施例中，這個寬度的範圍將在15與70 nm之間，這個範圍為設計者提供用於設定特定奈米層片堆疊150a~c的效能的額外手段，同時限制所消耗的表面積且保持在用於形成奈米層片蝕刻遮罩的成像系統的效能限制內。
在一些實施例中，奈米層片堆疊蝕刻遮罩（未示出）係藉由沉積一層硬遮罩材料（未示出）形成的硬遮罩，硬遮罩材料使用CVD、PECVD、ALD、或適於形成硬遮罩材料層的另一製程來沉積、用光阻劑組成物（未示出）塗佈硬遮罩材料層、使用遮罩或另一曝光系統曝光光阻劑組成物、及顯影經曝光的光阻劑組成物，由此光阻劑組成物的殘餘部分形成用於奈米層片堆疊蝕刻遮罩的臨時蝕刻遮罩（未示出）。接著使用濕式及/或乾式蝕刻製程移除藉由臨時蝕刻遮罩曝光的硬遮罩材料層的部分，以形成奈米層片堆疊蝕刻硬遮罩（未示出），且曝光奈米層片沉積144a~d、146a~d的一部分。在一些實施例中，接著使用用於自基板表面移除有機材料的電漿或濕剝離製程移除臨時蝕刻遮罩。接著使用濕式及/或乾式蝕刻製程移除藉由奈米層片堆蝕刻硬遮罩曝光的奈米層片沉積的部分，以形成奈米層片堆疊150a~c。在一些實施例中，在形成奈米層片堆疊150a~c之後使用電漿或濕剝離製程移除臨時蝕刻遮罩，以移除任何殘餘的光阻劑組成物。接著使用濕式及/或乾式蝕刻移除奈米層片堆疊蝕刻硬遮罩的殘餘部分，以曝光奈米層片堆疊150a~c的上表面（未示出）。
由於部分奈米層片沉積層保留在基板的凹陷表面上，因此所得奈米層片堆疊包含不同數目的奈米層片層，其中四片區130c之上的奈米層片堆疊150c包含第一材料及第二材料的八個交替層，三片區130b之上的奈米層片堆疊150b包含第一材料及第二材料的六個交替層，且兩片區130a之上的奈米層片堆疊150a包含第一材料及第二材料的四個交替層。根據一些實施例，藉由調整奈米層片堆疊的高度以對應於奈米層片堆疊形成在其上的基板表面的垂直偏移，奈米層片堆疊150a、150b、150c的上表面位於或靠近單一水平面，這將簡化後續處理步驟。
在單個基板上提供包含不同數目的奈米層片的奈米層片堆疊的能力為裝置設計者提供了更大的彈性，以利用多種奈米層片堆疊來更佳地匹配在單個基板上配置的不同功能元件的效能需求。舉例而言，不需要高速處理的功能元件可結合具有較少奈米層片的奈米層片堆疊，從而降低功耗，而同時結合具有較高數目的奈米層片的奈米層片堆疊以改善那些處理要求高的任務的功能元件的效能。根據一些實施例的奈米層片堆疊組態及功能元件的協調反映在以下第2表中。
應用 / 功能 目標速度 功耗 NS 數目
低功率/SoC 低 低 1~3
GPU 中 中 2~4
CPU 高 高 4~5+
伺服器/HPC 高/特高 高/特高 4~5+
表二
第5圖係根據一些實施例的製造GAA裝置的方法500的流程圖，方法500依次包括在基板上定義複數個N奈米層片堆疊區的操作（操作502）。方法500的一些實施例通常對應於第4A圖至第4K圖中所圖示的用於形成GAA裝置的製造順序。N奈米層片堆疊區中的各者將容納結合不同數目的奈米層片的奈米層片堆疊結構150a~c。設計者將基於IC裝置設計判定不同奈米層片堆疊結構的數目及併入各自的奈米層片堆疊結構中的奈米層片的數目兩者，其中，將以較低速度及較低功耗操作的功能性半導體元件（例如，SOC）分配至包含1~3個奈米層片的較短高度的奈米層片堆疊；將以中速及較低功耗操作的功能性半導體元件（例如，GPU）分配至包含2~4個奈米層片的中等高度的奈米層片堆疊；且將僅以較高速度運行且因此在更高的功耗位準下的功能性半導體元件（例如，CPU及HPC）分配至包含4~5個奈米層片的較高的奈米層片堆疊。
一旦定義了奈米層片堆疊區，則在基板上形成複數個N-1凹陷區（操作504）。在一些實施例中，凹陷區藉由遮蔽半導體基板130的區且接著在半導體基板130的經曝光區上生長厚氧化層140a來形成。厚氧化層140a、140b的生長消耗了下伏厚氧化層140a、140b的基板130的一部分。在一些實施例中，在已移除厚氧化層140a、140b之後，剩餘的基板130具有階梯輪廓，階梯輪廓具有表面，其中N-1凹陷區中的各者相對於未遭受厚氧化層形成的基板130的原始表面具有垂直偏移。在一些實施例中，N‑1凹陷區與非凹陷區組合，對應於先前定義的複數個N奈米層片堆疊區。在一些實施例中，厚氧化層的厚度經選擇，由此N‑1凹陷區的垂直偏移允許奈米層片堆疊150a~c的上表面位於單一水平面的約± 10 nm內。
一旦基板被修改為包括複數個N‑1凹陷區，則接著可在基板上沉積一系列奈米層片層（操作506），在沉積下一奈米層片層之前移除奈米層片層的至少一些的一部分（操作508）。在一些實施例中，在已形成階梯基板130之後，接著使用磊晶沉積及/或另一適合的沉積方法在基板130的經曝光表面上沉積第一奈米層片。在一些實施例中，第一奈米層片沉積包括沉積第一材料（例如，SiGe）的層，接著沉積第二材料（例如，Si）的層。在一些實施例中，接著利用濕式及/或乾式蝕刻製程對第一奈米層片沉積進行圖案化及蝕刻，以自指定用於較低高度的奈米層片堆疊的半導體基板130的那些區移除第一奈米層片沉積。第一材料及第二材料的殘餘部分將保留在指定用於中等及較高高度的奈米層片堆疊的區之上的半導體基板130的表面上。奈米層片沉積及關於將在其中形成較短及/或中等高度的奈米層片堆疊的基板130的那些區的部分移除的這個順序繼續，直至在N奈米層片堆疊區中的各者中沉積了所需數目的奈米層片（操作510）。
在沉積了所需數目的部分及全部奈米層片層之後，可對奈米層片層的堆疊進行圖案化（操作512）及蝕刻（操作514），使用濕式或乾式蝕刻來形成一系列N奈米層片堆疊，N奈米層片堆疊具有結合的奈米層片的數目及對應於由設計者判定的特定功能性元件的要求的奈米層片堆疊的寬度兩者。
一旦定義了奈米層片堆疊，基板可被推進至製程流程的下一步驟（操作516），其可包括，例如，添加支撐結構，例如磊晶矽、層間介電質(interlayer dielectric，ILD)層、及金屬互連，以提供用於最終半導體裝置的操作。
取決於所製造的半導體裝置的類型，可選操作可包括對完成的IC裝置進行程式設計（操作518），用於設定IC裝置的功能性。
在一些實施例中可選操作包括測試/封裝操作（操作520），在操作520中，測試IC裝置是否符合預定功能性及效能參數，及/或封裝以用於製造或維修電子設備。
第6圖係根據一些實施例的製造GAA裝置的方法600的流程圖，這些實施例依次包括在基板上定義複數個N奈米層片堆疊區的操作（操作602）。
一旦定義了奈米層片堆疊區，則在基板上形成墊氧化層、或其他適合的蝕刻停止層、及遮罩層（操作604）。
接著對遮罩層進行圖案化及蝕刻，以移除遮罩層的未保護部分，且從而形成一個硬遮罩圖案，硬遮罩圖案曝光墊氧化層及/或下伏基板的一部分（操作606）。
接著使用例如濕式或蒸汽氧化製程，氧化下伏墊氧化物的基板的部分，以形成厚的氧化層（操作608）。
接著移除厚氧化層、任何殘餘墊氧化層、及硬遮罩以曝光階梯基板的頂表面，其中形成厚氧化層的基板區中的表面經凹陷或自在氧化製程期間被硬遮罩保護的基板區中的表面垂直偏移（操作610）。
在一些實施例中，隨後藉由重複操作604~610的順序形成額外凹陷或垂直偏移區，直至達成最終階梯基板組態且基板被推進用於進一步處理（操作612）。
在隨後的奈米層片沉積之前，利用奈米層片沉積、及對於一些層，部分移除至少一個奈米層片層的順序，以獲得階梯基板，在階梯基板的各個凹槽層級上具有不同數目的奈米層片（操作614）。
在沉積所需數目的部分及完整奈米層片層之後，可對奈米層片層的堆疊進行圖案化及蝕刻（操作616），以形成一系列奈米層片堆疊，其具有結合的奈米層片數目及對應於特定功能性元件的需求的奈米層片堆疊的寬度兩者。
第7圖係根據一些實施例的電子製程控制(electronic process control，EPC)系統700的方塊圖。用於產生對應於上述GAA結構的一些實施例的單元佈局圖的方法，特別地關於在RPO結構上添加及置放場板觸點的方法係可實施的，舉例而言，根據這類系統的一些實施例，使用EPC系統700。在一些實施例中，EPC系統700係包括硬體處理器702及非暫時性、電腦可讀、儲存媒體704的通用計算裝置。電腦可讀儲存媒體704除其他外，被編碼（即，儲存）為電腦程式碼（或指令）706，即，一組可執行指令。藉由硬體處理器702執行電腦程式碼706表示（至少部分）EPC工具，EPC工具根據本文詳述的結構及方法中的一或多者實施本文描述的方法的至少一部分。
硬體處理器702經由匯流排718電耦合至電腦可讀儲存媒體704。硬體處理器702亦藉由匯流排718電耦合至I/O介面712。網路介面714亦經由匯流排718電連接至硬體處理器702。網路介面714連接至網路716，使得硬體處理器702及電腦可讀儲存媒體704兩者均可經由網路716連接至外部元件。硬體處理器702用以執行電腦可讀儲存媒體704中編碼的電腦程式碼706，以使得EPC系統700可用於執行所提及製程及/或方法的至少一部分。在一或多個實施例中，硬體處理器702係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一或多個實施例中，電腦可讀儲存媒體704係電子、磁性、光學、電磁、紅外、及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體704包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，電腦可讀儲存媒體704儲存電腦程式碼706，電腦程式碼706用以使得EPC系統700（其中該執行表示（至少部分）EPC工具）可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，電腦可讀儲存媒體704亦儲存促進執行所提及製程及/或方法的一部分或全部的資訊。在一或多個實施例中，電腦可讀儲存媒體704儲存製程控制資料708，在一些實施例中，製程控制資料708包括控制算法、製程變量及常數、目標範圍、設定點、程式控制資料、及用於使能基於控制各種製程的統計製程控制(statistical process control，SPC)及/或模型預測控制(model predictive control，MPC)的代碼。
EPC系統700包括I/O介面712。I/O介面712耦合至外部電路系統。在一或多個實施例中，I/O介面712包括用於傳達資訊及命令至硬體處理器702的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕、及/或游標方向鍵。
EPC系統700亦包括耦合至硬體處理器702的網路介面714。網路介面714允許EPC系統700與網路716通信，一或多個其他電腦系統連接至網路716。網路介面714包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，所提及製程及/或方法的一部分或全部實施於兩個或兩個以上EPC系統700中。
EPC系統700用以發送資訊至製造工具720及自製造工具720接收資訊，製造工具720包括離子植入工具、蝕刻工具、沉積工具、塗佈工具、沖洗工具、清潔工具、化學機械平坦化(chemical-mechanical planarizing，CMP)工具、測試工具、檢查工具、運輸系統工具、及熱處理工具中的一或多者，其將執行預定的一系列製造操作以產生所需的積體電路裝置。資訊包括用於控制、監視、及/或評估特定製造製程的執行、進度、及/或完成的操作資料、參數資料、測試資料、及功能資料中的一或多者。處理工具資訊儲存在電腦可讀儲存媒體704中及/或自電腦可讀儲存媒體704擷取。
EPC系統700用以經由I/O介面712接收資訊。經由I/O介面712接收的資訊包括指令、資料、程式化資料、設計規則（這些規則指定了例如層厚度、間距、結構及層電阻率、以及特徵尺寸）、製程效能歷史、目標範圍、設定點、及/或其他參數中的一或多者，用於由硬體處理器702處理。資訊經由匯流排718傳送至硬體處理器702。EPC系統700用以藉由I/O介面712接收與使用者介面(user interface，UI)相關的資訊。該資訊作為使用者介面(UI)710儲存在電腦可讀媒體704中。
在一些實施例中，所提及製程及/或方法的一部分或全部被實施為獨立的軟體應用程式以供處理器執行。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為軟體應用的外掛程式。在一些實施例中，所提及製程及/或方法中的至少一者被實施為作為EPC工具的一部分的軟體應用。在一些實施例中，所提及製程及/或方法的一部分或全部被實施為由EPC系統700使用的軟體應用。
在一些實施例中，這些製程被實現為儲存在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可拆卸及/或內部/內建儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM的半導體記憶體、RAM、記憶卡、及類似者中的一或多者。
第8圖係積體電路(IC)製造系統800的方塊圖、及與之相關聯的IC製造流程，根據用於製造結合對SSD及EPI輪廓的改善控制的IC裝置的一些實施例。在一些實施例中，基於佈局圖，使用製造系統800製造以下各者中的至少一者（A）一或多個半導體遮罩或（B）半導體積體電路層中的至少一個組件。
在第8圖中，IC製造系統800包括實體，諸如設計室820、遮罩室830、及IC製造商/晶圓廠(「fab」) 850，這些實體在設計、開發、及製造循環及/或與製造IC裝置860相關的服務中彼此交互。一旦製造製程完成，在晶圓上形成複數個IC裝置，則晶圓可選地被發送至後端或後工序(back-end-of-line；BEOL) 880，用於根據裝置進行程式設計、電測試、及封裝以獲得最終的IC裝置產品。製造系統800中的實體藉由通信網路連接。在一些實施例中，通信網路係單一網路。在一些實施例中，通信網路係多種不同的網路，諸如內部網路及網際網路。
通信網路包括有線及/或無線通信通道。各個實體與其他實體中的一或多者交互，且提供服務至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，設計室820、遮罩室830、及IC晶圓廠850中的兩個或更兩者以上由單一較大公司擁有。在一些實施例中，設計室820、遮罩室830、IC晶圓廠850中的兩個或兩個以上共存於共同設施中且使用共同資源。
設計室（或設計團隊）820產生設計佈局圖822。IC設計佈局圖822包括為IC裝置860設計的各種幾何圖案。這些幾何圖案對應於構成待製造的IC裝置860的各種組件的金屬、氧化物、或半導體層的圖案。各種層組合以形成各種IC特徵。
舉例而言，IC設計佈局圖822的一部分包括各種IC特徵，例如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合墊的開口，待形成在半導體基板（諸如矽晶圓）及設定在半導體基板上的各種材料層中。設計室820實施適當的設計程序以形成IC設計佈局圖822。設計程序包括邏輯設計、實體設計或置放及路由中的一或多者。IC設計佈局圖822在具有幾何圖案的資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表達。
然而經修改的IC設計佈局圖的圖案藉由適當的方法來調整，以便例如與未修改的IC設計佈局圖相比降低積體電路的寄生電容，經修改的IC設計佈局圖反映了改變佈局圖中導電線位置的結果，且在一些實施例中，與具有經修改的IC設計佈局圖而沒有位於其中的用於形成電容隔離結構的特徵的IC結構相比，將與電容隔離結構相關聯的特徵插入IC設計佈局圖中以進一步降低寄生電容。
遮罩室830包括遮罩資料準備832及遮罩製造844。遮罩室830使用IC設計佈局圖822來製造一或多個遮罩845用於根據IC設計佈局圖822來製造IC裝置860的各種層。遮罩室830執行遮罩資料準備832，其中，IC設計佈局圖822被轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備832提供RDF至遮罩製造844。遮罩製造844包括遮罩書寫器。遮罩書寫器將RDF轉換為基板（諸如遮罩（主光罩）845或半導體晶圓853）上的影像。IC設計佈局圖822藉由遮罩資料準備832操控以符合遮罩書寫器的特定特性及/或IC晶圓廠850的要求。在第8圖中，遮罩資料準備832及遮罩製造844被圖示為分離元件。在一些實施例中，遮罩資料準備832及遮罩製造844可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的這些影像誤差。OPC調整IC設計佈局圖822。在一些實施例中，遮罩資料準備832包括進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合的技術、及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology，ILT)亦經使用，其將OPC作為反向成像問題處置。
在一些實施例中，遮罩資料準備832包括檢查IC設計佈局圖822的遮罩規則檢查器(mask rule checker，MRC)，遮罩規則檢查器已經歷了運用一組遮罩產生規則的OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中的可變性、及類似者。在一些實施例中，MRC修改IC設計佈局圖822以補償遮罩製造844期間的限制，該限制可撤銷由OPC執行的部分修改以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備832包括微影術製程檢查(lithography process checking，LPC)，微影術製程檢查模擬將由IC晶圓廠850實施以製造IC裝置860的處理。LPC基於IC設計佈局圖822模擬這個處理以產生經模擬製造的裝置，諸如IC裝置860。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus，DOF」)、遮罩誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合因數、及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖822。
應理解，遮罩資料準備832的以上描述已出於清楚目的予以了簡化。在一些實施例中，遮罩資料準備832包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則修改IC設計佈局圖822。另外，在遮罩資料準備832期間施加至IC設計佈局圖822的製程可以多種不同的次序執行。在遮罩資料準備832之後且在遮罩製造844期間，遮罩845或遮罩845群組基於經修改的IC設計佈局圖822來製造。在一些實施例中，遮罩製造844包括基於IC設計佈局圖822執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束的機構用以基於經修改的IC設計佈局圖822在遮罩（光罩或主光罩）845上形成圖案。遮罩845可以各種技術形成。在一些實施例中，遮罩845使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上的影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet，UV)光束的輻射束藉由不透明區阻斷，且透射穿過透明區。在一個實例中，遮罩845的二元遮罩版本包括透明基板（例如，熔融石英）及二元遮罩的不透明區中塗佈的不透明材料(例如，鉻)。
在另一實例中，遮罩845使用相轉移技術形成。在遮罩845的相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為經衰減PSM或交變PSM。藉由遮罩製造844產生的遮罩（多個）用於多種製程中。舉例而言，這種遮罩用於離子植入製程中以在半導體晶圓853中形成各種摻雜區、用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區、及/或在其它適合製程中。IC晶圓廠850包括晶圓製造852。IC晶圓廠850係IC製造業務，其包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠850係半導體代工。舉例而言，可存在用於複數種IC產品的前工序製造（前工序(front-end-of-line，FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品的互連及封裝的後工序製造（後工序(back-end-of-line，BEOL)製造），且第三製造設施可提供用於代工業務的其他服務。
晶圓製造852包括形成在半導體基板上形成的遮罩材料的經圖案化層，由包括一或多層光阻劑、聚醯亞胺、氧化矽、氮化矽（例如，Si3N4、SiON、SiC、SiOC）、或其組合的遮罩材料製成。在一些實施例中，遮罩845包括單層遮罩材料。在一些實施例中，遮罩845包括多層遮罩材料。
在一些實施例中，遮罩材料藉由曝光於照明源而經圖案化。在一些實施例中，照明源係電子束源。在一些實施例中，照明源係發光的燈。在一些實施例中，光係紫外光。在一些實施例中，光係可見光。在一些實施例中，光係紅外光。在一些實施例中，照明源發射不同（UV、可見光、及/或紅外光）光的組合。
在遮罩圖案化操作之後，蝕刻未被遮罩覆蓋的區，例如，圖案的開放區中的鰭片，以修改經曝光區（多個）內的一或多個結構的尺寸。在一些實施例中，根據一些實施例，用電漿蝕刻、或用液體化學蝕刻溶液來執行蝕刻。液體化學蝕刻溶液的化學包括諸如以下蝕刻劑中的一或多者：檸檬酸(C6H8O7)、過氧化氫H2O2)、硝酸(HNO3)、硫酸(H2SO4)、鹽酸(HCl)、醋酸(CH3CO2H)、氫氟酸(HF)、緩衝的氫氟酸(buffered hydrofluoric acid，BHF)、磷酸(H3PO4)、氟化銨(NH4F)、氫氧化鉀(KOH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、或其組合。
在一些實施例中，蝕刻製程係乾式蝕刻或電漿蝕刻製程。基板材料的電漿刻蝕係使用含鹵素活性氣體在電磁場激發下解離成離子來執行的。反應性或蝕刻氣體包括例如CF4、SF6、NF3、Cl2、CCl2F2、SiCl4、BCl2、或其組合，儘管在本揭露的範疇內亦設想了其它半導體材料蝕刻氣體。根據本領域已知的電漿蝕刻方法，藉由交變的電磁場或藉由固定偏壓，離子經加速以撞擊經曝光材料。
在一些實施例中，蝕刻製程包括在含氧氣氛中呈現功能區（多個）中的經曝光結構，以氧化經曝光結構的外部部分，隨後進行化學修整製程，諸如上文所述的電漿蝕刻或液體化學蝕刻，以移除氧化材料且留下經修改結構。在一些實施例中，執行先氧化後化學修整，以提供更大的尺寸選擇性至經曝光材料，且降低在製造製程期間意外移除材料的可能性。在一些實施例中，經曝光結構包括全環繞閘極(Gate All Around，GAA)裝置的奈米層片及/或閘極結構，其中閘極結構嵌入在覆蓋閘極結構側面的介電支撐媒體中。在一些實施例中，功能區的閘極結構的經曝光部分係在介電支撐媒體的頂表面之上的閘極結構的頂表面及側面，其中介電支撐媒體的頂表面已凹陷至水平低於奈米層片堆疊的頂表面，但仍覆蓋奈米層片堆疊側面的下部部分。
IC晶圓廠850使用藉由遮罩室830製造的遮罩845（多個）來製造IC裝置860。因此，IC晶圓廠850至少間接地使用IC設計佈局圖822來製造IC裝置860。在一些實施例中，IC晶圓廠850使用遮罩845（多個）來製造半導體晶圓853以形成IC裝置860。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822執行一或多個微影術曝光。半導體晶圓853包括矽基板或具有在其上形成的材料層的其他適當基板。半導體晶圓853進一步包括各種摻雜區、介電特徵、多層級互連、及類似者（形成於隨後的製造步驟）中的一或多者。
第9圖係根據第7圖中（具體地在方塊708及720中）及第8圖中（具體地在方塊850中）建議的一些實施例的在製造IC裝置的晶圓廠/前端/代工內定義的各種處理部門的示意圖。用於前工序(FEOL) IC裝置製造的處理部門通常包括用於在各種處理部門之間移動晶圓的晶圓傳送操作902。在一些實施例中，晶圓傳送操作將與根據第10圖的電子製程控制(EPC)系統整合，且用於提供製程控制操作，確保晶圓被及時處理且按製程流程順序交付至適當的處理部門。在一些實施例中，EPC系統亦將為所定義的處理裝置的正確操作提供控制及/或品質保證及參數資料。由晶圓傳送操作902互連的將係提供例如光學微影術操作904、蝕刻操作906、離子植入操作908、清理/剝離操作910、化學機械研磨(chemical mechanical polishing，CMP)操作912、磊晶生長操作914、沉積操作916、及熱處理918的各種處理部門。
關於積體電路(IC)製造系統及與之相關聯的IC製造流程的更多細節見，例如，2016年2月9日授權的美國專利第9,256,709號、2015年10月1日公佈的美國預授權公開第20150278429號、2014年2月6日公佈的美國預授權公開第20140040838號、及2007年8月21日授權的美國專利第7,260,442號，以上各者全文以引用的方式併入本文中。
根據一些實施例的半導體裝置包括基板；在基板的第一部分上方形成的第一電晶體，其中第一電晶體包含N個奈米層片的第一奈米層片堆疊，在基板的第二部分上方形成的第二電晶體，其中第二電晶體包含M個奈米層片的第二奈米層片堆疊，且其中N不同於M。
在根據其他實施例的半導體裝置中，半導體裝置包括一或多個額外元件，在一些實施例中，其包括例如，分離第一電晶體及第二電晶體的隔離區；在一些實施例中，隔離區包含延伸至第一電晶體及第二電晶體之間的基板中的介電結構；在一些實施例中，N及M均係整數且各具有自1至5的其中一值；在一些實施例中，基板的第一部分的上表面定義第一平面，且基板的第二部分的上表面定義第二平面，其中第一平面與第二平面之間存在第一垂直偏移，第一垂直偏移在10~60 nm的範圍內且N及M滿足關係N ＜ M的實施例，其中第一垂直偏移之距離最多為單個奈米層片的厚度的兩倍，在一些實施例中，基板的第三部分上方的第三電晶體，第三電晶體包括O個奈米層片的第三奈米層片堆疊，其中O不同於N及M中的各者，在一些實施例中，基板的第三部分的上表面定義了第三平面，第二平面與第三平面之間存在第二垂直偏移距離。
在一些實施例中，製造這種半導體裝置的方法包括以下操作：在半導體基板的第一部分的頂表面上形成遮罩圖案；氧化半導體基板的未遮蔽的第二部分以在半導體基板的第二部分上方形成氧化層；移除氧化層以曝光半導體基板的第二部分的頂表面；移除遮罩圖案以曝光半導體基板的第一部分的頂表面，其中半導體基板的第二部分的頂表面藉由相對於半導體基板的第一部分的頂表面的偏移距離垂直地凹陷；在半導體基板的第一部分及第二部分的頂表面上沉積第一材料的第一層；在半導體基板的第一部分及第二部分之上的第一材料層上沉積第二材料的第一層；在半導體基板的第二部分上方遮蔽第一材料及第二材料；在半導體基板的第一部分上方移除第一材料及第二材料；在半導體基板的第一部分的頂表面上及半導體基板的第二部分上的第一材料及第二材料的殘餘部分的頂表面上沉積第一材料的第二層及第二材料的第二層；以及圖案化及蝕刻第一材料及第二材料，以形成在半導體基板的第一部分上方具有高度H1的第一堆疊以及在半導體基板的第二部分上方具有高度H2的第二堆疊，其中H1及H2滿足H2 ＞ H1之關係。
在一些實施例中，製造這種半導體裝置的方法包括一或多個額外操作，其包括例如：在一些實施例中，在半導體基板的第一部分及第二部分的頂表面上沉積第一材料的第一層，包含沉積具有第一蝕刻速率R1的材料；在半導體基板的第一部分及第二部分上方的第一材料層上沉積第二材料的第一層，包含沉積具有第二蝕刻速率R2的材料，其中R1及R2滿足關係R1 ≪ R2；在一些實施例中，自第一堆疊及第二堆疊中移除第一材料；在一些實施例中，在第一堆疊及第二堆疊中形成第二材料上的閘極介電層（未示出）；在一些實施例中，氧化半導體基板的未遮蔽的第二部分以形成具有第一厚度的氧化層，第一厚度與偏移距離的比率為2:1；氧化半導體基板的第二部分的厚度，由此偏移距離近似於高度H1與H2的差值。
在一些實施例中，製造這種半導體裝置的方法包括一或多個額外操作，其包括例如：在半導體基板上識別複數個功能塊；判定各個功能塊的功率/速度目標；識別用於達成各個功率/速度目標的複數個奈米層片堆疊組態；及在對應於各個功能塊的半導體基板的一部分上形成經識別的奈米層片堆疊組態；在一些實施例中，識別複數個奈米層片堆疊組態包括識別N個奈米層片的第一奈米層片堆疊組態及M個奈米層片的第二奈米層片堆疊組態，其中N ≠ M；在一些實施例中，識別複數個奈米層片堆疊組態包括識別具有第一寬度W1的第一奈米層片堆疊組態及具有第二寬度W2的第二奈米層片堆疊組態，其中W1 ≠ W2；在一些實施例中，識別複數個奈米層片堆疊組態包括識別具有第一寬度W1的第一奈米層片堆疊組態及具有第二寬度W2的第二奈米層片堆疊組態，其中W1 ≠ W2，且其中N ≠ M；在一些實施例中，識別複數個奈米層片堆疊組態包括識別N個奈米層片的第一奈米層片堆疊組態及M個奈米層片的第二奈米層片堆疊組態，其中N及M均係具有至少為2的值的整數，且進一步地其中N及M之間的差值至少為2。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
A-A:軸 B-B:軸 W1~W6:寬度 102:主動區 104:閘極結構 106:主動區 108:主動區 109:場區 110:主動區 112:主動區 114:主動區 116:主動區 118:區域 120:軸A-A 122:軸B-B 124:半導體/半導體層 126:閘極結構層 128:磊晶結構 130:半導體基板 130a:兩片區 130b:三片區 130c:四片區 132:隔離結構 134a:第一墊氧化層 134a':第一墊氧化層的殘餘部分 134b:第二墊氧化層 134b':第二墊氧化層的殘餘部分 134c:第三墊氧化層 136a:第一硬遮罩層 136a':第一硬遮罩圖案 136b:第二硬遮罩層 136b':第二硬遮罩圖案 138a:第一蝕刻圖案 138b:第二蝕刻遮罩 140a:第一厚氧化層/厚二氧化矽層 140b:第二厚氧化層/第二厚二氧化矽層 142a:第一垂直偏移 142b:第二垂直偏移 143a:第一傾斜區 143b:第二傾斜區 144a:第一材料/奈米層片沉積 144a':第一材料的殘餘部分/第一奈米層片沉積的殘餘部分 144b:第一材料/奈米層片沉積 144b':第一材料的殘餘部分 144c:第一材料/奈米層片沉積 144d:第一材料/奈米層片沉積 146a:第二材料/奈米層片沉積 146a':第二材料的殘餘部分/第一奈米層片沉積的殘餘部分 146b:第二材料/奈米層片沉積 146b':第二材料的殘餘部分 146c:第二材料/奈米層片沉積 146d:第二材料/奈米層片沉積 148a:殘餘第一材料及第二材料的傾斜部分 148b:殘餘第一材料及第二材料的傾斜部分 150a:奈米層片堆疊 150b:奈米層片堆疊 150c:奈米層片堆疊 500:方法 502:操作 504:操作 506:操作 508:操作 510:操作 512:操作 514:操作 516:操作 518:操作 520:操作 600:方法 602:操作 604:操作 606:操作 608:操作 610:操作 612:操作 614:操作 616:操作 700:EPC系統 702:硬體處理器 704:電腦可讀儲存媒體 706:電腦程式碼 708:製程控制資料 710:使用者介面 712:I/O介面 714:網路介面 716:網路 718:匯流排 720:製造工具 800:IC製造系統 820:設計室 822:IC設計佈局圖 830:遮罩室 832:遮罩資料準備 844:遮罩製造 845:遮罩 850:IC晶圓廠 852:晶圓製造 853:半導體晶圓 860:IC裝置 880:BEOL 902:晶圓傳送操作 904:光學微影術操作 906:蝕刻操作 908:離子植入操作 910:清理/剝離操作 912:CMP操作 914:磊晶生長操作 916:沉積操作 918:熱處理操作
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據一些實施例的中間製造步驟處的GAA電晶體裝置結構的平面圖。 第2A圖及第2B圖係根據一些實施例的第1圖的GAA電晶體裝置結構的橫截面圖。 第3A圖及第3B圖係反映使用不同數目的奈米層片的模型裝置組態的最大頻率(maximum frequency，F max)與功率效率之間關係的曲線圖。 第4A圖至第4K圖係根據一些實施例的一系列中間製造步驟處的GAA電晶體裝置結構的橫截面圖。 第5圖係根據一些實施例的製造GAA電晶體裝置的方法的流程圖。 第6圖係根據一些實施例的製造GAA電晶體裝置的方法的流程圖。 第7圖係根據一些實施例的用於製造GAA電晶體裝置的系統的示意圖。 第8圖係根據一些實施例的IC裝置的IC裝置設計、製造、及程式設計的流程圖。 第9圖係根據一些實施例的用於製造GAA電晶體裝置的處理系統的示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
A-A:軸
B-B:軸
W1~W6:寬度
102:主動區
104:閘極結構
106:主動區
108:主動區
109:場區
110:主動區
112:主動區
114:主動區
116:主動區
118:區域
120:軸A-A
122:軸B-B

Claims (20)

  1. 一種半導體裝置，其包含： 一基板； 在該基板的一第一部分上方的一第一電晶體，其中該第一電晶體包含 N 個奈米層片的一第一奈米層片堆疊；及 在該基板的一第二部分上方的一第二電晶體，其中該第二電晶體包含 M 個奈米層片的一第二奈米層片堆疊，其中 N 不同於 M 。
  2. 如請求項1所述之半導體裝置，其進一步包含： 分離該第一電晶體及該第二電晶體的一隔離區。
  3. 如請求項2所述之半導體裝置，其中該隔離區進一步包含延伸至該第一電晶體與該第二電晶體之間的該基板中的一介電結構。
  4. 如請求項1所述之半導體裝置，其中 N 及 M 兩者均係整數且各具有自1至5的其中一值。
  5. 如請求項1所述之半導體裝置，其中該基板的該第一部分的一上表面定義一第一平面；及 該基板的該第二部分的一上表面定義一第二平面，其中在該第一平面與該第二平面之間存在一第一垂直偏移。
  6. 如請求項5所述之半導體裝置，其中該第一垂直偏移在10~60 nm的一範圍內；及 N 及 M 滿足一關係 N ＜ M 。
  7. 如請求項5所述之半導體裝置，其中該第一垂直偏移距離最多為一單個奈米層片的一厚度的兩倍。
  8. 如請求項5所述之半導體裝置，其進一步包含： 在該基板的一第三部分上方的一第三電晶體，其中該第三電晶體包含 O 個奈米層片的一第三奈米層片堆疊，其中 O 不同於 N 及 M 中的各者。
  9. 如請求項8所述之半導體裝置，其中該基板的該第三部分的一上表面定義一第三平面，其中在該第二平面與該第三平面之間存在一第二垂直偏移距離。
  10. 一種製造半導體裝置的方法，其包含以下步驟： 在一半導體基板的一第一部分的一頂表面上形成一遮罩圖案； 氧化該半導體基板的一未遮蔽的第二部分以在該半導體基板的該第二部分上方形成一氧化層； 移除該氧化層以曝光該半導體基板的該第二部分的一頂表面； 移除該遮罩圖案以曝光該半導體基板的該第一部分的該頂表面，其中該半導體基板的該第二部分的該頂表面藉由相對於該半導體基板的該第一部分的該頂表面的一偏移距離垂直地凹陷； 在該半導體基板的該第一部分及該第二部分的該些頂表面上沉積一第一材料的一第一層； 在該半導體基板的該第一部分及該第二部分上方的該第一材料的該層上沉積一第二材料的一第一層； 遮蔽該半導體基板的該第二部分上方的該第一材料及該第二材料； 移除該半導體基板的該第一部分上方的該第一材料及該第二材料； 在該半導體基板的該第一部分的該頂表面及該半導體基板的該第二部分上的該第一材料及該第二材料的一殘餘部分的一頂表面上沉積該第一材料的一第二層及該第二材料的一第二層；及 圖案化及蝕刻該第一材料及該第二材料以在該半導體基板的該第一部分上方形成具有一高度H 1的一第一堆疊，及在該半導體基板的該第二部分上方形成具有一高度H 2的一第二堆疊，其中H 1及H 2滿足一H 2＞ H 1之關係。
  11. 如請求項10所述的方法，其中在該半導體基板的該第一部分及該第二部分的該些頂表面上沉積該第一材料的該第一層包含沉積具有一第一蝕刻速率R 1的一材料之步驟；且 在該半導體基板的該第一部分及該第二部分上方的該第一材料的該層上沉積該第二材料的該第一層包含沉積具有一第二蝕刻速率R 2的一材料之步驟，其中R 1及R 2滿足一關係R 1≪ R 2。
  12. 如請求項11所述的方法，其進一步包含以下步驟： 自該第一堆疊及該第二堆疊移除該第一材料。
  13. 如請求項12所述的方法，其進一步包含以下步驟： 在該第一堆疊及該第二堆疊中的該第二材料上形成一閘極介電層。
  14. 如請求項10所述的方法，其進一步包含以下步驟： 氧化該半導體基板的一未遮蔽的第二部分以形成具有一第一厚度的一氧化層，該第一厚度與該偏移距離的一比率為2:1。
  15. 如請求項10所述的方法，其進一步包含以下步驟： 氧化該半導體基板的該第二部分的一厚度，由此該偏移距離近似於該些高度H 1與H 2的一差值。
  16. 一種製造半導體裝置的方法，其包含以下步驟： 識別一半導體基板上的複數個功能塊； 為該些功能塊的各者判定一功率/速度目標； 識別用於達成該些功率/速度目標的各者的複數個奈米層片堆疊組態；及 在對應於各個功能塊的該半導體基板的一部分上形成該經識別奈米層片堆疊組態。
  17. 如請求項16所述的方法，其中 識別複數個奈米層片堆疊組態之步驟包括以下步驟：識別 N 個奈米層片的一第一奈米層片堆疊組態及 M 個奈米層片的一第二奈米層片堆疊組態，其中 N ≠ M 。
  18. 如請求項16所述的方法，其中： 識別複數個奈米層片堆疊組態之步驟包括以下步驟：識別具有一第一寬度 W 1 的一第一奈米層片堆疊組態及具有一第二寬度 W 2 的一第二奈米層片堆疊組態，其中 W 1 ≠ W 2 。
  19. 如請求項17所述的方法，其中： 識別複數個奈米層片堆疊組態之步驟包括以下步驟：識別具有一第一寬度 W 1 的該第一奈米層片堆疊組態及具有一第二寬度 W 2 的該第二奈米層片堆疊組態，其中 W 1 ≠ W 2 且其中 N ≠ M 。
  20. 如請求項17所述的方法，其中： 識別複數個奈米層片堆疊組態之步驟包括以下步驟：識別 N 個奈米層片的該第一奈米層片堆疊組態及 M 個奈米層片的該第二奈米層片堆疊組態，其中 N 及 M 兩者均係具有至少為2的值的整數，且進一步地其中 N 與 M 之間的一差值至少為2。
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