TW202207230A - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

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Abstract

本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：從主機系統接收第一資料及第二資料；根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼；使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至第一晶片致能群組中；以及使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法、以及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（rewritable non-volatile memory module）（例如，快閃記憶體）具有資料非揮發性、省電、體積小、讀寫速度快，以及無機械結構等特性，所以非常適合作為儲存媒體而內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了確保資料的安全性，儲存在可複寫式非揮發性記憶體模組中的資料會被編碼以產生一個錯誤校正碼。若資料中發生錯誤，此錯誤校正碼可以用來更改發生的錯誤。一種作法是，可複寫式非揮發性記憶體模組中包括了多個記憶體晶片，其中一個記憶體晶片會被用來儲存錯誤校正碼，而其他的記憶體晶片可用來儲存資料。如此一來，當儲存資料的一個記憶體晶片損壞時，可以用其他的資料與錯誤校正碼來回復損壞的資料。然而，一般讀取資料時，若資料沒有損壞則不需要讀取錯誤校正碼，使得讀取資料時每個記憶體晶片的負載不同，而造成資料讀取沒有效率。因此，如何增加記憶體空間的使用效率並提升資料讀取的效能，為本領域技術人員所關心的議題。
本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置，可藉由平均分散陣列錯誤校正碼來提升資料讀取效率。
本發明的範例實施例提供一種資料寫入方法，用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組。所述資料寫入方法包括：從主機系統接收第一資料及第二資料；根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼；使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中；以及使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中。所述第二程式化模式不同於所述第一程式化模式，並且所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
在本發明的一範例實施例中，所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
在本發明的一範例實施例中，在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元，在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元，其中所述第一程式化順序不同於所述第二程式化順序。
在本發明的一範例實施例中，所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元。所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
在本發明的一範例實施例中，超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
在本發明的一範例實施例中，所述方法更包括：將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中；以及在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼。所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據奇偶校正演算法修正產生錯誤的所述實體程式化單元。所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
在本發明的一範例實施例中，所述方法更包括：根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元。其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
本發明的範例實施例提供一種記憶體控制電路單元，用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組。所述記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。其中所述記憶體管理電路用以從所述主機系統接收第一資料及第二資料。所述記憶體管理電路更用以根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼。所述記憶體管理電路更用以使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中。並且，所述記憶體管理電路更用以使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中，所述第二程式化模式不同於所述第一程式化模式。其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
在本發明的一範例實施例中，所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
在本發明的一範例實施例中，所述記憶體管理電路更用以在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元。並且所述記憶體管理電路更用以在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元。其中所述第一程式化順序不同於所述第二程式化順序。
在本發明的一範例實施例中，所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元。所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
在本發明的一範例實施例中，超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
在本發明的一範例實施例中，所述記憶體管理電路更用以將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中。並且所述記憶體管理電路更用以在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼。所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據奇偶校正演算法修正產生錯誤的所述實體程式化單元。所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元。其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
本發明的範例實施例提供一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收第一資料及第二資料。所述記憶體控制電路單元更用以根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼。所述記憶體控制電路單元更用以使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中。並且，所述記憶體控制電路單元更用以使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中，所述第二程式化模式不同於所述第一程式化模式。其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
在本發明的一範例實施例中，所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元。並且，所述記憶體控制電路單元更用以在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元。其中所述第一程式化順序不同於所述第二程式化順序。
在本發明的一範例實施例中，所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元。所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
在本發明的一範例實施例中，超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中。並且，所述記憶體控制電路單元更用以在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
在本發明的一範例實施例中，所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼。所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據奇偶校正演算法修正產生錯誤的所述實體程式化單元。所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元。其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
基於上述，本發明範例實施例提出的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以將陣列錯誤校正碼儲存在不同晶片致能中，可使記憶體在讀取資料時在讀取資料時平均讀取各晶片致能中儲存的資料。據以，本發明透過將陣列錯誤校正碼平均分散在各晶片致能中，進而提升資料讀取效率。另外，本發明範例實施例還可進一步透過將陣列錯誤校正碼儲存在同一晶片致能的不同平面，以使記憶體在讀取資料時減少使用單平面的方式讀取資料的機會，進一步提升資料讀取效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於安全數位（Secure Digital, SD）介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合序列先進附件（Serial Advanced Technology Attachment, SATA）標準、並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡（Embedded Multimedia Card, eMMC）介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等操作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼等管理資料）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊（block），並且實體程式化單元為實體頁面（page）或實體扇區（sector），但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為單階記憶胞（Single Level Cell, SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell, MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell, TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）或其他具有相同特性的記憶體模組。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元（Least Significant Bit, LSB）是屬於下實體程式化單元，並且一記憶胞的最高有效位元（Most Significant Bit, MSB）是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
在一範例實施例中，記憶體管理電路502將第一資料暫存至緩衝記憶體508並根據該第一資料產生一個錯誤檢查與校正碼（在此簡稱為錯誤校正碼）。錯誤校正碼的類型可以是奇偶校正碼（parity checking code）、通道編碼（channel coding）或是其他類型。例如，記憶體管理電路502所產生的錯誤校正碼可以是漢明碼（hamming code）、低密度奇偶檢查碼（low density parity check code, LDPC code）、渦旋碼（turbo code）或里德-所羅門碼（Reed-solomon code，RS code），本發明並不在此限制。若資料與錯誤校正碼的長度比例為m:n，則表示m個存有資料的實體程式化單元會對應至n個存有錯誤校正碼的實體程式化單元，其中m與n為正整數。一般來說，正整數m會大於正整數n，但本發明並不在此限制。並且，本發明也不限制正整數m與正整數n的值。
在一範例實施例中，錯誤校正碼包括陣列錯誤校正碼。記憶體管理電路502將第一資料暫存至緩衝記憶體508，並根據該第一資料產生陣列錯誤校正碼。此陣列錯誤校正碼是用以校正存有第一資料的多個實體程式化單元。舉例來說，記憶體管理電路502將程式化至不同實體程式化單元中的資料進行邏輯運算來產生陣列錯誤校正碼。因此，陣列錯誤校正碼可以校正兩個實體程式化以上的資料。產生的陣列錯誤校正碼也會被程式化至一個實體程式化單元。在此範例實施例中，陣列錯誤校正碼是由記憶體管理電路502所產生，然而，陣列錯誤校正碼也可以由錯誤檢查與校正電路512所產生，本發明並不在此限制。
記憶體管理電路502可基於管理單元來管理與存取可複寫式非揮發性記憶體模組406中的實體節點。一個管理單元亦稱為一個虛擬區塊（VB）。一個管理單元可包含多個實體節點。例如，一個管理單元可涵蓋屬於可複寫式非揮發性記憶體模組406中的一或多個平面（亦稱為記憶體平面）及/或一或多個晶片致能（CE）中的多個實體節點。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，可複寫式非揮發性記憶體模組406包括管理單元61(0)~61(n)。管理單元61(0)~61(n)中的每一者皆包含晶片致能（亦稱為，晶片致能群組）CE(0)與CE(1)。晶片致能CE(0)與CE(1)分別包含多個實體節點。記憶體管理電路502可分別地透過晶片致能（chip enable）腳位來致能晶片致能。記憶體管理電路502可藉由通道60(0)~60(m)來存取管理單元61(0)~61(n)。例如，記憶體管理電路502可藉由通道60(0)~60(m)中的至少兩個通道來平行（或稱為交錯）存取管理單元61(0)與61(1)。此外，晶片致能CE(0)與CE(1)可分別包含多個平面（例如圖7的第一平面PL(1)、PL(3)、PL(5)、PL(7)及第二平面PL(2)、PL(4)、PL(6)、PL(8)）。
管理單元61(0)與61(1)中的平面可包括多個實體節點。這些實體節點可被平行（或交錯）地存取，以提高存取效率。在一範例實施例中，一個平面中的多個連續的實體節點可稱為一個實體程式化單元。或者，在一範例實施例中，一個晶片致能中的多個連續的實體節點可稱為一個實體程式化單元。或者，在一範例實施例中，多個平面中的多個連續的實體節點可稱為一個實體程式化單元。
記憶體管理電路502還可將屬於不同記憶體平面的數個實體抹除單元組合為一個超實體單元（亦稱，超實體抹除單元）來進行操作（例如，資料寫入操作、資料抹除操作）。一個超實體單元中會包括所有實體抹除單元中的至少兩個可用的實體抹除單元。在本範例實施例中，一個超實體單元所包括的至少兩個可用實體抹除單元是屬於不同的操作單元（例如，平面(plane)、交錯(interleave)或通道(channel)）。因此，超實體單元包括的超實體程式化單元中不同的實體程式化單元可以根據同一個寫入指令而同時被程式化。
圖7是根據本發明的一範例實施例所繪示的管理單元的示意圖。請參照圖7，以管理單元61(0)與61(1)為例，第一平面PL(1)、PL(3)、PL(5)、PL(7)及第二平面PL(2)、PL(4)、PL(6)、PL(8)可包括多個實體節點。管理單元61(0)包含晶片致能CE(0)與CE(1)，晶片致能CE(0)與CE(1)中的第一平面PL(1)、PL(3)及第二平面PL(2)、PL(4)分別包含實體程式化單元701(0)~701(M)、702(0)~702(M)、703(0)~703(M)與704(0)~704(M)。管理單元61(1)包含晶片致能CE(0)與CE(1)，晶片致能CE(0)與CE(1)中的第一平面PL(5)、PL(7)及第二平面PL(6)、PL(8)分別包含實體程式化單元705(0)~705(M)、706(0)~706(M)、707(0)~707(M)與708(0)~708(M)。在本範例實施例中，實體程式化單元701(0)~708(0)、701(1)~708(1)與701(M)~708(M)可分別被配置為超實體程式化單元。
在本範例實施例中，記憶體管理電路502可依據平面PL(1)~PL(8)的程式化順序寫入資料至多個實體程式化單元中。假設所有實體程式化單元皆為空白，為了寫入一筆可填滿16個實體程式化單元的寫入資料，記憶體管理電路502會依據一程式化順序從第一個空白的實體程式化單元（例如，實體程式化單元701(0)），來將寫入資料程式化至實體程式化單元中（例如，依照程式化順序實體程式化單元701(0)、702(0)、703(0)、704(0)、705(0)、706(0)、707(0)、708(0)、701(1)、702(1)、703(1)、704(1)、705(1)、706(1)、707(1)、708(1)將寫入資料程式化至實體程式化單元中），以此類推。在另一實施例中，記憶體管理電路502可將資料程式化至單個（或更多個）管理單元中，例如可依據平面PL(1)~PL(4)的程式化順序程式化資料至多個實體程式化單元中，本發明並不在此限制。
圖8及圖9是根據本發明的一範例實施例所繪示的寫入陣列錯誤校正碼的示意圖。為簡化起見，在此並未直接繪出每一個實體程式化單元對應的標號，圖8及圖9中每個資料及陣列錯誤校正碼儲存的實體程式化單元可同時對照圖7中的實體程式化單元與圖8、圖9中左方實體程式化單元的標號。
在圖8的範例實施例中，資料與陣列錯誤校正碼的長度比例為16：1（亦即，正整數m為16，且正整數n為1）。在此假設陣列錯誤校正碼是一個實體程式化單元的大小。記憶體管理電路502使用第一程式化模式將包括第一陣列錯誤校正碼的第一群組程式化至第一晶片致能群組中。其中第一群組包括第一資料及第一陣列錯誤校正碼。請參照圖8，記憶體管理電路502會根據第一資料810(1)~810(16)、820(1)~820(16)中的第一部分資料810(1)~810(16)產生陣列錯誤校正碼811（亦稱，第一部分陣列錯誤校正碼）。在產生陣列錯誤校正碼811後，記憶體管理電路502先將陣列錯誤校正碼811暫存在記憶體控制電路單元404中的緩衝記憶體508。等到根據第二部分資料820(1)~820(16)產生陣列錯誤校正碼812（亦稱，第二部分陣列錯誤校正碼）後，記憶體管理電路502同時將陣列錯誤校正碼811及陣列錯誤校正碼812（亦合稱，第一陣列錯誤校正碼）依序並分別程式化至不同平面的實體程式化單元701(4)及實體程式化單元702(4)中。另外，記憶體管理電路502使用第二程式化模式將包括第二陣列錯誤校正碼的第二群組程式化至第二晶片致能群組中。其中第二群組包括第二資料及第二陣列錯誤校正碼。相同地，記憶體管理電路502會根據第二資料830(1)~830(16)、840(1)~840(16)中的第三部分資料產生陣列錯誤校正碼821（亦稱，第三部分陣列錯誤校正碼）。在產生陣列錯誤校正碼821後，記憶體管理電路502先將陣列錯誤校正碼831暫存在記憶體控制電路單元404中的緩衝記憶體508。等到根據第四部分資料840(1)~840(16)產生陣列錯誤校正碼822（亦稱，第四部分陣列錯誤校正碼）後，記憶體管理電路502同時將陣列錯誤校正碼821及陣列錯誤校正碼822（亦合稱，第二陣列錯誤校正碼）依序並分別程式化至不同平面的實體程式化單元703(8)及實體程式化單元704(8)中，以此類推。因此，在第二程式化模式中，記憶體管理電路502會將第二陣列錯誤校正碼程式化至與第一晶片致能群組不同的第二晶片致能群組中。換句話說，記憶體管理電路502會將一組陣列錯誤校正碼811及陣列錯誤校正碼812程式化至同一晶片致能的第一平面PL(1)及第二平面PL(2)，並將另一組陣列錯誤校正碼821及陣列錯誤校正碼822程式化至另一晶片致能的第一平面PL(3)及第二平面PL(4)，以此類推。即，陣列錯誤校正碼包括的多個部分陣列錯誤校正碼可成對地平均分散在不同晶片致能。當記憶體管理電路502欲讀取管理單元61(0)與61(1)中儲存的資料時，可使用多平面（multi-plane）的方式讀取管理單元61(0)與61(1)中各晶片致能CE(0)與CE(1)所儲存的資料。如此一來，可減少使用單平面（one-plane）的方式讀取資料的機會。由於記憶體管理電路502一般在讀取資料時會將陣列錯誤校正碼視為無效資料而不讀取該陣列錯誤校正碼儲存的實體程式化單元。所以在陣列錯誤校正碼包括的多個部分陣列錯誤校正碼未成對地儲存在同一晶片致能的兩個平面時，各部分陣列錯誤校正碼可能會與有效資料成對地儲存在同一晶片致能的兩個平面，使得記憶體管理電路502需使用單平面的方式讀取該有效資料，而影響讀取效能。藉由上述分散陣列錯誤校正碼的操作，本範例實施例可將陣列錯誤校正碼平均分散在各晶片致能的第一平面及第二平面中，記憶體管理電路502可平均讀取各晶片致能中儲存的資料，進而提升資料讀取效率。
在另一實施例中，第一部分陣列錯誤校正碼與第二部分陣列錯誤校正碼也可不成對地程式化至第一晶片致能的不同平面（例如，第一平面PL(1)及第二平面PL(2)）中。相同地，第三部分陣列錯誤校正碼與第四部分陣列錯誤校正碼也可不成對地程式化至第二晶片致能的不同平面中。如此，也可達到將陣列錯誤校正碼平均分散在不同晶片致能中的目的。
在此範例實施例中，陣列錯誤校正碼811是奇偶校正碼。在其他實施例中，陣列錯誤校正碼811也可以是BCH或其他類型的錯誤校正碼。當儲存第一部分資料810(1)~810(16)的實體程式化單元的其中之一產生錯誤時，記憶體管理電路502會根據一個奇偶校正演算法來修正產生錯誤的實體程式化單元。其他的陣列錯誤校正碼亦可依據奇偶校正演算法來修正對應的資料。
在一範例實施例中，第一部分資料810(1)~810(16)在被程式化至實體程式化單元701(0)~708(0)與701(1)~708(1)之前是被儲存在緩衝記憶體508。當第一部分資料810(1)要被程式化至實體程式化單元701(0)之前，記憶體管理電路502會根據第一部分資料810(1)產生一個暫時的陣列錯誤校正碼。接著，記憶體管理電路502會把第一部分資料810(1)程式化至實體程式化單元701(0)，並且根據此暫時的陣列錯誤校正碼與第一部分資料810(2)產生另一個暫時的陣列錯誤校正碼。相同地，在寫入第一部分資料810(2)之後，此另一個暫時的陣列錯誤校正碼會與第一部分資料810(3)產生更另一個暫時的陣列錯誤校正碼，以此類推。換句話說，記憶體管理電路502是在每寫入一筆第一部分資料時便產生對應於此第一部分資料的暫時陣列錯誤校正碼，而在寫入所有的第一資料810(1)~810(16)以後，此暫時的陣列錯誤校正碼便會成為陣列錯誤校正碼811。記憶體管理電路502會將暫時的陣列錯誤校正碼儲存在緩衝記憶體508中。然而，在另一範例實施例中，記憶體管理電路502也可以一次性地根據第一部分資料810(1)~810(16)產生陣列錯誤校正碼811（例如，陣列錯誤校正碼811是在寫入第一部分資料810(1)~810(16)之前或之後所產生），本發明並不在此限制。在本範例實施例中，記憶體管理電路502可根據前述相同的方式第二部分資料820(1)~820(16)產生陣列錯誤校正碼821，於此不再贅述。
在一範例實施例中，第一部分資料810(1)~810(16)是從主機系統11接收而來。然而，主機系統11有可能會一次下達寫入超過16個實體程式化單元或是少於16個實體程式化單元的資料。換句話說，第一部分資料810(1)~810(16)可能是對應至一或多個寫入指令。舉例來說，主機系統11先下達了一個寫入指令，其是要寫入12個實體程式化單元的資料。在接收到這些資料以後，記憶體管理電路502並不會馬上產生陣列錯誤校正碼811。接下來，主機系統11下達了另一個寫入指令，其是要寫入4個實體程式化單元的資料。記憶體管理電路502會從這兩個寫入指令所對應的資料中取得第一部分資料810(1)~810(16)。例如，記憶體管理電路502從第一個寫入指令中取得第一部分資料810(1)~810(12)，並且從第二個寫入指令中取得第一部分資料810(13)~810(16)。而第二個寫入指令中尚未被寫入的資料會與另一個寫入指令中的資料合併。如此一來，第一部分資料810(1)~810(16)便是對應至兩個寫入指令，但第一部分資料810(1)~810(16)也可以是對應至三個或更多個寫入指令，本發明並不在此限。或者，第一個寫入指令是要寫入17個實體程式化單元的資料，記憶體管理電路202會從這些資料中取得第一部分資料810(1)~810(16)，而剩下1個實體程式化單元的資料則會與其他的資料（例如，下一個寫入資料中15個實體程式化單元的資料）合併。即，第一部分資料810(1)~810(16)可以是對應至一個寫入指令。相同地，第二部分資料820(1)~820(16)也可能是對應至一或多個寫入指令，本發明並不在此限制。
在圖9的範例實施例中，記憶體管理電路502在第一程式化模式只程式化資料至實體程式化單元。而在第二程式化模式中，記憶體管理電路502會程式化資料及陣列錯誤校正碼至實體程式化單元。其中陣列錯誤校正碼被程式化至不同的晶片致能群組的實體程式化單元中。詳細而言，在產生陣列錯誤校正碼811~841後，記憶體管理電路502先將陣列錯誤校正碼811~41暫存在記憶體控制電路單元404中的緩衝記憶體508。等到產生陣列錯誤校正碼842後，記憶體管理電路502同時將陣列錯誤校正碼811~842依序並分別寫入至不同平面的實體程式化單元701(N)~708(N)中。在其它範例實施例中，記憶體管理電路502可以暫存不同數量的陣列錯誤校正碼在記憶體控制電路單元404中的緩衝記憶體508，並在產生兩個、四個、八個或其他雙數個陣列錯誤校正碼後同時將所產生的陣列錯誤校正碼依序並分別寫入至晶片致能的第一平面及第二平面。於此，陣列錯誤校正碼包括的多個部分陣列錯誤校正碼可成對地平均分散在不同晶片致能的平面中。在其他實施例中，陣列錯誤校正碼包括的多個部分陣列錯誤校正碼也可不成對地程式化至不同晶片致能的平面中，本發明不在此限制。
圖10是根據本發明的一範例實施例所繪示的寫入陣列錯誤校正碼的示意圖。本實施例是以根據第一資料產生一第一陣列錯誤校正碼，並根據第二資料產生一第二陣列錯誤校正碼為例進行說明。在本範例實施例中，記憶體管理電路502使用第一程式化模式將包括第一陣列錯誤校正碼的第一群組程式化至第一晶片致能群組中。記憶體管理電路502使用第二程式化模式將包括第二陣列錯誤校正碼的第二群組程式化至第二晶片致能群組中。其中第一群組包括第一資料及第一陣列錯誤校正碼，第二群組包括第二資料及第二陣列錯誤校正碼。
請參照圖10，實體程式化單元701(0)~708(0)被組合為超實體單元，以此類推。記憶體管理電路502在第一程式化模式中根據第一程式化順序將第一陣列錯誤校正碼程式化至超實體程式化單元的實體程式化單元中。詳細而言，記憶體管理電路502根據第一資料810(1)~810(32)產生陣列錯誤校正碼810，在第一程式化模式中根據第一程式化順序將陣列錯誤校正碼810程式化至實體程式化單元701(4)~708(4)（亦稱，第一超實體程式化單元）的實體程式化單元701(4)中。其中，第一程式化順序例如是從第一平面PL(1)依序程式化至第二平面PL(8)，因此實體程式化單元701(4)（亦稱，第一實體程式化單元）為實體程式化單元701(4)~708(4)中最後被程式化的實體程式化單元。並且，記憶體管理電路502根據第二資料820(1)~820(32)產生陣列錯誤校正碼820，在第二程式化模式中根據第二程式化順序將陣列錯誤校正碼820程式化至實體程式化單元701(8)~708(8)（亦稱，第二超實體程式化單元）的實體程式化單元708(7)中。其中，第二程式化順序例如是從第二平面PL(8)依序程式化至第一平面PL(1)，因此實體程式化單元701(8)（亦稱，第二實體程式化單元）為實體程式化單元701(8)~708(8)中最後被程式化的實體程式化單元。於此，第一程式化順序不同於第二程式化順序，而實體程式化單元701(4)於實體程式化單元701(4)~708(4)中的相對位置不同於實體程式化單元708(8)於實體程式化單元701(8)~708(8)中的相對位置。而本範例實施例不限制第一資料810(1)~810(32)及第二資料820(1)~820(32)的程式化順序。如此一來，陣列錯誤校正碼810與陣列錯誤校正碼820可以因程式化順序的不同，而被程式化至不同的晶片致能群組中。
在另一範例實施例中，用於產生第一陣列錯誤校正碼的第一資料的資料量與用於產生第二陣列錯誤校正碼的第二資料的資料量不同。第一陣列錯誤校正碼與第二陣列錯誤校正碼可校正的實體程式化單元的數量不同。舉例來說，第一資料的資料量為28個實體程式化單元可儲存的資料量，第二資料的資料量為32個實體程式化單元可儲存的資料量。記憶體管理電路502將第一資料及所產生的第一陣列錯誤校正碼依序程式化至實體程式化單元中，接著將第二資料及所產生的第二陣列錯誤校正碼依序程式化至實體程式化單元中。基此，第一陣列錯誤校正碼與第二陣列錯誤校正碼可以因產生陣列錯誤校正碼的資料量的不同，而被程式化至不同的晶片致能群組中。
在上述實施例中，記憶體管理電路502可根據接收的資料產生包括多個部分陣列錯誤校正碼的陣列錯誤校正碼，本發明不在此限制。並且，記憶體管理電路502可將所產生的多個部分陣列錯誤校正碼寫入超實體程式化單元包括連續的實體程式化單元中。
在上述實施例中，超實體抹除單元為最小的資料抹除管理單位，並且超實體抹除單元具有複數個實體程式化單元。根據本範例實施例所提供的資料寫入方法，在一範例實施例中，程式化至超實體抹除單元中包含的各晶片致能群組的陣列錯誤校正碼的組數相同。例如，參照圖7，超實體抹除單元可包含晶片致能CE(0)及晶片致能CE(1)，並且程式化至晶片致能CE(0)的陣列錯誤校正碼的組數相同於程式化至晶片致能CE(1)的第二陣列錯誤校正碼的組數。
相較於陣列錯誤校正碼，錯誤校正碼還包括冗餘錯誤校正碼。在一範例實施例中，記憶體管理電路502將一個第一資料寫入至一或多個實體抹除單元以後，會根據該第一資料產生一個冗餘錯誤校正碼。此冗餘錯誤校正碼是用以校正被寫入至少部分第一資料的單個實體程式化單元中的部分位元。其中，冗餘錯誤校正碼能校正的位元數會小於陣列錯誤校正碼能校正的位元數。舉例來說，冗餘錯誤校正碼是儲存在冗餘位元區中，只能校正單個實體程式化單元中資料位元區的資料的部分位元。在此範例實施例中，冗餘錯誤校正碼是由記憶體管理電路502所產生，然而，冗餘錯誤校正碼也可以由錯誤檢查與校正電路512所產生，本發明並不在此限制。
圖11是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。請參照圖11，在步驟S1102中，從主機系統接收第一資料及第二資料。在步驟S1104中，根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼。在步驟S1106中，使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中。在步驟S1108中，使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中。
圖12是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。請參照圖12，在步驟S1202中，從主機系統接收第一資料、第二資料及第三資料。在步驟S1204中，根據所述第一資料產生第一部分陣列錯誤校正碼，根據所述第二資料產生第二部分陣列錯誤校正碼，根據所述第三資料產生第三部分陣列錯誤校正碼。在步驟S1206中，將所述第一部分陣列錯誤校正碼、所述第二部分陣列錯誤校正碼及所述第三部分陣列錯誤校正碼暫存在緩衝記憶體中。在步驟S1208中，從主機系統接收第四資料，並根據所述第四資料產生第四部分陣列錯誤校正碼。在步驟S1210中，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別寫入至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中，並將所述第三部分陣列錯誤校正碼及所述第四部分陣列錯誤校正碼分別寫入至所述第二晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
圖11與12中各步驟已詳細說明如上，在此便不再贅述。然而，圖11與12中各步驟可以實作為多個程式碼或是電路，本發明並不在此限制。此外，圖11與12的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明並不在此限制。
特別地，本發明範例實施例提出的資料寫入方法可使得每個晶片致能群組包括的陣列錯誤校正碼的數量盡可能相同。在另一範例實施例中，還可使得每個平面包括的陣列錯誤校正碼的數量盡可能相同。據此，陣列錯誤校正碼可平均地分散在各晶片致能中。
綜上所述，本發明範例實施例提出的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置透過將陣列錯誤校正碼平均分散在不同晶片致能中，可使記憶體在讀取資料時平均讀取各晶片致能中儲存的資料，進而提升資料讀取效率。在其它實施例中，進一步透過將陣列錯誤校正碼儲存在同一晶片致能的不同平面，可使記憶體在讀取資料時減少使用單平面的方式讀取資料的機會，並且可平均讀取各晶片致能中儲存的資料，進而提升資料讀取效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 410(0)~410(N):實體抹除單元 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:緩衝記憶體 510:電源管理電路 512:錯誤檢查與校正電路 60(0)~60(m):通道 61(0)~61(n):管理單元 CE(0), CE(1):晶片致能 PL(1)~PL(8):平面 701(0)~701(M), 702(0)~702(M), 703(0)~703(M), 704(0)~704(M), 705(0)~705(M), 706(0)~706(M), 707(0)~707(M), 708(0)~708(M):實體程式化單元 810(1)~810(32), 820(1)~820(32), 830(1)~830(16), 840(1)~840(16):資料 810, 811, 820, 812, 821, 822, 831, 832, 841, 842:陣列錯誤校正碼 S1102:步驟(從主機系統接收第一資料及第二資料) S1104:步驟(根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼) S1106:步驟(使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中) S1108:步驟(使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中) S1202:步驟(從主機系統接收第一資料、第二資料及第三資料) S1204:步驟(根據所述第一資料產生第一部分陣列錯誤校正碼，根據所述第二資料產生第二部分陣列錯誤校正碼，根據所述第三資料產生第三部分陣列錯誤校正碼) S1206:步驟(將所述第一部分陣列錯誤校正碼、所述第二部分陣列錯誤校正碼及所述第三部分陣列錯誤校正碼暫存在緩衝記憶體中) S1208:步驟(從主機系統接收第四資料，並根據所述第四資料產生第四部分陣列錯誤校正碼) S1110:步驟(將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別寫入至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中，並將所述第三部分陣列錯誤校正碼及所述第四部分陣列錯誤校正碼分別寫入至所述第二晶片致能群組包括的不同所述平面的所述多個實體程式化單元中)
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的管理單元的示意圖。 圖8-圖10是根據本發明的一範例實施例所繪示的寫入陣列錯誤校正碼的示意圖。 圖11是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。 圖12是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
S1102:步驟(從主機系統接收第一資料及第二資料)
S1104:步驟(根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼)
S1106:步驟(使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中)
S1108:步驟(使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中)

Claims (27)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組，且所述資料寫入方法包括： 從主機系統接收第一資料及第二資料； 根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼； 使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中；以及 使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中，所述第二程式化模式不同於所述第一程式化模式， 其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
  2. 如請求項1所述的資料寫入方法，其中所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
  3. 如請求項1所述的資料寫入方法，其中在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元， 在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元， 其中所述第一程式化順序不同於所述第二程式化順序。
  4. 如請求項3所述的資料寫入方法，其中所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元， 其中所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
  5. 如請求項1所述的資料寫入方法，其中一超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
  6. 如請求項1所述的資料寫入方法，其中所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
  7. 如請求項6所述的資料寫入方法，所述方法更包括： 將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中；以及 在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
  8. 如請求項1所述的資料寫入方法，其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼，所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據一奇偶校正演算法修正產生錯誤的所述實體程式化單元，所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
  9. 如請求項1所述的資料寫入方法，所述方法更包括： 根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元， 其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
  10. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組，其中所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以從所述主機系統接收第一資料及第二資料， 所述記憶體管理電路更用以根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼， 所述記憶體管理電路更用以使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中，並且 所述記憶體管理電路更用以使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中，所述第二程式化模式不同於所述第一程式化模式， 其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
  11. 如請求項10所述的記憶體控制電路單元，其中所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
  12. 如請求項10所述的記憶體控制電路單元，其中所述記憶體管理電路更用以在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元，並且 所述記憶體管理電路更用以在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元， 其中所述第一程式化順序不同於所述第二程式化順序。
  13. 如請求項12所述的記憶體控制電路單元，其中所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元， 其中所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
  14. 如請求項10所述的記憶體控制電路單元，其中一超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
  15. 如請求項10所述的記憶體控制電路單元，其中所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
  16. 如請求項15所述的記憶體控制電路單元，其中所述記憶體管理電路更用以將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中，並且 所述記憶體管理電路更用以在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
  17. 如請求項10所述的記憶體控制電路單元，其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼， 所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據一奇偶校正演算法修正產生錯誤的所述實體程式化單元， 所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
  18. 如請求項10所述的記憶體控制電路單元，其中所述記憶體管理電路更用以根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元， 其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
  19. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個管理單元，所述多個管理單元包括多個晶片致能群組，每個所述多個晶片致能群組包括多個平面，每個所述多個平面包括多個實體程式化單元，所述多個晶片致能群組包括第一晶片致能群組及第二晶片致能群組；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以從所述主機系統接收第一資料及第二資料， 所述記憶體控制電路單元更用以根據所述第一資料產生第一陣列錯誤校正碼，並根據所述第二資料產生第二陣列錯誤校正碼， 所述記憶體控制電路單元更用以使用第一程式化模式將包括所述第一陣列錯誤校正碼的第一群組程式化至所述第一晶片致能群組中，並且 所述記憶體控制電路單元更用以使用第二程式化模式將包括所述第二陣列錯誤校正碼的第二群組程式化至所述第二晶片致能群組中，所述第二程式化模式不同於所述第一程式化模式， 其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼分別用以校正存有所述第一資料及所述第二資料的所述多個實體程式化單元。
  20. 如請求項19所述的記憶體儲存裝置，其中所述第一資料的資料量與所述第二資料的資料量不同，所述第一陣列錯誤校正碼與所述第二陣列錯誤校正碼可校正的所述多個實體程式化單元的數量不同。
  21. 如請求項19所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以在所述第一程式化模式中根據第一程式化順序將所述第一陣列錯誤校正碼程式化至第一超實體程式化單元，並且 所述記憶體控制電路單元更用以在所述第二程式化模式中根據第二程式化順序將所述第二陣列錯誤校正碼程式化至第二超實體程式化單元， 其中所述第一程式化順序不同於所述第二程式化順序。
  22. 如請求項21所述的記憶體儲存裝置，其中所述第一超實體程式化單元具有複數個實體程式化單元，其中，第一實體程式化單元為所述第一超實體程式化單元中最後被程式化的實體程式化單元， 其中所述第二超實體程式化單元具有複數個實體程式化單元，其中，第二實體程式化單元為所述第二超實體程式化單元中最後被程式化的實體程式化單元，且所述第一實體程式化單元於所述第一超實體程式化單元中的相對位置不同於所述第二實體程式化單元於所述第二超實體程式化單元中的相對位置。
  23. 如請求項19所述的記憶體儲存裝置，其中一超實體抹除單元中包含所述第一晶片致能群組及所述第二晶片致能群組，其中程式化至所述第一晶片致能群組的所述第一陣列錯誤校正碼的組數相同於程式化至所述第二晶片致能群組的所述第二陣列錯誤校正碼的組數，其中所述超實體抹除單元為最小的資料抹除管理單位。
  24. 如請求項19所述的記憶體儲存裝置，其中所述第一陣列錯誤校正碼包括第一部分陣列錯誤校正碼及第二部分陣列錯誤校正碼。
  25. 如請求項24所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以將所述第一部分陣列錯誤校正碼暫存在緩衝記憶體中，並且 所述記憶體控制電路單元更用以在根據所述第一資料產生所第二部分陣列錯誤校正碼之後，將所述第一部分陣列錯誤校正碼及所述第二部分陣列錯誤校正碼分別程式化至所述第一晶片致能群組包括的不同所述平面的所述多個實體程式化單元中。
  26. 如請求項19所述的記憶體儲存裝置，其中所述第一陣列錯誤校正碼及所述第二陣列錯誤校正碼為奇偶校正碼， 所述第一陣列錯誤校正碼用以當存有所述第一資料的所述實體程式化單元的至少其中之一產生錯誤時，根據一奇偶校正演算法修正產生錯誤的所述實體程式化單元， 所述第二陣列錯誤校正碼用以當存有所述第二資料的所述實體程式化單元的至少其中之一產生錯誤時，根據所述奇偶校正演算法修正產生錯誤的所述實體程式化單元。
  27. 如請求項19所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以根據所述第一資料產生冗餘錯誤校正碼，所述冗餘錯誤校正碼用以校正被寫入至少部分所述第一資料的單個所述實體程式化單元， 其中所述冗餘錯誤校正碼能校正的位元數小於所述第一陣列錯誤校正碼能校正的位元數。
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