TW202203228A - 存取多位階記憶體單元 - Google Patents

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Abstract

本發明描述用於存取一多位階記憶體單元之方法、系統及裝置。記憶體裝置可執行包含預讀取部分及一讀取部分之一讀取操作以存取該多位階記憶體單元。在該預讀取部分期間，該記憶體裝置可將複數個電壓施加至複數個記憶體單元以識別儲存一第一邏輯狀態之記憶體單元之一可能分佈。在該讀取部分期間，該記憶體裝置可基於執行該預讀取部分將一第一讀取電壓施加至一記憶體單元。該記憶體裝置可在基於該第一讀取電壓之該讀取部分期間將一第二讀取電壓施加至該記憶體單元。該記憶體裝置可基於施加該第一讀取電壓及該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。

Description

存取多位階記憶體單元
技術領域係關於存取一多位階記憶體單元。
下文大體上係關於一或多個記憶體系統且更明確言之係關於存取一多位階記憶體單元。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體單元程式化為各種狀態而儲存資訊。舉例而言，二進位記憶體單元可經程式化為兩個支援狀態之一者，其等通常藉由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體單元可支援更多個狀態，可儲存該等狀態之任一者。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體(例如，FeRAM)可甚至在不存在一外部電源之情況下維持其等儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可在與一外部電源斷開連接時丟失其等儲存狀態。FeRAM可能夠達成類似於揮發性記憶體之密度，但可歸因於使用一鐵電電容器作為一儲存裝置而具有非揮發性性質。
改良記憶體裝置通常可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少功率消耗、或減少製造成本以及其他度量。可期望將多個資訊位元儲存於一記憶體單元中以在不增加一實體記憶體單元密度之情況下增加一資料儲存密度。
本專利申請案主張Sarpatwari等人在2020年7月10日申請之讓渡給其受讓人之標題為「ACCESSING A MULTI-LEVEL MEMORY CELL」之美國專利申請案第16/926,556號之優先權且該案之全部內容以引用之方式明確併入本文中。
包含硫屬化物材料之一自選擇記憶體單元可為經組態以儲存三個或更多個獨有狀態之一多位階單元之一實例。因而，一單一多位階自選擇記憶體單元可經組態以儲存大於一個資料位元。在一些情況中，可藉由在一字線與一數位線之間施加一偏壓而選擇一自選擇記憶體單元。儲存於一自選擇記憶體單元中之邏輯狀態可基於施加至自選擇記憶體單元之一程式化脈衝之一極性及用於偵測藉由自選擇記憶體單元儲存之狀態之一讀取脈衝之極性。對於一些多位階自選擇記憶體單元，為將一或多個中間記憶體狀態程式化至自選擇記憶體單元，可使用包含兩個脈衝之一程式化脈衝序列。在一些情況中，可使用具有相同或不同極性或相同或不同量值之一或多個脈衝。
描述用於存取儲存三個或更多個狀態之一多位階自選擇記憶體單元之裝置、系統及技術。用於一多位階自選擇記憶體單元之一讀取操作可包含兩個或更多個部分，包含一預讀取部分及一讀取部分。在預讀取部分期間，可將複數個不同電壓施加至一記憶體裝置之複數個分割區。記憶體裝置可識別與儲存一第一邏輯狀態之記憶體單元相關聯之一可能分佈。根據該分佈，記憶體裝置可選擇一第一讀取電壓以基於執行預讀取部分而區分儲存第一邏輯狀態與一第二邏輯狀態。記憶體裝置亦可選擇一第二讀取電壓以基於第一讀取電壓而區分儲存第二邏輯狀態與一第三邏輯狀態。記憶體裝置可基於施加第一讀取電壓及第二讀取電壓而判定邏輯狀態。
藉由在預讀取部分期間施加複數個電壓且在讀取部分期間施加一第一及第二讀取電壓而存取多位階記憶體單元可藉由基於一記憶體裝置中之當前條件選擇讀取電壓而改良一讀取操作之讀取裕度。在一些實例中，此等技術可藉由基於在預讀取部分期間施加之電壓選擇第一讀取電壓而節省電流及功率。在此等情況中，每記憶體單元儲存三個或更多個邏輯狀態之一多位階讀取可增加每記憶體單元存取之位元數量，藉此改良自選擇記憶體單元之效能。
最初在如參考圖1至圖2描述之記憶體陣列之背景內容中描述本發明之特徵。在展示臨限電壓之分佈之背景內容圖式及時序圖中描述本發明之特徵，如參考圖3至圖4描述。藉由與存取一多位階記憶體單元有關之一設備圖式及流程圖進一步繪示且參考設備圖式及流程圖描述本發明之此等及其他特徵，如參考圖5至圖8描述。
圖1繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一例示性記憶體裝置100。記憶體裝置100亦可被稱為一電子記憶體設備。展示記憶體裝置100之組件及特徵以繪示功能相互關係，可不繪示其等在記憶體裝置100內之實際實體位置。記憶體裝置100包含一個三維(3D)記憶體陣列。記憶體陣列包含可程式化以儲存不同狀態的記憶體單元105。在一些實例中，各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些實例中，一記憶體單元105可經組態以儲存多於兩個邏輯狀態。在一些實例中，一記憶體單元105可包含一自選擇記憶體單元。儘管用一數值指示符標記包含於圖1中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以努力增加所描繪特徵之可見性及清晰度。
3D記憶體陣列可包含形成於彼此頂部上的兩個或更多個二維(2D)記憶體陣列。相較於2D陣列，此可增加可放置或產生在一單一晶粒或基板上之記憶體單元之數量，此繼而可減少生產成本或增加記憶體裝置之效能或兩者。基於圖1中描繪之實例，記憶體陣列包含記憶體單元105之兩個層級且因此可視為一3D記憶體陣列；然而，層級數量不限於兩個。各層級可經對準或定位使得記憶體單元105可跨各層級彼此對準(完全地、重疊或近似地)，從而形成一記憶體單元堆疊145。在一些情況中，記憶體單元堆疊145可包含鋪置於彼此頂部上同時兩者共用一存取線之多個自選擇記憶體單元，如下文所闡釋。在一些情況中，自選擇記憶體單元可為經組態以使用多位階儲存技術來儲存一個以上資料位元的多位階自選擇記憶體單元。
在一些實例中，記憶體單元105之各列連接至一存取線110，且記憶體單元105之各行連接至一位元線115。存取線110及位元線115可實質上彼此垂直且可產生一記憶體單元陣列。一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同導電線(諸如一位元線115)。即，一位元線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。其他組態可為可行的，舉例而言，一第三材料可與一下部材料共用一存取線110。一般而言，一個記憶體單元105可定位於兩條導電線(諸如一存取線110及一位元線115)之相交點處。此相交點可被稱為一記憶體單元之位址。一目標記憶體單元105可為定位於一通電存取線110與位元線115之相交點處的一記憶體單元105；即，存取線110及位元線115可經通電以便讀取或寫入在其等相交點處之一記憶體單元105。與相同存取線110或位元線115電子通信(例如，連接至相同存取線110或位元線115)之其他記憶體單元105可被稱為未標定記憶體單元105。
如上文論述，電極可耦合至一記憶體單元105及一存取線110或一位元線115。術語電極可係指一電導體，且在一些情況中，可用作至一記憶體單元105之一電接觸件。一電極可包含在記憶體裝置100之元件或組件之間提供一導電路徑的一跡線、導線、導電線、導電材料或類似者。在一些實例中，一記憶體單元105可包含定位於一第一電極與一第二電極之間的硫屬化物材料。第一電極之一側可耦合至一存取線110且第一電極之另一側耦合至硫屬化物材料。另外，第二電極之一側可耦合至一位元線115且第二電極之另一側耦合至硫化物材料。第一電極與第二電極可為相同材料(例如，碳)或不同材料。
可藉由啟動或選擇存取線110及數位線115而對記憶體單元105執行操作(諸如讀取及寫入)。在一些實例中，存取線110亦可被稱為字線110，且位元線115亦可被稱為數位線115。在不失理解或操作之情況下，對字線及位元線或其等類似物之引用可互換。啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及位元線115可由導電材料製成，諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體、或其他導電材料、合金、化合物或類似者。
可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。舉例而言，一列解碼器120可自記憶體控制器140接收一列位址且基於該經接收之列位址啟動適當字線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取在其等相交點處之記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。舉例而言，可將一電壓施加至一記憶體單元105 (使用對應字線110及位元線115)且一所得電流之存在可取決於記憶體單元105之所施加電壓及臨限電壓。在一些情況中，可施加大於一個電壓。此外，若一所施加電壓並未導致電流流動，則可施加其他電壓直至藉由感測組件125偵測一電流。藉由評估導致電流流動之電壓，可判定記憶體單元105之經儲存邏輯狀態。在一些情況中，電壓可在量值上斜升直至偵測一電流流動。在其他情況中，可循序地施加經判定電壓直至偵測一電流。同樣地，可將一電流施加至一記憶體單元105且產生該電流之電壓之量值可取決於記憶體單元105之電阻或臨限電壓。
感測組件125可包含各種電晶體或放大器以便偵測及放大信號之一差異(此可被稱為鎖存)。接著，可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸入/輸出135。在一些情況中，感測組件125可為一行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。感測組件可在不失其功能目的之情況下與行解碼器或列解碼器相關聯。
可藉由類似地啟動相關字線110及數位線115而設定或寫入一記憶體單元105且可將至少三個邏輯值儲存於記憶體單元105中。在一些情況中，可將大於三個邏輯值儲存於記憶體單元105中。行解碼器130或列解碼器120可接受待寫入至記憶體單元105之資料(舉例而言，輸入/輸出135)。在包含硫屬化物材料之一自選擇記憶體單元之情況中，可藉由在一預讀取部分期間施加複數個預讀取電壓且接著在一讀取部分期間施加一第一讀取電壓及一第二讀取電壓而寫入一記憶體單元105以儲存資料。第一讀取電壓及第二讀取電壓之量值及極性可變化。下文參考圖3A、圖3B、圖4A及圖4B更詳細地論述此程序。
記憶體控制器140可透過各種組件(舉例而言，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體裝置100之操作期間所使用之各種電壓或電流。
記憶體控制器140可經組態以存取一多位階記憶體單元。舉例而言，記憶體控制器140可經組態以執行一預讀取部分及一讀取部分以存取多位階記憶體單元。在預讀取部分期間，記憶體控制器140可將複數個不同電壓施加至一記憶體裝置之複數個分割區(例如，各分割區包含一定量之記憶體單元)。記憶體控制器140可識別與儲存一第一邏輯狀態之記憶體單元相關聯之一分佈。
基於經識別分佈，記憶體控制器140可選擇一第一讀取電壓以區分儲存第一邏輯狀態與一第二邏輯狀態且施加第一讀取電壓作為讀取部分的部分。接著，記憶體控制器140可選擇一第二讀取電壓以區分儲存第二邏輯狀態與一第三邏輯狀態，且施加第二讀取電壓作為讀取部分的部分。選定第二讀取電壓可基於選定第一讀取電壓。記憶體裝置可基於施加第一讀取電壓及第二讀取電壓而判定邏輯狀態(例如，第一、第二或第三邏輯狀態)。經由預讀取部分及讀取部分存取多位階記憶體單元可節省電流且改良多位階記憶體單元之效能。
圖2繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一記憶體陣列200之一實例。記憶體陣列200可為參考圖1描述之記憶體陣列之部分之一實例。記憶體陣列200可包含定位於一基板204上方之一第一記憶體單元陣列或層疊205及位於第一陣列或層疊205頂部上之第二記憶體單元陣列或層疊210。記憶體陣列200亦可包含字線110-a及字線110-b、及位元線115-a，其等可為如參考圖1描述之字線110及位元線115之實例。第一層疊205及第二層疊210之記憶體單元各可具有一或多個自選擇記憶體單元。儘管用一數值指示符標記包含於圖2中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以努力增加所描繪特徵之可見性及清晰度。
第一層疊205之自選擇記憶體單元可包含第一電極215-a、硫屬化物材料220-a及第二電極225-a。另外，第二層疊210之自選擇記憶體單元可包含一第一電極215-b、硫屬化物材料220-b、及第二電極225-b。在一些實例中，第一層疊205及第二層疊210之自選擇記憶體單元可具有共同導電線，使得各層疊205及210之對應自選擇記憶體單元可共用如參考圖1描述之位元線115或字線110。舉例而言，第二層疊210之第一電極215-b及第一層疊205之第二電極225-a可耦合至位元線115-a，使得位元線115-a由垂直相鄰自選擇記憶體單元共用。
記憶體陣列200之架構可被稱為一交叉點架構，其中在一字線與一位元線之間之一拓撲交叉點處形成一記憶體單元，如圖2中繪示。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。舉例而言，交叉點架構相較於其他架構可具有縮小之面積及因此增加之記憶體單元密度之記憶體單元。舉例而言，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體單元之選擇組件且相較於交叉點架構可具有一更大記憶體單元面積。
在一些架構中，複數條字線可形成於平行於一基板之平行平面或階層上。複數條字線可經組態以包含複數個孔以允許複數條位元線正交於字線之平面形成，使得複數條位元線之各者穿透一組垂直對準孔(例如，位元線相對於字線及水平基板之平面垂直安置)。包含儲存元件之記憶體單元(例如，包含硫屬化物材料之自選擇記憶體單元)可形成於字線及位元線之交叉點(例如，該組垂直對準孔中之字線與位元線之間之空間)處。以與上文參考圖1描述類似之一方式，可藉由選擇各自存取線(例如，一位元線及一字線)且施加電壓或電流脈衝而操作(例如，讀取及/或程式化)記憶體單元(例如，包含硫屬化物材料之自選擇記憶體單元)。
雖然圖2之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，自選擇記憶體單元之一單一記憶體層疊(其可被稱為一個二維記憶體)可建構於一基板204上方。在一些實例中，記憶體單元之三個或四個記憶體層疊可以類似於一個三維交叉點架構中之一方式組態。在一些實例中，記憶體層疊之一或多者可包含包含硫屬化物材料220之自選擇記憶體單元。硫屬化物材料220可(舉例而言)包含硫屬化物玻璃，諸如(舉例而言)硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之一合金。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫屬化物材料可被稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些實例中，可藉由使用一位元線115及一字線110將預讀取電壓及一或多個讀取電壓施加至自選擇記憶體單元而存取包含硫屬化物材料220之一自選擇記憶體單元。在一個實例中，與一自選擇記憶體單元相關聯之一控制器可將複數個電壓(例如，預讀取電壓)施加至複數個自選擇記憶體單元。基於自施加複數個電壓識別之一分佈，可判定一第一讀取電壓且將其施加至自選擇記憶體單元。可基於經判定第一讀取電壓而判定一第二讀取電壓，且將其施加至自選擇記憶體單元。在此等情況中，與自選擇記憶體單元相關聯之一控制器可基於施加第一讀取電壓及第二讀取電壓而判定藉由記憶體單元儲存之邏輯狀態。
圖3A繪示展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一自選擇記憶體單元之臨限電壓之分佈之一圖式300之一實例。一多位階自選擇記憶體單元可經組態以使用一多位階儲存技術來儲存表示多個資料位元之一邏輯狀態。電壓分佈描繪可讀取之邏輯狀態。臨限電壓分佈可表示用於存取多位階記憶體單元之一多位階單元程式化方案。
在圖3A之實例中，分佈305可表示一設定狀態(例如，第一邏輯狀態)，分佈310可表示一中間狀態(例如，第二邏輯狀態)，且分佈315可表示一重設狀態(例如，第三邏輯狀態)。在一些情況中，分佈305、310及315可展現對應於各邏輯狀態之一電壓分佈之一中間電壓值(諸如一正態分位數)。在一些實例中，兩個分佈可具有一重疊部分，因此在該兩個分佈之間可能不具有明顯分離。在一些實例中，各分佈可能不圍繞其中值對稱。在一些實例中，各分佈可展現不同範圍之電壓值。在一些情況中，可以具有與設定狀態(例如，分佈305)或重設狀態(例如，分佈315)相同之一極性之電壓程式化中間狀態(例如，分佈310)。在一些情況中，圖式300可包含表示更多個邏輯狀態之分佈。舉例而言，圖式300可包含表示一第四邏輯狀態、一第五邏輯狀態或更多邏輯狀態之分佈。
圖3B繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一時序圖360之一實例。時序圖360可包含一預讀取部分320及一讀取部分325。時序圖360可標繪相對於時間(x軸)施加至記憶體單元之一或多個脈衝(y軸)之電壓之一量值。
時序圖360之預讀取部分320可包含複數個電壓330。複數個電壓330可為預讀取電壓之一實例。在預讀取部分320期間，可將複數個電壓330施加至不同組記憶體單元。舉例而言，記憶體裝置可將複數個電壓330施加至複數個記憶體單元作為一讀取操作之一預讀取部分320之部分。可使用讀取操作之預讀取部分來判定藉由記憶體單元儲存之至少一個邏輯狀態之一分佈。與藉由記憶體單元儲存之一第一邏輯狀態相關聯之電壓臨限值可隨時間基於改變記憶體裝置中之條件而漂移。使用在預讀取部分期間判定之分佈，可選擇可減少或減輕在讀取操作期間出錯之可能性之讀取電壓。
複數個電壓330可包含至少一第一電壓335-a、一第二電壓335-b及一第三電壓335-c。複數個電壓330可為與第一讀取電壓340相同之一極性。在一些情況中，複數個電壓330之各者之量值可不同於第一讀取電壓340之一量值345。舉例而言，第一電壓335-a、第二電壓335-b及第三電壓335-c之各者之量值可小於第一讀取電壓340之量值345。
在一些情況中，預讀取部分320可包含將不同電壓(例如，複數個電壓330)施加至記憶體陣列之一或多個分割區。記憶體陣列可包含複數個分割區，其中各分割區可包含複數個記憶體單元(例如，兩個或更多個記憶體單元)。作為預讀取部分320之部分，記憶體裝置可將一第一電壓335-a施加至複數個記憶體單元之一第一分割區且識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量。接著，記憶體裝置可將一第二電壓335-b施加至複數個記憶體單元之一第二分割區且識別其中發生突返事件之該第二分割區之記憶體單元之第二數量。記憶體裝置可將一第三電壓335-c施加至複數個記憶體單元之一第三分割區且識別其中發生突返事件之該第三分割區之記憶體單元之第三數量。基於記憶體單元之第一數量、第二數量及第三數量，記憶體裝置可識別第一讀取電壓340之一量值345或一極性或該兩者，如下文進一步詳細描述。
在一些實例中，記憶體裝置可將任何數量之複數個電壓330施加至任何數量之記憶體單元或分割區。舉例而言，記憶體裝置可將不同電壓330施加至複數個記憶體單元之不同分割區且識別其中發生突返事件之記憶體單元之數量。在此等情況中，記憶體裝置可基於記憶體單元之數量而識別第一讀取電壓340之量值345或一極性或該兩者。在一些情況中，記憶體裝置可將任何數量之複數個電壓330施加至一記憶體裝置之一子庫或位元。
在一些實例中，可將複數個電壓330施加至分割區之碼字。可將碼字劃分成碼字集區，使得可在不同電壓330下讀取各碼字集區。基於將複數個電壓330施加至碼字，記憶體裝置可接著識別記憶體單元中之邏輯狀態之一者之一可能分佈。舉例而言，記憶體裝置可組合預讀取資料(例如，與施加第一電壓335-a、第二電壓335-b及第三電壓335-c相關聯之資料)以判定分佈之一形狀。在此等情況中，記憶體裝置可彙總與將第一電壓335-a施加至第一分割區、將第二電壓335-b施加至第二分割區及將第三電壓335-c施加至第三分割區相關聯之資料。預讀取資料之彙總可藉由減少讀取延時且基於預讀取資料選擇第一讀取電壓而改良記憶體裝置之效率。在一些情況中，記憶體裝置可藉由識別與儲存一第一邏輯狀態之記憶體單元相關聯之臨限電壓之一或多個可能分佈(例如，分佈305)而判定分佈之一形狀。
可基於在不同電壓330 (例如，第一電壓335-a、第二電壓335-b及第三電源335-c)下讀取記憶體單元且判定與各分佈(例如，分佈305、310及315)相關聯之一電壓漂移而判定分佈之形狀。記憶體裝置可將不同分割區斜升至不同電壓330且判定複數個電壓330 (例如，第一電壓335-a、第二電壓335-b及第三電源335-c)之各者下之位元定限量。增加量之位元定限可增加分佈之經判定形狀之準確度。在一些情況中，判定位元定限量可高於可識別發生一突返事件之一臨限值。
在一些情況中，與經歷一高電壓漂移之一分佈相比，經歷一低電壓漂移或未經歷電壓漂移之一分佈可被置於一較低優先級。舉例而言，分佈305可能幾乎未經歷電壓漂移而分佈310與分佈305相比可能經歷一較高電壓漂移。基於電壓漂移，可在經歷小電壓漂移或未經歷電壓漂移之分佈與經歷高電壓漂移之分佈之間選擇第一讀取電壓340。記憶體裝置可對分佈進行排序且選擇最高優先級作為第一讀取電壓340之一起點。
時序圖360可包含預讀取部分320之後之一讀取部分325。讀取部分325可包含一第一讀取電壓340及一第二讀取電壓350。使用與可能分佈及分佈之形狀相關聯之該資訊，記憶體裝置可針對操作之讀取部分325選擇第一讀取電壓340。在一些實例中，記憶體裝置可藉由預讀取設定狀態(例如，分佈305)而對碼字中之設定位元之數量進行計數。可基於彙總預讀取資料、識別臨限電壓之一或多個可能分佈或該兩者而判定第一讀取電壓340。在一些實例中，可基於與預讀取部分320相關聯之資料而判定第一讀取電壓340之量值345或一極性或該兩者。
記憶體裝置可將第一讀取電壓340施加至複數個記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之讀取部分325之部分。在一些情況中，記憶體裝置可基於施加複數個電壓330而識別第一讀取電壓340之一量值345。記憶體裝置亦可判定第一讀取電壓340之一極性。舉例而言，記憶體裝置可判定第一讀取電壓340之極性係一正極性。
在一些情況中，第一讀取電壓340可介於相關聯分佈305之一電壓與相關聯於分佈310之一電壓之間。在此等情況中，記憶體裝置可判定第一讀取電壓340介於一第一類型之狀態(例如，分佈305)之一電壓與一第二類型之狀態(例如，分佈310)之一電壓之間。第一類型之狀態可能夠藉由在發生一突返事件之後被干擾之記憶體單元儲存。第二類型之狀態可能夠藉由在發生突返事件之後增強的記憶體單元儲存。在一些實例中，記憶體裝置可基於施加第一讀取電壓340而讀取與分佈305相關聯之邏輯狀態。
可在施加第一讀取電壓340之後誘發一讀取干擾。在此等情況中，可對記憶體單元執行一寫回操作以減少對記憶體單元之一中間狀態(例如，分佈310)之讀取干擾。記憶體裝置可偵測與分佈310相關聯之中間狀態且基於施加第一讀取電壓340而判定是否發生一第一突返事件。接著，記憶體裝置可在判定藉由記憶體單元儲存之邏輯狀態係一中間狀態且判定發生第一突返事件之後對記憶體單元執行一重新程式化操作。在一些實例中，記憶體裝置可判定與分佈315相關聯之邏輯狀態未能經歷一突返事件，藉此避免對分佈315之一讀取干擾。
在一些實例中，記憶體裝置可識別來自施加第一讀取電壓340之一電壓漂移。在此等情況中，記憶體裝置可選擇一第二讀取電壓350以施加至記憶體單元。舉例而言，記憶體裝置可基於第一讀取電壓340與第二讀取電壓350之間之一偏移(例如，一預組態或預定偏移)而選擇第二讀取電壓350。在此等情況中，記憶體裝置可識別第一讀取電壓340之量值345與第二讀取電壓350之一量值355之間之一偏移。可使用此一偏移，此係因為在一些情況中，第一邏輯狀態之電壓臨限值之分佈之變化可類似於其他邏輯狀態之其他電壓臨限值之分佈之變化。
在一些情況中，記憶體裝置可判定分佈305之電壓漂移量可與分佈310之電壓漂移量相同。在此等情況中，記憶體裝置可基於恆定偏移(例如，電壓漂移量)而選擇第二讀取電壓350。分佈315之電壓漂移可大於分佈310及305之電壓漂移。在此等情況中，分佈315之感測窗可增加。記憶體裝置可基於判定第一讀取電壓之量值315、判定偏移或該兩者而判定第二讀取電壓350之量值355。舉例而言，第二讀取電壓350之量值355可大於第一讀取電壓340之量值345。
在施加第一讀取電壓340之後，記憶體裝置可將第二讀取電壓350施加至複數個記憶體單元之記憶體單元作為讀取操作之讀取部分325之部分。第二讀取電壓350可介於相關聯於分佈310之一電壓與相關聯於分佈315之一電壓之間。在此等情況中，記憶體裝置可判定第二讀取電壓350介於第二類型之狀態(例如，分佈310)之一電壓與一第三類型之狀態(例如，分佈315)之一電壓之間。第二類型可能夠藉由在發生一突返事件之後增強的記憶體單元儲存。第三類型可能夠藉由在發生突返事件之後被干擾之記憶體單元儲存。
在一些情況中，記憶體裝置可判定第二讀取電壓350之一極性。舉例而言，記憶體裝置可判定第二讀取電壓350之極性係一正極性。在此等情況中，第二讀取電壓350之極性與第一讀取電壓340之極性相同。在一些情況中，施加第二讀取電壓350可基於判定第二讀取電壓350，識別第二讀取電壓350之極性，識別第二讀取電壓350之量值355，或其等之一組合。在一些實例中，施加第二讀取電壓350可基於判定未能發生第一突返事件。
可藉由施加具有一相同極性之兩個讀取電壓而提高記憶體單元之效能，藉此防止記憶體裝置在讀取部分325期間改變讀取電壓之極性。在一讀取操作期間改變電壓之極性可增加讀取操作之一持續時間或可增加藉由讀取操作消耗之一功率或該兩者。在一些情況中，在讀取操作中包含識別讀取部分325之第一讀取電壓340之一預讀取部分320可增加每記憶體單元存取之位元量，減小記憶體晶粒之一大小，且減小記憶體陣列之一密度，藉此減少功率消耗且增加記憶體裝置之讀取、寫入及擦除操作。
在一些實例中，描述用於存取儲存大於三個狀態之一多位階自選擇記憶體單元之裝置、系統及技術。如參考圖3B描述，記憶體裝置可選擇第二讀取電壓350以基於第一讀取電壓340而區分儲存第二邏輯狀態與一第三邏輯狀態。在一些情況中，記憶體裝置可選擇一第三讀取電壓以基於第二讀取電壓350而區分儲存第三邏輯狀態與一第四邏輯狀態。在其他實例中，記憶體裝置可選擇一第四讀取電壓以基於第三讀取電壓而區分儲存第四邏輯狀態與一第五邏輯狀態。在此等情況中，記憶體裝置可基於施加第三讀取電壓及第四讀取電壓而判定第四或第五邏輯狀態。
圖4A繪示一圖式400之一實例，其展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一自選擇記憶體單元之臨限電壓之分佈。圖式400可為參考圖3A描述之圖式300之一實例。在一些情況中，圖式400可包含表示大於三個邏輯狀態之分佈。舉例而言，圖式400可包含表示一第四邏輯狀態、一第五邏輯狀態或更多邏輯狀態之分佈。
圖4B繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一時序圖460之一實例。時序圖460可包含一預讀取部分420及一讀取部分425。時序圖460可標繪相對於時間(x軸)施加至記憶體單元之一或多個脈衝(y軸)之電壓之一量值。
預讀取部分420及包含第一電壓435-a、第二電壓435-b及第三電壓435-c之複數個電壓430可各分別為參考圖3B描述之預讀取部分320、複數個電壓330、第一電壓335-a、第二電壓335-b及第三電壓335-c之一實例。藉由記憶體裝置執行且與預讀取部分420相關聯之操作可為藉由記憶體裝置執行且與參考圖3B描述之預讀取部分320相關聯之操作之實例。具有一量值445之第一讀取電壓440可為具有參考圖3B描述之量值345之第一讀取電壓340之實例。
在一些情況中，記憶體裝置可判定第二讀取電壓450之一極性。舉例而言，記憶體裝置可判定第二讀取電壓450之極性係一負極性。在此等情況中，第二讀取電壓450之極性不同於第一讀取電壓440之極性。記憶體裝置可將具有一第二極性之第二讀取電壓450施加至記憶體單元作為讀取操作之讀取部分425之部分。在一些情況中，相對於一參考電壓量值，第二讀取電壓450可具有不同於量值445之一量值455。
記憶體裝置可判定在與分佈405相關聯之設定狀態下發生一突返事件。在此等情況中，記憶體裝置可翻轉與分佈415相關聯之重設狀態之極性且判定在重設狀態下發生一突返事件。在此等情況中，可在發生突返事件之後加強設定狀態及重設狀態(例如，可在判定發生突返事件之後再新記憶體單元)。可選擇第一讀取電壓440之極性以加強(例如，與分佈405相關聯之)設定狀態，且可選擇第二讀取電壓450之極性以加強(例如，與分佈415相關聯之)重設狀態。
與分佈410相關聯之中間狀態可保持不受干擾，藉此與參考圖3B描述之寫回操作量相比減少對中間狀態執行之寫回操作量。記憶體裝置可判定針對中間狀態未能發生一突返事件。在此等情況中，記憶體裝置可基於缺少突返事件且缺少再新操作而判定與中間狀態相關聯之一電壓漂移。可選擇根據時序圖460之讀取操作以減少讀取干擾，而可選擇根據時序圖360之讀取操作以減少電壓漂移。
記憶體裝置可藉由施加具有相反極性之兩個循序讀取電壓而在讀取部分425期間改變第二讀取電壓450之極性(例如，變為與第一讀取電壓440之極性相反)。在一些實例中，第一讀取電壓440與第二讀取電壓450之間之極性之差異可減少對中間狀態(例如，分佈410)執行之寫回操作量。在一些情況中，可能不會基於使用相反極性之循序讀取電壓而對中間狀態執行寫回操作。在此等情況中，記憶體裝置可能不會干擾正極性或負極性之中間狀態，藉此與參考圖3B描述之讀取操作相比減少功率消耗且改良讀取操作之效率。由於中間狀態不受第一讀取電壓或第二讀取電壓干擾，故可不使用中間狀態之一寫回操作，藉此減少讀取操作之持續時間及功率消耗。
在一些實例中，描述用於存取儲存大於三個狀態之一多位階自選擇記憶體單元之裝置、系統及技術。如參考圖4B描述，記憶體裝置可選擇第二讀取電壓450以基於第一讀取電壓440而區分儲存第二邏輯狀態與一第三邏輯狀態。在一些情況中，記憶體裝置可選擇一第三讀取電壓以基於第二讀取電壓450而區分儲存第三邏輯狀態與一第四邏輯狀態。在其他實例中，記憶體裝置可選擇一第四讀取電壓以基於第三讀取電壓而區分儲存第四邏輯狀態與一第五邏輯狀態。在此等情況中，記憶體裝置可基於施加第三讀取電壓及第四讀取電壓而判定第四或第五邏輯狀態。
圖5展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一記憶體裝置505之一方塊圖500。記憶體裝置505可為如參考圖1至圖4描述之一記憶體裝置之態樣之一實例。記憶體裝置505可包含一預讀取組件510、一第一電壓組件515、一第二電壓組件520、一邏輯狀態組件525及一分割區組件530。此等模組之各者可彼此直接或間接地通信(例如，經由一或多個匯流排)。
預讀取組件510可將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分。在一些實例中，預讀取組件510可將一第一電壓施加至該組記憶體單元之一第一分割區。在一些實例中，預讀取組件510可將一第二電壓施加至該組記憶體單元之一第二分割區。
在一些實例中，預讀取組件510可基於第一數量及第二數量而識別第一讀取電壓之一量值或一極性或該兩者。在一些實例中，預讀取組件510可彙總與將第一電壓施加至第一分割區且將第二電壓施加至第二分割區相關聯之資料，其中識別第一讀取電壓之一第一量值基於彙總資料。
在一些實例中，預讀取組件510可基於第一數量及第二數量而識別與儲存一第一邏輯狀態之記憶體單元相關聯之臨限電壓之一或多個可能分佈，其中識別第一讀取電壓之量值或極性或該兩者基於識別臨限電壓之一或多個可能分佈。在一些實例中，預讀取組件510可將不同電壓施加至該組記憶體單元之不同分割區。在一些實例中，預讀取組件510可基於記憶體單元之數量而識別第一讀取電壓之一量值或一極性或該兩者。
第一電壓組件515可基於施加該組電壓將一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。在一些實例中，第一電壓組件515可基於施加該組電壓將具有一第一量值及一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。在一些實例中，第一電壓組件515可基於施加該組電壓將具有一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。
在一些實例中，第一電壓組件515可基於施加該組電壓而識別第一讀取電壓之一第一量值，其中施加第一讀取電壓基於識別第一讀取電壓之第一量值。在一些實例中，第一電壓組件515可判定第一讀取電壓介於能夠藉由在發生一突返事件之後被干擾之記憶體單元儲存之一第一類型之狀態之一電壓與能夠藉由在發生突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓之間，其中施加第一讀取電壓基於該判定。
在一些實例中，第一電壓組件515可識別第一讀取電壓之一極性，其中施加第一讀取電壓基於識別第一讀取電壓之極性。在一些實例中，第一電壓組件515可識別第一讀取電壓及第二讀取電壓之第一極性，其中施加第一讀取電壓及施加第二讀取電壓基於識別第一極性，其中第一極性係一正極性。在一些實例中，第一電壓組件515可識別第一讀取電壓之第一極性，其中施加第一讀取電壓基於識別第一讀取電壓之第一極性。
第二電壓組件520可基於施加第一讀取電壓將一第二讀取電壓施加至該組記憶體單元之記憶體單元作為讀取操作之一讀取部分的部分。在一些實例中，第二電壓組件520可基於施加第一讀取電壓將具有一第二量值及第一極性之一第二讀取電壓施加至記憶體單元作為讀取操作之讀取部分的部分。在一些實例中，第二電壓組件520可基於施加第一讀取電壓將具有一第二極性之一第二讀取電壓施加至記憶體單元作為讀取操作之讀取部分的部分。
在一些實例中，第二電壓組件520可基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值，其中施加第二讀取電壓基於識別第二讀取電壓之第二量值。在一些實例中，第二電壓組件520可基於識別第一讀取電壓之第一量值而識別第二讀取電壓之第二量值，其中施加第二讀取電壓基於識別第二讀取電壓之第二量值，其中第一量值小於第二量值。在一些實例中，第二電壓組件520可基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值，其中施加第二讀取電壓基於識別第二讀取電壓之第二量值，其中第一量值等於第二量值。
在一些實例中，第二電壓組件520可識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移，其中識別第二讀取電壓之第二量值基於偏移及第一量值。在一些實例中，第二電壓組件520可判定第二讀取電壓介於能夠藉由在發生一突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓與能夠藉由在發生突返事件之後被干擾之記憶體單元儲存之一第三類型之狀態之一電壓之間，其中施加第二讀取電壓基於該判定。
在一些實例中，第二電壓組件520可識別第二讀取電壓之一極性，其中施加第二讀取電壓基於識別第二讀取電壓之極性。在一些實例中，第二電壓組件520可識別第二讀取電壓之第二極性，其中施加第二讀取電壓基於識別第二讀取電壓之第二極性，其中第一極性係一正極性且第二極性係一負極性。
邏輯狀態組件525可基於施加第一讀取電壓且施加第二讀取電壓而判定藉由記憶體單元儲存之邏輯狀態。在一些實例中，邏輯狀態組件525可基於施加第一讀取電壓而判定是否發生一第一突返事件，其中施加第二讀取電壓基於判定未能發生第一突返事件。在一些實例中，邏輯狀態組件525可在基於判定發生第一突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對記憶體單元執行一重新程式化操作。
分割區組件530可基於施加第一電壓而識別其中發生一突返事件之第一分割區之記憶體單元之第一數量。在一些實例中，分割區組件530可基於施加第二電壓而識別其中發生突返事件之第二分割區之記憶體單元之第二數量。在一些實例中，分割區組件530可基於施加不同電壓而識別其中發生突返事件之記憶體單元之數量。
圖6展示繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一或若干方法600之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法600之操作。舉例而言，可藉由如參考圖5描述之一記憶體裝置執行方法600之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。額外地或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在605，記憶體裝置可將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分。可根據本文中描述之方法來執行605之操作。在一些實例中，可藉由如參考圖5描述之一預讀取組件執行605之操作之態樣。
在610，記憶體裝置可基於施加該組電壓將一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。可根據本文中描述之方法來執行610之操作。在一些實例中，可藉由如參考圖5描述之一第一電壓組件執行610之操作之態樣。
在615，記憶體裝置可基於施加第一讀取電壓將一第二讀取電壓施加至該組記憶體單元之記憶體單元作為讀取操作之讀取部分的部分。可根據本文中描述之方法來執行615之操作。在一些實例中，可藉由如參考圖5描述之一第二電壓組件執行615之操作之態樣。
在620，記憶體裝置可基於施加第一讀取電壓且施加第二讀取電壓而判定藉由記憶體單元儲存之邏輯狀態。可根據本文中描述之方法來執行620之操作。在一些實例中，可藉由如參考圖5描述之一邏輯狀態組件執行620之操作之態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法600。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將一第二讀取電壓施加至該組記憶體單元之該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
本文中描述之方法600及設備之一些實例可進一步包含用於基於施加該組電壓而識別第一讀取電壓之一第一量值的操作、特徵、構件或指令，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
本文中描述之方法600及設備之一些實例可進一步包含用於基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值的操作、特徵、構件或指令，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值。
本文中描述之方法600及設備之一些實例可進一步包含用於識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移的操作、特徵、構件或指令，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
在本文中描述之方法600及設備之一些實例中，施加該組電壓進一步可包含用於以下各者之操作、特徵、構件或指令：將一第一電壓施加至該組記憶體單元之一第一分割區；基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量；將一第二電壓施加至該組記憶體單元之一第二分割區；基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量；及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
本文中描述之方法600及設備之一些實例可進一步包含用於彙總與將第一電壓施加至第一分割區且將第二電壓施加至第二分割區相關聯之資料的操作、特徵、構件或指令，其中識別第一讀取電壓之一第一量值可基於彙總資料。
本文中描述之方法600及設備之一些實例可進一步包含用於基於第一數量及第二數量而識別與儲存一第一邏輯狀態之記憶體單元相關聯之臨限電壓之一或多個可能分佈的操作、特徵、構件或指令，其中識別第一讀取電壓之量值或極性或該兩者可基於識別臨限電壓之一或多個可能分佈。
在本文中描述之方法600及設備之一些實例中，第一分割區及第二分割區各包含該組記憶體單元之兩個或更多個記憶體單元。
本文中描述之方法600及設備之一些實例可進一步包含用於判定第一讀取電壓可介於能夠藉由可在發生一突返事件之後被干擾之記憶體單元儲存之一第一類型之狀態之一電壓與能夠藉由可在發生突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓之間的操作、特徵、構件或指令，其中施加第一讀取電壓可基於該判定。
本文中描述之方法600及設備之一些實例可進一步包含用於判定第二讀取電壓可介於能夠藉由可在發生一突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓與能夠藉由可在發生突返事件之後被干擾之記憶體單元儲存之一第三類型之狀態之一電壓之間的操作、特徵、構件或指令，其中施加第二讀取電壓可基於該判定。
本文中描述之方法600及設備之一些實例可進一步包含用於識別第一讀取電壓之一極性的操作、特徵、構件或指令，其中施加第一讀取電壓可基於識別第一讀取電壓之極性及識別第二讀取電壓之一極性，其中施加第二讀取電壓可基於識別第二讀取電壓之極性。
在本文中描述之方法600及設備之一些實例中，第一讀取電壓之極性可與第二讀取電壓之極性相同。
在本文中描述之方法600及設備之一些實例中，第一讀取電壓之極性可與第二讀取電壓之極性不同。
在本文中描述之方法600及設備之一些實例中，施加該組電壓進一步可包含用於以下各者之操作、特徵、構件或指令：將不同電壓施加至該組記憶體單元之不同分割區；基於施加該等不同電壓而識別其中發生突返事件之記憶體單元之數量；及基於記憶體單元之數量而識別第一讀取電壓之一量值或一極性或該兩者。
本文中描述之方法600及設備之一些實例可進一步包含用於基於施加第一讀取電壓而判定是否發生一第一突返事件的操作、特徵、構件或指令，其中施加第二讀取電壓可基於判定未能發生第一突返事件。
本文中描述之方法600及設備之一些實例可進一步包含用於在基於判定發生第一突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對記憶體單元執行一重新程式化操作的操作、特徵、構件或指令。
圖7展示繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一或若干方法700之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法700之操作。舉例而言，可藉由如參考圖5描述之一記憶體裝置執行方法700之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。額外地或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在705，記憶體裝置可將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分。可根據本文中描述之方法來執行705之操作。在一些實例中，可藉由如參考圖5描述之一預讀取組件執行705之操作之態樣。
在710，記憶體裝置可基於施加該組電壓將具有一第一量值及一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。可根據本文中描述之方法來執行710之操作。在一些實例中，可藉由如參考圖5描述之一第一電壓組件執行710之操作之態樣。
在715，記憶體裝置可基於施加第一讀取電壓將具有一第二量值及第一極性之一第二讀取電壓施加至記憶體單元作為讀取操作之讀取部分的部分。可根據本文中描述之方法來執行715之操作。在一些實例中，可藉由如參考圖5描述之一第二電壓組件執行715之操作之態樣。
在720，記憶體裝置可基於施加第一讀取電壓且施加第二讀取電壓而判定藉由記憶體單元儲存之邏輯狀態。可根據本文中描述之方法來執行720之操作。在一些實例中，可藉由如參考圖5描述之一邏輯狀態組件執行720之操作之態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法700。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將具有一第一量值及一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將具有一第二量值及該第一極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
本文中描述之方法700及設備之一些實例可進一步包含用於基於施加該組電壓而識別第一讀取電壓之第一量值的操作、特徵、構件或指令，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
本文中描述之方法700及設備之一些實例可進一步包含用於基於識別第一讀取電壓之第一量值而識別第二讀取電壓之第二量值的操作、特徵、構件或指令，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值，其中第一量值可小於第二量值。
本文中描述之方法700及設備之一些實例可進一步包含用於識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移的操作、特徵、構件或指令，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
在本文中描述之方法700及設備之一些實例中，施加該組電壓進一步可包含用於以下各者之操作、特徵、構件或指令：將一第一電壓施加至該組記憶體單元之一第一分割區；基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量；將一第二電壓施加至該組記憶體單元之一第二分割區；基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量；及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
本文中描述之方法700及設備之一些實例可進一步包含用於識別第一讀取電壓及第二讀取電壓之第一極性的操作、特徵、構件或指令，其中施加第一讀取電壓且施加第二讀取電壓可基於識別第一極性，其中第一極性可為一正極性。
圖8展示繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一或若干方法800之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法800之操作。舉例而言，可藉由如參考圖5描述之一記憶體裝置執行方法800之操作。在一些實例中，一記憶體裝置可執行一指令集以控制記憶體裝置之功能元件以執行所描述功能。額外地或替代地，一記憶體裝置可使用專用硬體來執行所描述功能之態樣。
在805，記憶體裝置可將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分。可根據本文中描述之方法來執行805之操作。在一些實例中，可藉由如參考圖5描述之一預讀取組件執行805之操作之態樣。
在810，記憶體裝置可基於施加該組電壓將具有一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由記憶體單元儲存之一邏輯狀態作為讀取操作之一讀取部分的部分。可根據本文中描述之方法來執行810之操作。在一些實例中，可藉由如參考圖5描述之一第一電壓組件執行810之操作之態樣。
在815，記憶體裝置可基於施加第一讀取電壓將具有一第二極性之一第二讀取電壓施加至記憶體單元作為讀取操作之讀取部分的部分。可根據本文中描述之方法來執行815之操作。在一些實例中，可藉由如參考圖5描述之一第二電壓組件執行815之操作之態樣。
在820，記憶體裝置可基於施加第一讀取電壓且施加第二讀取電壓而判定藉由記憶體單元儲存之邏輯狀態。可根據本文中描述之方法來執行820之操作。在一些實例中，可藉由如參考圖5描述之一邏輯狀態組件執行820之操作之態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法800。設備可包含用於以下各者之特徵、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將具有一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將具有一第二極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
本文中描述之方法800及設備之一些實例可進一步包含用於基於施加該組電壓而識別第一讀取電壓之一第一量值的操作、特徵、構件或指令，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
本文中描述之方法800及設備之一些實例可進一步包含用於基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值的操作、特徵、構件或指令，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值，其中第一量值可等於第二量值。
本文中描述之方法800及設備之一些實例可進一步包含用於識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移的操作、特徵、構件或指令，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
在本文中描述之方法800及設備之一些實例中，施加該組電壓進一步可包含用於以下各者之操作、特徵、構件或指令：將一第一電壓施加至該組記憶體單元之一第一分割區；基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量；將一第二電壓施加至該組記憶體單元之一第二分割區；基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量；及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
本文中描述之方法800及設備之一些實例可進一步包含用於識別第一讀取電壓之第一極性的操作、特徵、構件或指令，其中施加第一讀取電壓可基於識別第一讀取電壓之第一極性及識別第二讀取電壓之第二極性，其中施加第二讀取電壓可基於識別第二讀取電壓之第二極性，其中第一極性可為一正極性且第二極性可為一負極性。
應注意，本文中描述之方法係可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
描述一種設備。該設備可包含：一記憶體陣列，其包括一組記憶體單元；及一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將一第二讀取電壓施加至該組記憶體單元之該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
一些實例可進一步包含基於施加該組電壓而識別第一讀取電壓之一第一量值，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
一些實例可進一步包含基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值。
一些實例可進一步包含識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
一些實例可進一步包含將一第一電壓施加至該組記憶體單元之一第一分割區，基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量，將一第二電壓施加至該組記憶體單元之一第二分割區，基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量，及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
一些實例可進一步包含彙總與將第一電壓施加至第一分割區且將第二電壓施加至第二分割區相關聯之資料，其中識別第一讀取電壓之一第一量值可基於彙總資料。
一些實例可進一步包含基於第一數量及第二數量而識別與儲存一第一邏輯狀態之記憶體單元相關聯之臨限電壓之一或多個可能分佈，其中識別第一讀取電壓之量值或極性或該兩者可基於識別臨限電壓之一或多個可能分佈。
在一些實例中，第一分割區及第二分割區各包含該組記憶體單元之兩個或更多個記憶體單元。
一些實例可進一步包含判定第一讀取電壓可介於能夠藉由可在發生一突返事件之後被干擾之記憶體單元儲存之一第一類型之狀態之一電壓與能夠藉由可在發生突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓之間，其中施加第一讀取電壓可基於該判定。
一些實例可進一步包含判定第二讀取電壓可介於能夠藉由可在發生一突返事件之後增強的記憶體單元儲存之一第二類型之狀態之一電壓與能夠藉由可在發生突返事件之後被干擾之記憶體單元儲存之一第三類型之狀態之一電壓之間，其中施加第二讀取電壓可基於該判定。
一些實例可進一步包含識別第一讀取電壓之一極性，其中施加第一讀取電壓可基於識別第一讀取電壓之極性及識別第二讀取電壓之一極性，其中施加第二讀取電壓可基於識別第二讀取電壓之極性。
在一些實例中，第一讀取電壓之極性可與第二讀取電壓之極性相同。
在一些實例中，第一讀取電壓之極性可與第二讀取電壓之極性不同。
一些實例可進一步包含將不同電壓施加至該組記憶體單元之不同分割區，基於施加該等不同電壓而識別其中發生突返事件之記憶體單元之數量，及基於記憶體單元之數量而識別第一讀取電壓之一量值或一極性或該兩者。
一些實例可進一步包含基於施加第一讀取電壓而判定是否發生一第一突返事件，其中施加第二讀取電壓可基於判定未能發生第一突返事件。
一些實例可進一步包含在基於判定發生第一突返事件而判定藉由記憶體單元儲存之邏輯狀態之後對記憶體單元執行一重新程式化操作。
描述一種設備。該設備可包含：一記憶體陣列，其包括一組記憶體單元；及一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將具有一第一量值及一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將具有一第二量值及該第一極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
一些實例可進一步包含基於施加該組電壓而識別第一讀取電壓之第一量值，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
一些實例可進一步包含基於識別第一讀取電壓之第一量值而識別第二讀取電壓之第二量值，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值，其中第一量值可小於第二量值。
一些實例可進一步包含識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
一些實例可進一步包含將一第一電壓施加至該組記憶體單元之一第一分割區，基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量，將一第二電壓施加至該組記憶體單元之一第二分割區，基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量，及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
一些實例可進一步包含識別第一讀取電壓及第二讀取電壓之第一極性，其中施加第一讀取電壓及施加第二讀取電壓可基於識別第一極性，其中第一極性可為一正極性。
描述一種設備。該設備可包含：一記憶體陣列，其包括一組記憶體單元；及一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備：將一組電壓施加至一組記憶體單元作為一讀取操作之一預讀取部分的部分；基於施加該組電壓將具有一第一極性之一第一讀取電壓施加至該組記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分；基於施加該第一讀取電壓將具有一第二極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
一些實例可進一步包含基於施加該組電壓而識別第一讀取電壓之一第一量值，其中施加第一讀取電壓可基於識別第一讀取電壓之第一量值。
一些實例可進一步包含基於識別第一讀取電壓之第一量值而識別第二讀取電壓之一第二量值，其中施加第二讀取電壓可基於識別第二讀取電壓之第二量值，其中第一量值可等於第二量值。
一些實例可進一步包含識別第一讀取電壓之第一量值與第二讀取電壓之第二量值之間之一偏移，其中識別第二讀取電壓之第二量值可基於偏移及第一量值。
一些實例可進一步包含將一第一電壓施加至該組記憶體單元之一第一分割區，基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之第一數量，將一第二電壓施加至該組記憶體單元之一第二分割區，基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之第二數量，及基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
一些實例可進一步包含識別第一讀取電壓之第一極性，其中施加第一讀取電壓可基於識別第一讀取電壓之第一極性及識別第二讀取電壓之第二極性，其中施加第二讀取電壓可基於識別第二讀取電壓之第二極性，其中第一極性可為一正極性且第二極性可為一負極性。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子通信」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則將組件視為彼此電子通信(或導電接觸或連接或耦合)。在任何給定時間，基於包含經連接組件之裝置之操作，彼此電子通信(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。
如本文中使用，術語「電極」可係指一電導體，且在一些實例中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含在記憶體陣列之元件或組件之間提供一導電路徑的一跡線、導線、導電線、導電材料、或類似者。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOS))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可運用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性區塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「…之至少一者」或「…之一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳送至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式載送或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。上文之組合亦包含在電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:記憶體裝置 105:記憶體單元 110:存取線 110-a:字線 110-b:字線 115:位元線 115-a:位元線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 145:記憶體單元堆疊 200:記憶體陣列 204:基板 205:第一記憶體單元陣列或層疊 210:第二記憶體單元陣列或層疊 215-a:第一電極 215-b:第一電極 220-a:硫屬化物材料 220-b:硫屬化物材料 225-a:第二電極 225-b:第二電極 300:圖式 305:分佈 310:分佈 315:分佈 320:預讀取部分 325:讀取部分 330:電壓 335-a:第一電壓 335-b:第二電壓 335-c:第三電壓 340:第一讀取電壓 345:量值 350:第二讀取電壓 355:量值 360:時序圖 400:圖式 405:分佈 410:分佈 415:分佈 420:預讀取部分 425:讀取部分 430:電壓 435-a:第一電壓 435-b:第二電壓 435-c:第三電壓 440:第一讀取電壓 445:量值 450:第二讀取電壓 455:量值 460:時序圖 500:方塊圖 505:記憶體裝置 510:預讀取組件 515:第一電壓組件 520:第二電壓組件 525:邏輯狀態組件 530:分割區組件 605:操作 610:操作 615:操作 620:操作 700:方法 705:操作 710:操作 715:操作 720:操作 800:方法 805:操作 810:操作 815:操作 820:操作
圖1繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一例示性記憶體裝置。
圖2繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一記憶體陣列之一實例。
圖3A繪示展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖3B繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一時序圖之一實例。
圖4A繪示展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一自選擇記憶體單元中之臨限電壓之分佈之一圖式之一實例。
圖4B繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一時序圖之一實例。
圖5展示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一記憶體裝置之一方塊圖。
圖6至圖8展示繪示根據如本文中揭示之實例之支援存取一多位階記憶體單元之一或若干方法之流程圖。
320:預讀取部分
325:讀取部分
330:電壓
335-a:第一電壓
335-b:第二電壓
335-c:第三電壓
340:第一讀取電壓
345:量值
350:第二讀取電壓
355:量值
360:時序圖

Claims (35)

  1. 一種方法，其包括： 將複數個電壓施加至複數個記憶體單元作為一讀取操作之一預讀取部分的部分； 至少部分基於施加該複數個電壓將一第一讀取電壓施加至該複數個記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分； 至少部分基於施加該第一讀取電壓將一第二讀取電壓施加至該複數個記憶體單元之該記憶體單元作為該讀取操作之該讀取部分的部分；及 至少部分基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
  2. 如請求項1之方法，其進一步包括： 至少部分基於施加該複數個電壓而識別該第一讀取電壓之一第一量值，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一量值。
  3. 如請求項2之方法，其進一步包括： 至少部分基於識別該第一讀取電壓之該第一量值而識別該第二讀取電壓之一第二量值，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該第二量值。
  4. 如請求項3之方法，其進一步包括： 識別該第一讀取電壓之該第一量值與該第二讀取電壓之該第二量值之間之一偏移，其中識別該第二讀取電壓之該第二量值至少部分基於該偏移及該第一量值。
  5. 如請求項1之方法，其中施加該複數個電壓進一步包括： 將一第一電壓施加至該複數個記憶體單元之一第一分割區； 至少部分基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之一第一數量； 將一第二電壓施加至該複數個記憶體單元之一第二分割區； 至少部分基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之一第二數量；及 至少部分基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
  6. 如請求項5之方法，其進一步包括： 彙總與將該第一電壓施加至該第一分割區且將該第二電壓施加至該第二分割區相關聯之資料，其中識別該第一讀取電壓之一第一量值至少部分基於彙總該資料。
  7. 如請求項5之方法，其進一步包括： 至少部分基於該第一數量及該第二數量而識別與儲存一第一邏輯狀態之記憶體單元相關聯之臨限電壓之一或多個可能分佈，其中識別該第一讀取電壓之該量值或該極性或該兩者至少部分基於識別臨限電壓之該一或多個可能分佈。
  8. 如請求項5之方法，其中該第一分割區及該第二分割區各包括該複數個記憶體單元之兩個或更多個記憶體單元。
  9. 如請求項1之方法，其進一步包括： 判定該第一讀取電壓介於能夠藉由在發生一突返事件之後被干擾之該記憶體單元儲存之一第一類型之狀態之一電壓與能夠藉由在發生該突返事件之後增強的該記憶體單元儲存之一第二類型之狀態之一電壓之間，其中施加該第一讀取電壓至少部分基於該判定。
  10. 如請求項1之方法，其進一步包括： 判定該第二讀取電壓介於能夠藉由在發生一突返事件之後增強的該記憶體單元儲存之一第二類型之狀態之一電壓與能夠藉由在發生該突返事件之後被干擾之該記憶體單元儲存之一第三類型之狀態之一電壓之間，其中施加該第二讀取電壓至少部分基於該判定。
  11. 如請求項1之方法，其進一步包括： 識別該第一讀取電壓之一極性，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該極性；及 識別該第二讀取電壓之一極性，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該極性。
  12. 如請求項11之方法，其中該第一讀取電壓之該極性與該第二讀取電壓之該極性相同。
  13. 如請求項11之方法，其中該第一讀取電壓之該極性與該第二讀取電壓之該極性不同。
  14. 如請求項1之方法，其中施加該複數個電壓進一步包括： 將不同電壓施加至該複數個記憶體單元之不同分割區； 至少部分基於施加該等不同電壓而識別其中發生突返事件之記憶體單元之數量；及 至少部分基於記憶體單元之該等數量而識別該第一讀取電壓之一量值或一極性或該兩者。
  15. 如請求項1之方法，其進一步包括： 至少部分基於施加該第一讀取電壓而判定是否發生一第一突返事件，其中施加該第二讀取電壓至少部分基於判定未能發生該第一突返事件。
  16. 如請求項15之方法，其進一步包括： 在至少部分基於判定發生該第一突返事件而判定藉由該記憶體單元儲存之該邏輯狀態之後對該記憶體單元執行一重新程式化操作。
  17. 一種方法，其包括： 將複數個電壓施加至複數個記憶體單元作為一讀取操作之一預讀取部分的部分； 至少部分基於施加該複數個電壓將具有一第一量值及一第一極性之一第一讀取電壓施加至該複數個記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分； 至少部分基於施加該第一讀取電壓將具有一第二量值及該第一極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及 至少部分基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
  18. 如請求項17之方法，其進一步包括： 至少部分基於施加該複數個電壓而識別該第一讀取電壓之該第一量值，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一量值。
  19. 如請求項18之方法，其進一步包括： 至少部分基於識別該第一讀取電壓之該第一量值而識別該第二讀取電壓之該第二量值，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該第二量值，其中該第一量值小於該第二量值。
  20. 如請求項18之方法，其進一步包括： 識別該第一讀取電壓之該第一量值與該第二讀取電壓之該第二量值之間之一偏移，其中識別該第二讀取電壓之該第二量值至少部分基於該偏移及該第一量值。
  21. 如請求項17之方法，其中施加該複數個電壓進一步包括： 將一第一電壓施加至該複數個記憶體單元之一第一分割區； 至少部分基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之一第一數量； 將一第二電壓施加至該複數個記憶體單元之一第二分割區； 至少部分基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之一第二數量；及 至少部分基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
  22. 如請求項17之方法，其進一步包括： 識別該第一讀取電壓及該第二讀取電壓之該第一極性，其中施加該第一讀取電壓及施加該第二讀取電壓至少部分基於識別該第一極性，其中該第一極性係一正極性。
  23. 一種方法，其包括： 將複數個電壓施加至複數個記憶體單元作為一讀取操作之一預讀取部分的部分； 至少部分基於施加該複數個電壓將具有一第一極性之一第一讀取電壓施加至該複數個記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分； 至少部分基於施加該第一讀取電壓將具有一第二極性之一第二讀取電壓施加至該記憶體單元作為該讀取操作之該讀取部分的部分；及 至少部分基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
  24. 如請求項23之方法，其進一步包括： 至少部分基於施加該複數個電壓而識別該第一讀取電壓之一第一量值，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一量值。
  25. 如請求項24之方法，其進一步包括： 至少部分基於識別該第一讀取電壓之該第一量值而識別該第二讀取電壓之一第二量值，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該第二量值，其中該第一量值等於該第二量值。
  26. 如請求項25之方法，其進一步包括： 識別該第一讀取電壓之該第一量值與該第二讀取電壓之該第二量值之間之一偏移，其中識別該第二讀取電壓之該第二量值至少部分基於該偏移及該第一量值。
  27. 如請求項23之方法，其中施加該複數個電壓進一步包括： 將一第一電壓施加至該複數個記憶體單元之一第一分割區； 至少部分基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之一第一數量； 將一第二電壓施加至該複數個記憶體單元之一第二分割區； 至少部分基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之一第二數量；及 至少部分基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
  28. 如請求項23之方法，其進一步包括： 識別該第一讀取電壓之該第一極性，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一極性；及 識別該第二讀取電壓之該第二極性，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該第二極性，其中該第一極性係一正極性且該第二極性係一負極性。
  29. 一種設備，其包括： 一記憶體陣列，其包括複數個記憶體單元；及 一控制組件，其與該記憶體陣列耦合，該控制組件經組態以導致該設備： 將複數個電壓施加至該複數個記憶體單元作為一讀取操作之一預讀取部分的部分； 至少部分基於施加該複數個電壓將一第一讀取電壓施加至該複數個記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分； 至少部分基於施加該第一讀取電壓將一第二讀取電壓施加至該複數個記憶體單元之該記憶體單元作為該讀取操作之該讀取部分的部分；及 至少部分基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
  30. 如請求項29之設備，其中該控制組件進一步經組態以導致該設備： 至少部分基於施加該複數個電壓而識別該第一讀取電壓之一第一量值，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一量值。
  31. 如請求項30之設備，其中該控制組件進一步經組態以導致該設備： 至少部分基於識別該第一讀取電壓之該第一量值而識別該第二讀取電壓之一第二量值，其中施加該第二讀取電壓至少部分基於識別該第二讀取電壓之該第二量值。
  32. 如請求項29之設備，其中該控制組件進一步經組態以導致該設備： 將一第一電壓施加至該複數個記憶體單元之一第一分割區； 至少部分基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之一第一數量； 將一第二電壓施加至該複數個記憶體單元之一第二分割區； 至少部分基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之一第二數量；及 至少部分基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
  33. 一種非暫時性電腦可讀媒體，其儲存包括指令之程式碼，該等指令在藉由一電子裝置之一處理器執行時導致該電子裝置： 將複數個電壓施加至複數個記憶體單元作為一讀取操作之一預讀取部分的部分； 至少部分基於施加該複數個電壓將一第一讀取電壓施加至該複數個記憶體單元之一記憶體單元以識別藉由該記憶體單元儲存之一邏輯狀態作為該讀取操作之一讀取部分的部分； 至少部分基於施加該第一讀取電壓將一第二讀取電壓施加至該複數個記憶體單元之該記憶體單元作為該讀取操作之該讀取部分的部分；及 至少部分基於施加該第一讀取電壓且施加該第二讀取電壓而判定藉由該記憶體單元儲存之該邏輯狀態。
  34. 如請求項33之非暫時性電腦可讀媒體，其中該等指令在藉由該電子裝置之該處理器執行時進一步導致該電子裝置： 至少部分基於施加該複數個電壓而識別該第一讀取電壓之一第一量值，其中施加該第一讀取電壓至少部分基於識別該第一讀取電壓之該第一量值。
  35. 如請求項33之非暫時性電腦可讀媒體，其中該等指令在藉由該電子裝置之該處理器執行時進一步導致該電子裝置： 將一第一電壓施加至該複數個記憶體單元之一第一分割區； 至少部分基於施加該第一電壓而識別其中發生一突返事件之該第一分割區之記憶體單元之一第一數量； 將一第二電壓施加至該複數個記憶體單元之一第二分割區； 至少部分基於施加該第二電壓而識別其中發生該突返事件之該第二分割區之記憶體單元之一第二數量；及 至少部分基於該第一數量及該第二數量而識別該第一讀取電壓之一量值或一極性或該兩者。
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