TW202201547A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202201547A
TW202201547A TW110121620A TW110121620A TW202201547A TW 202201547 A TW202201547 A TW 202201547A TW 110121620 A TW110121620 A TW 110121620A TW 110121620 A TW110121620 A TW 110121620A TW 202201547 A TW202201547 A TW 202201547A
Authority
TW
Taiwan
Prior art keywords
region
fin
source
epitaxial source
drain
Prior art date
Application number
TW110121620A
Other languages
English (en)
Inventor
呂惟皓
白易芳
鄭程文
舒麗麗
郭建億
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201547A publication Critical patent/TW202201547A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種半導體裝置包含:自基板延伸的第一鰭片和第二鰭片以及磊晶源極/汲極區域。磊晶源極/汲極區域包含成長在第一鰭片上的第一部分和成長在第二鰭片上的第二部分，且第一部分和第二部分在合併邊界處連接。磊晶源極/汲極區域還包含:自與磊晶源極/汲極區域的最高點齊平的位置延伸至與合併邊界的最高點齊平的位置的第一子區域、自與合併邊界的最高點齊平的位置延伸至與合併邊界的最低點齊平的位置的第二子區域、以及自與合併邊界的最低點齊平的位置延伸至與STI區域的頂表面齊平的位置的第三子區域，其中第三子區域具有第三高度，且其中第一高度小於第三高度，且第二高度小於第三高度。

Description

半導體裝置
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的形成方法。
半導體裝置被用於各種電子應用中，像是，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常是透過在半導體基板上方依序沉積絕緣層或介電質層、導電層和半導體材料層，並使用光學微影技術對各種材料層進行圖案化，以在其上形成電路組件和元件。
隨著半導體產業為追求更高的裝置密度、更高的性能、低功耗和更低的成本而進展到奈米技術製程節點，來自製造和設計問題的挑戰導致了立體設計，如鰭式場效電晶體(FinFET)的發展。FinFET裝置通常包括其中形成通道和源極/汲極區域的半導體鰭片。利用通道表面積增加的優勢，在鰭片結構的上方且沿著鰭片結構的側邊(例如，包覆鰭片結構)形成閘極來生產更快、更可靠和更好控制的半導體電晶體裝置。然而，隨著尺度的減縮，對IC製備出現了新的挑戰。
根據一實施例，半導體裝置包含:第一鰭片和第二鰭片，第一鰭片和第二鰭片自基板延伸；設置於基板上的第一以及第二鰭片之間的淺溝槽隔離(STI)區域；以及磊晶源極/汲極區域，其中磊晶源極/汲極區域包含成長在第一鰭片上的第一部分和成長在第二鰭片上的第二部分，且其中第一部分和第二部分在合併邊界處連接。磊晶源極/汲極區域還包含:自與磊晶源極/汲極區域的最高點齊平的位置延伸至與合併邊界的最高點齊平的位置的第一子區域，其中第一子區域具有第一高度，且其中第一子區域的頂表面包含第一鰭片和第二鰭片之間的谷；自與合併邊界的最高點齊平的位置延伸至與合併邊界的最低點齊平的位置的第二子區域，其中第二子區域具有第二高度，且其中第一高度小於第二高度；以及自與合併邊界的最低點齊平的位置延伸至與STI區域的頂表面齊平的位置的第三子區域，其中第三子區域具有第三高度，且其中第一高度小於第三高度，且第二高度小於第三高度。
根據另一實施例，半導體裝置包含：在包含HD記憶胞之基板上的高密度(HD)電路區域，以及在包含操作速度大於HD記憶胞之HC記憶胞之基板上的高電流(HC)電路區域，HD記憶胞中的鰭片間距小於HC記憶胞中的鰭片間距，HD記憶胞包含：自基板延伸的第一鰭片；在第一鰭片上的第一磊晶源極/汲極區域；自基板延伸且與第一鰭片相鄰的第二鰭片；自基板延伸且與第一鰭片相鄰的第三鰭片；在第二鰭片上的第二磊晶源極/汲極區域；以及在第三鰭片上的第三磊晶磊晶源極/汲極區域，其中第三磊晶源極/汲極區域與第二磊晶源極/汲極區域和第一磊晶源極/汲極區域物理上分隔；且基板上的高電流(HC)電路區域包含操作速度大於HD記憶胞之HC記憶胞，HD記憶胞中的鰭片間距小於HC記憶胞中的鰭片間距，HC記憶胞包含：自基板延伸的第四鰭片和第五鰭片；以及第四磊晶源極/汲極區域，其中第四磊晶源極/汲極區域包含成長在第四鰭片上的第一部分，其中第四磊晶源極/汲極區域包含成長在第五鰭片上的第二部分，其中第一部分和第二部分在合併邊界處連接，並且第四磊晶源極/汲極區域進一步包含：自與第四磊晶源極/汲極區域的最高點齊平的位置延伸至與合併邊界的最高點齊平的位置的第一子區域；自與合併邊界的最高點齊平的位置延伸至與合併邊界的最低點齊平的位置的第二子區域；以及自與合併邊界的最低點齊平的位置延伸至與第四磊晶源極/汲極區域的最低點齊平的位置的第三子區域。
根據另一實施例，一種用於形成半導體裝置的方法包含：形成與設置於基板上的第一鰭片和第二鰭片相鄰的淺溝槽隔離(STI)區域；在第一鰭片中形成第一凹槽；在第二鰭片中形成第二凹槽；以及在第一凹槽中磊晶成長第一源極/汲極區域和在第二凹槽中磊晶成長第二源極/汲極區域，其中第一源極/汲極區域以及第二源極/汲極區域包含各自的圓形頂部輪廓，其中第一源極/汲極區域和第二源極/汲極區域在合併邊界處合併以形成合併的源極/汲極區域，其中合併的源極/汲極區域具有自與合併的源極/汲極區域的最高點齊平的位置到與合併邊界的最高點齊平的位置測得之第一高度，其中合併的源極/汲極區域具有自與合併邊界的最高點齊平的位置到與合併邊界的最低點齊平的位置測得之第二高度，其中合併的源極/汲極區域具有自與合併邊界的最低點齊平的位置到與STI區域的頂表面齊平的位置測得之第三高度，其中第一高度小於第二高度，其中第一高度小於第三高度，且其中第二高度小於第三高度。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露的態樣涉及一種用於半導體裝置(像是n型場效電晶體(nFET)，其可以是鰭式場效電晶體(FinFET)裝置)中的源極/汲極區域的磊晶方案。於此描述，例如電晶體的源極/汲極區域，以及形成這種部件的方法。本文提供用於在具有圓形頂部輪廓的半導體裝置中形成源極/汲極區域的技術和設備。所述技術可透過選擇載體氣體和優化的氣體比例來減少結(nodule)缺陷。在FinFET用於包括高電流(HC)靜態隨機存取記憶體(SRAM)區域的記憶體陣列的實施例中，磊晶源極/汲極區域的圓形頂部形狀可避免相鄰源極/汲極區域的鰭內磊晶區域(例如磷化矽(SiP))的不合併(non-merging)。在FinFET用於包括高密度(HD)SRAM區域的記憶體陣列的實施例中，磊晶源極/汲極區域的圓形頂部形狀可改善HD SRAM結構的鰭片覆蓋率，並通過創造更細窄的磊晶源極/汲極形狀來防止相鄰HD SRAM源極/汲極區域之間的合併或短路。磊晶區域的圓形頂部輪廓可允許HC和HD SRAM結構的接觸件有更大的定位區域，其可進一步降低接觸件電阻。圓形頂部輪廓可減少下游的中段(MEOL)和後段(BEOL)製程的高摻雜SiP源極/汲極區域的損耗。由於較高的磊晶成長速度和縮短的過渡時間，總產量可提高約20%。HC SRAM結構的較高鰭內合併高度和HD SRAM結構的細窄磊晶源極/汲極區域形狀可透過降低源極/汲極區域的電容效應來改善裝置性能。擴大的高摻雜源極/汲極體積可導致源極/汲極接觸塞電阻降低。
本文參照鰭式場效電晶體(FinFET)描述以及說明用以形成源極/汲極區域的技術示例；然而，本揭露範圍內的磊晶方案也可在其他半導體裝置中實施。此外，本文說明了形成FinFET的中間階段。本文描述的一些態樣是在使用置換閘極製程形成的FinFET的背景下描述的。在其他示例中，使用如本領域中具有通常知識者將容易理解的閘極先製製程。本文對示例方法和結構的一些變化進行了描述。本領域中具有通常知識者將容易理解可做出的其他修改是涵蓋在其他實施例的範圍的預期內。雖然方法實施例可按特定順序描述，但各種其他方法實施例可按任何邏輯順序執行，並可包括較少或較多的本文所述步驟。
第1圖繪示根據一些實施例的FinFET示例的立體圖。FinFET包括基板50(例如，半導體基板)上的鰭片52。隔離區域56設置於基板50中，且鰭片52自相鄰的隔離區域56之間凸出於其上。雖然隔離區域56與基板50分開描述/繪示，當“基板”一詞用於本文中時，其可僅指稱半導體基板或包含隔離區域的半導體基板。另外，雖然鰭片52被繪示為如基板50之單個連續材料，鰭片52及/或基板50可包括單個材料或複數個材料。在此上下文中，鰭片52指稱延伸於相鄰的隔離區域56之間的部分。
閘極介電質層92沿著鰭片52的側壁且在鰭片52的頂表面上方，且閘極電極94在閘極介電質層92上方。源極/汲極區域82相對於閘極介電質層92以及閘極電極94設置於鰭片52的相對側中。第1圖進一步繪示用於後續圖式中的參考剖面。剖面A-A沿著閘極電極94的縱軸且在例如垂直於FinFET的源極/汲極區域82之間的電流方向的方向中。截面B-B垂直於截面A-A，且是沿著鰭片52的縱軸並在例如FinFET的源極/汲極區域82之間的電流流動方向中。截面C-C與截面A-A平行，並延伸穿過FinFET的源極/汲極區域。為了清楚起見，後面的圖式參照這些參考截面。
本文討論的一些實施例是在使用閘極後製製程形成的FinFET的背景下討論的。在其他實施例中，可使用閘極先製製程。此外，一些實施例設想了用於平面裝置，像是平面FET的態樣。
第2圖至第16E圖為根據一些實施例在FinFET製造中的中間階段的截面圖。第2圖至第7圖繪示第1圖所示之參考截面A-A除了多個鰭片/FinFET以外的部分。第8A、9A、10A、11A、12A、13A、14A、15A、以及16A圖沿著第1圖所示之參考截面A-A繪示，而第8B、9B、10B、10E、11B、12B、13B、14B、14E、15B、16B、以及16E圖沿著第1圖所示之類似截面B-B繪示除了多個鰭片/FinFET以外的部分。第10C、10D、11C、11D、12C、12D、13C、13D、14C、14D、15C、15D、16C、以及16D圖沿著第1圖所示之參考截面C-C繪示除了多個鰭片/FinFET以外的部分。
在第2圖中，提供基板50。基板50可為半導體基板，像是塊狀半導體、絕緣體上覆半導體(SOI)基板等，其可為經摻雜(例如，以p型或n型摻雜物)或未經摻雜的。基板50可為晶圓，像是矽晶圓。一般來說，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是，例如，埋入式氧化物(BOX)層、氧化矽層等。絕緣體層提供在基板(通常是矽或玻璃基板)上。也可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體；包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及/或磷砷化銦鎵的合金半導體，或其組合。
基板50具有區域50N以及區域50P。區域50N可用以形成n型裝置，像是NMOS電晶體，例如n型FinFET。區域50P可用以形成p型裝置，像是PMOS電晶體，例如p型FinFET。區域50N可與區域50P物理上分隔(如所示地透過分隔物51)，且可設置任意數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)於區域50N以及區域50P之間。
在第3圖中，形成鰭片52於基板50中。鰭片52為半導體條。在一些實施例中，鰭片52可透過蝕刻溝槽於基板50中來形成於基板50中。蝕刻可為任何可接受的蝕刻製程，像是反應性離子蝕刻(RIE)、中性束蝕刻(NBE)等，或其組合。蝕刻可以是非等向性的。
鰭片可透過任何合適的方法進行圖案化。舉例而言，鰭片可使用一或多個光學微影製程，包括雙重圖案化或多重圖案化製程，來進行圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光學微影製程和自對準製程，允許創造的圖案具有例如比使用單一、直接的光學微影製程可獲得的間距還要更小的間距。舉例而言，在一個實施例中，在基板上方形成犧牲層並使用光學微影製程對犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，然後剩餘的間隔物可用於圖案化鰭片。在一些實施例中，遮罩(或其他層)可留在鰭片52上。
在第4圖中，將絕緣材料54形成於基板50上方以及相鄰的鰭片52之間。絕緣材料54可為氧化物，像是氧化矽；氮化物等或其組合，且可透過高密度電漿化學氣相沉積(HDP-CVD)、流動式CVD(FCVD)(例如，在遠程電漿系統中的CVD型材料沉積以及後固化(post curing)以使其轉換成像是氧化物的其他材料)等或其組合形成。可使用透過任何可接受的製程形成的其他絕緣材料。在所繪示的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。絕緣材料一旦形成後，可執行退火製程。在一實施例中，形成絕緣材料54使得過量的絕緣材料54覆蓋鰭片52。雖然絕緣材料54被繪示成單層，一些實施例可利用多層。舉例而言，在一些實施例中，可先沿著基板50以及鰭片52的表面形成襯層。此後，可在襯層上方形成像是上述討論的填充材料。
在第5圖中，對絕緣材料54施加移除製程以移除鰭片52上方過量的絕緣材料54。在一些實施例中，可利用像是化學機械研磨(CMP)、回蝕製程、其組合等平坦化製程。平坦化製程暴露鰭片52使得鰭片52與絕緣材料54的頂表面在平坦化製程完成後齊平。在其中遮罩仍然留在鰭片52上的實施例中，平坦化製程可暴露遮罩或移除遮罩，使得在平坦化製程完成後，遮罩或鰭片52的頂表面分別和絕緣材料54的頂表面齊平。
在第6圖中，對絕緣材料54開槽以形成淺溝槽隔離(STI)區域56。對絕緣材料54開槽使區域50N和區域50P中的鰭片52的上部自相鄰的STI區域56之間突出。此外，STI區域56的頂表面可具有如所示的平坦表面、凸表面、凹表面(例如凹坑)或其組合。STI區域56的頂表面可透過適當的蝕刻形成為平坦的、凸的、及/或凹的。可使用可接受的蝕刻製程，像是對絕緣材料54的材料具有選擇率的蝕刻製程(例如，以比蝕刻鰭片52的材料更快的速度蝕刻絕緣材料54的材料)對STI區域56開槽。舉例而言，可使用例如利用稀氫氟酸(dHF)的氧化物移除。
參照第2圖至第6圖描述的製程僅為如何形成鰭片52的一個示例。在一些實施例中，鰭片可透過磊晶成長製程形成。舉例而言，可在基板50的頂表面上方形成介電質層，且溝槽可蝕刻穿透介電質層以暴露下面的基板50。同質磊晶結構(homoepitaxial structure)可在溝槽中磊晶成長，且可對介電質層開槽，使得同質磊晶結構自介電質層突出以形成鰭片。此外，在一些實施例中，鰭片52可使用異質磊晶結構(heteroepitaxial structure)。舉例而言，第5圖中的鰭片52可被開槽，且可在開槽的鰭片52上方磊晶成長與鰭片52不同的材料。在此種實施例中，鰭片52包括對材料開槽以及設置於開槽的材料上方的磊晶成長材料。在更進一步的實施例中，可在基板50的頂表面上方形成介電質層，且溝槽可蝕刻穿透介電質層。然後，異質磊晶結構可使用與基板50不同的材料在溝槽中磊晶成長，且可對介電質層開槽，使得異質磊晶結構自介電質層突出以形成鰭片52。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，磊晶成長材料可在生長期間進行原位摻雜，這可免去之前和之後的佈植，儘管原位和佈植摻雜可一起使用。
此外，在區域50N(例如，NMOS區域)中磊晶成長與區域50P(例如，PMOS區域)的材料不同的材料可能是有利的。在各種實施例中，鰭片52的上部可由矽鍺(Six Ge1-x ，其中x可在0到1的範圍內)、碳化矽、純的或實質上純的鍺、III-V化合物半導體、II-VI化合物半導體等形成。舉例而言，可用於形成III-V化合物半導體的材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
另外在第6圖中，可在鰭片52及/或基板50中形成適當的井(未顯示)。在一些實施例中，可在區域50N中形成P井，且可在區域50P中形成N井。在一些實施例中，同時在區域50N和區域50P形成P井或N井。
在具有不同井類型的實施例中，可使用光阻劑或其他遮罩(未顯示)來實現區域50N和區域50P的不同佈植步驟。舉例而言，光阻劑可形成在區域50N中的鰭片52和STI區域56上方。圖案化光阻劑以暴露基板50的區域50P，像是PMOS區域。光阻劑可透過使用旋塗技術形成，且可使用可接受的光學微影技術進行圖案化。一旦光阻劑被圖案化，於區域50P中執行n型雜質佈植，且可將光阻劑用作為遮罩以實質上防止n型雜質被佈植到區域50N，像是NMOS區域。n型雜質可以是佈植到該區域中至濃度等於或小於1018 cm-3 ，例如約1016 cm-3 以及約1018 cm-3 之間的磷、砷、銻等。佈植後，光阻劑被移除，像是透過可接受的灰化製程。
在區域50P的佈植之後，在區域50P的鰭片52和STI區域56上方形成光阻劑。圖案化光阻劑以暴露基板50的區域50N，像是NMOS區域。光阻劑可透過使用旋塗技術形成，且可使用可接受的光學微影技術進行圖案化。一旦光阻劑被圖案化，於區域50N中執行p型雜質佈植，且可將光阻劑用作為遮罩以實質上防止p型雜質被佈植到區域50P，像是PMOS區域。p型雜質可以是佈植到該區域中至濃度等於或小於1018 cm-3 ，例如約1016 cm-3 以及約1018 cm-3 之間的硼、氟化硼、銦等。佈植後，光阻劑可被移除，像是透過可接受的灰化製程。
在區域50N和區域50P的佈植之後，可執行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可在成長期間進行原位摻雜，這可免去佈植，儘管原位和佈植摻雜可一起使用。
在第7圖中，於鰭片52上形成虛置介電質層60。虛置介電質層60可為，例如氧化矽、氮化矽、其組合等，且可根據可接受的技術沉積或熱成長。虛置閘極層62形成於虛置介電質層60上方且遮罩層64形成於虛置閘極層62上方。虛置閘極層62可沉積於虛置介電質層60上方且接著像是藉由CMP平坦化。遮罩層64可沉積於虛置閘極層62上方。虛置閘極層62可為導電或非導電材料且可選自包含非晶矽、多結晶矽(多晶矽)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬的群組。虛置閘極層62可透過物理氣相沉積(PVD)、CVD、濺射沉積、或領域中已知且用於沉積所選材料的其他技術來沉積。虛置閘極層62可由與隔離區域的蝕刻相比具有高蝕刻選擇率的其他材料製成。遮罩層64可包含例如氮化矽、氮氧化矽等。在此實例中，單個虛置閘極層62以及單個遮罩層64跨過區域50N以及區域50P形成。注意虛置介電質層60被繪示成僅覆蓋鰭片52僅係為了說明之目的。在一些實施例中，可沉積虛置介電質層60使得虛置介電質層60覆蓋STI區域56，延伸於虛置閘極層62以及STI區域56之間。
第8A圖至第16B圖繪示製造實施例裝置中的各種附加的步驟。第8A圖至第16B圖繪示在區域50N以及區域50P的任一個中的部件。舉例而言，第8A圖至第16B圖中繪示的結構可應用於區域50N以及區域50P兩者。區域50N以及區域50P的結構中的差異(如果有任何差異的話)伴隨每個圖式描述於內文中。
在第8A圖以及第8B圖中，可使用可接受的光學微影以及蝕刻技術圖案化遮罩層64(參見第7圖)以形成遮罩74。遮罩74的圖案可接著被轉印到虛置閘極層62。在一些實施例中(未顯示)，遮罩74的圖案亦可透過可接受的蝕刻技術轉印到虛置介電質層60以形成虛置閘極72。虛置閘極72覆蓋個別的鰭片52的通道區域58。遮罩74的圖案可用以將每個虛置閘極72與鄰近的虛置閘極物理性地隔開。虛置閘極72亦可具有實質上垂直於個別的磊晶鰭片52的長度方向的長度方向。
繼續參照第8A圖以及第8B圖，閘極密封間隔物80可形成在虛置閘極72、遮罩74、及/或鰭片52的暴露表面。熱氧化或沉積之後的非等向性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可執行輕摻雜源極/汲極(LDD)區域的佈植(未明確顯示)。在具有不同裝置類型的實施例中，類似於上面在第6圖中討論的佈植，可在區域50N上方形成遮罩(像是光阻劑)，同時暴露區域50P，並可將適當類型(例如p型)的雜質佈植到區域50P中暴露的鰭片52中。接著可將遮罩移除。隨後，可在區域50P上方形成遮罩(像是光阻劑)，同時暴露區域50N，並可將適當類型(例如n型)的雜質佈植到區域50N中暴露的鰭片52中。接著可將遮罩移除。n型雜質可為先前討論過的任何n型雜質，而p型雜質可為先前討論過的任何p型雜質。輕摻雜源極/汲極區域可具有約1015 cm-3 至約1019 cm-3 的雜質濃度。可使用退火來修復佈植損壞並活化佈植的雜質。
在第9A圖以及第9B圖中，閘極間隔物86沿著虛置閘極72以及遮罩74的側壁形成在閘極密封間隔物80上。可透過共形地沉積絕緣材料並於隨後非等向性地蝕刻該絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合等。在一些實施例中，閘極間隔物86在外表面上可具有懸鍵(dangling bond)。
注意以上的揭露大致上描述了形成間隔物和LDD區域的製程。可使用其他製程和順序。舉例而言，可利用更少或附加的間隔物、可利用不同的步驟順序(例如，在形成閘極間隔物86之前，不對閘極密封間隔物80進行蝕刻，產生“L形”閘極密封間隔物)、可形成和移除間隔物及/或其他類似者。另外，可使用不同結構以及步驟形成n型以及p型裝置。舉例而言，n型裝置的LDD區域可在形成閘極密封間隔物80之前形成，而p型裝置的LDD區域可在形成閘極密封間隔物80之後形成。
在第10A圖以及第10B圖，在鰭片52中形成磊晶源極/汲極區域82以在個別的通道區域58中施加應力，藉以提高性能。在鰭片52中形成磊晶源極/汲極區域82，使得每個虛置閘極72被設置在磊晶源極/汲極區域82的各相鄰對之間。在一些實施例中，磊晶源極/汲極區域82可延伸到鰭片52中，且也可穿透鰭片52。在一些實施例中，使用閘極間隔物86來將磊晶源極/汲極區域82與虛置閘極72分開適當的橫向距離，以使磊晶源極/汲極區域82不會使後續形成的最終FinFET的閘極短路。
區域50N(例如，NMOS區域)中的磊晶源極/汲極區域82可透過遮蔽區域50P(例如，PMOS區域)並蝕刻區域50N中的鰭片52的源極/汲極區域以在鰭片52中形成凹槽而形成。接著，區域50N中的磊晶源極/汲極區域82在凹槽中磊晶成長。磊晶源極/汲極區域82可包含任何可接受的材料，像是適於n型FinFET的材料。區域50N中的磊晶源極/汲極區域82可具有自鰭片52的個別表面凸起的表面，並且可具有刻面(facets)。
可使用像是循環沉積-蝕刻(CDE)製程的磊晶製程來形成磊晶源極/汲極區域82。CDE製程包含數個重複的循環，像是在2個循環至10個循環範圍內。每個CDE製程的循環包含沉積製程之後的蝕刻製程。在一些實施例中，CDE製程的沉積製程包含化學氣相沉積(CVD)製程，像是減壓化學氣相沉積(RPCVD)、低壓CVD(LPCVD)等或其組合。在一些實施例中，製程為RPCVD。
舉例而言，若鰭片52為矽，則區域50N中的磊晶源極/汲極區域82可包含在通道區域58中施加拉伸應力的材料，像是磷化矽(SiP)、碳磷化矽(SiPC)等。將導電性摻雜物種類(例如，n型摻雜物，如本文實施例中所述的磷)原位摻雜入磊晶源極/汲極區域82。RPCVD可使用矽源前驅物氣體。矽源前驅物氣體可以是富含矽的前驅物氣體，像是包含矽烷(SiH4 )、二氯矽烷(SiH2 Cl2 ，DCS)、三氯矽烷(SiHCl3 )、二矽烷(Si2 H6 )、其組合等。RPCVD的矽源前驅物氣體的流速可在約40 sccm至約1000 sccm的範圍內。
RPCVD製程亦可包含磷源前驅物氣體。磷源前驅物氣體可包含膦(PH3 )、氧氯化磷、其他含磷前驅物、及/或其任意組合。在一些實施例中，矽源前驅物與磷源前驅物氣體的比例在約50至約300的範圍內。載體氣體，例如氫氣(H2 )，可與上述實施例中的任一實施例的前驅物混合。在一些實施例中，RPCVD製程使用富含矽的前驅物氣體，像是二氯矽烷(DCS)，以及磷源前驅物氣體，像是膦，與氫氣載體氣體混合。在一些實施例中，矽源前驅物與載體氣體的比例在約2:1至約10:1的範圍內。
在一些實施例中，在磊晶源極/汲極區域82的磊晶成長期間，使用二氯矽烷(DCS)作為矽源前驅物以及氫氣作為載體氣體可產生磊晶源極/汲極區域82的圓形頂部輪廓。DCS可使結晶矽在大多數或所有晶格平面上均勻成長，而氫氣可因為氫附著在100平面中的懸鍵上而抑制結晶矽在100平面中的成長(水平成長)，卻不抑制110和111晶格平面中的成長。使用DCS作為矽源前驅物和氫氣作為載體氣體的組合，可使圓形頂部輪廓的成長得到控制。為了產生圓形頂部輪廓，可使用約2L至約10L範圍內的氫氣量。
在一些實施例中，使用氫氣作為載體氣體可防止或減少像是在可包含像是例如SiN的氮化物的閘極間隔物86上的結缺陷的形成。結缺陷可為在磊晶成長製程期間因為前驅物氣體不成比例地附著在像是例如閘極間隔物86上的懸鍵而形成的大致球形的成長。結缺陷可能透過改變磊晶源極/汲極區域82的形狀而降低裝置性能。氫氣載體氣體可透過在閘極間隔物86的表面上端接(terminating)而鈍化閘極間隔物86的表面，這可防止在磊晶源極/汲極區域82的成長期間形成結缺陷。
RPCVD的壓力可等於或小於約300 Torr，像是在約50 Torr至約300 Torr的範圍內。在一些示例中，RPCVD的壓力小於50 Torr可能提供不足的摻雜物濃度。在一些示例中，RPCVD的壓力大於300 Torr可能會導致選擇率減損。壓力可根據所使用的特定製程而變化。RPCVD的溫度可在約650℃至約750℃的範圍內。在一些實施例中，參數可根據製程變化。
磊晶源極/汲極區域82可具有各種濃度的導電性摻雜物種類。當佈植磷作為導電性摻雜物種類時，例如來自利用磷的磊晶成長，磊晶源極/汲極區域82中的磷濃度可在約1×1021 原子/cm‑3 至約4×1021 原子/cm‑3 的範圍內。
在一些實施例中，沉積製程在形成於鰭片52的凹槽中形成磊晶層，如SiP，且在非晶表面上形成非晶材料。在一些實施例中，在沉積製程之後，使用沉積後吹掃操作來自製程腔室中移除沉積氣體。在此操作中可使用惰性氣體，例如He、Ar或Ne，以自製程腔室中吹掃沉積氣體。一旦沉積氣體自腔室中移除，即接續蝕刻製程。
CDE製程的蝕刻(或部分蝕刻)製程移除非晶材料，且還可移除部分沉積的磊晶層。剩餘的磊晶層形成磊晶源極/汲極區域82。蝕刻製程可為在沉積製程的腔室中執行的原位蝕刻製程。在一些實施例中，將蝕刻氣體流入腔室中以蝕刻非晶材料。可使用像是氯(Cl2 )、鹽酸(HCl)、氫氟酸(HF)、氫溴酸(HBr)等蝕刻氣體。蝕刻製程期間的壓力可等於或小於約300 Torr，像是在約5 Torr至約300 Torr的範圍內。蝕刻製程期間的溫度可在約625℃至約750℃的範圍內。在一些示例中，在蝕刻製程之後，隨後進行吹掃操作，以自腔室中移除蝕刻氣體。
蝕刻製程可以比磊晶材料更大的速度移除非晶材料。這可以在約625 °C至約750 °C的溫度範圍內和約5 Torr至約300 Torr的壓力範圍內進行對非晶材料有選擇率的蝕刻(例如，HCl蝕刻)來完成。因此，在沉積-蝕刻循環之後，磊晶材料仍然留在例如磊晶源極/汲極區域82的表面上。沉積-蝕刻循環可重複數次，直到達到所需的磊晶源極/汲極區域82厚度。透過移除適當部分的非晶材料，可產生所需形狀的磊晶源極/汲極區域82。因此，這種重複的沉積-蝕刻製程被稱為循環沉積-蝕刻(CDE)製程。
區域50P(例如，PMOS區域)中的磊晶源極/汲極區域82可透過遮蔽區域50N(例如，NMOS區域)並蝕刻區域50P中的鰭片52的源極/汲極區域以在鰭片52中形成凹槽而形成。接著，在凹槽中磊晶成長區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包含任何可接受的材料，像是適於p型FinFET的材料。舉例而言，若鰭片52為矽則區域50P中的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應力的材料，像是矽鍺、摻硼矽鍺、鍺、鍺錫等。區域50P中的磊晶源極/汲極區域82亦可具有自鰭片52的個別表面凸起的表面，並且可具有刻面。
作為使用磊晶製程形成在區域50N和區域50P中的磊晶源極/汲極區域82的結果，磊晶源極/汲極區域82的上表面具有刻面，這些刻面橫向向外擴展到超出鰭片52的側壁。在一些實施例中，這些刻面會導致相同FinFET的相鄰源極/汲極區域82如第10C圖所示地合併。在其他實施例中，相鄰源極/汲極區域82在磊晶製程完成後仍如第10D圖所示地保持分開。在第10C圖以及第10D圖所繪示的實施例中，形成閘極間隔物86以覆蓋鰭片52的側壁的一部分，該部分延展於STI區域56上方，藉以阻擋磊晶成長。在一些其他實施例中，可調整用以形成閘極間隔物86的間隔物蝕刻以移除間隔物材料來使磊晶成長區域能夠延伸到STI區域56的表面。
在第10C圖中，相鄰的源極/汲極區域82的上刻面已經合併，產生了合併的磊晶源極/汲極區域82，其具有設置在第一鰭片52中第一部分，以及設置在第二鰭片52中第二部分。第10C圖中概要地示出了第一以及第二鰭片52的頂表面。合併的磊晶源極/汲極區域82的第一部分和第二部分在合併邊界104處連接。合併邊界104可自合併的磊晶源極/汲極區域82的頂表面中的鰭片52之間的谷的最低點延伸到位於鰭片52之間的合併的磊晶源極/汲極區域82的底表面的頂點。
合併的磊晶源極/汲極區域82可具有在約40 nm至約70 nm範圍內的第一寬度W1。第一寬度W1在約40 nm至約70 nm的範圍內對於改善製程產率和裝置特性而言是有利的。第一寬度W1小於約40 nm可能導致較低的產率和裝置損耗。第一寬度W1大於約70 nm可能導致較低的產率和裝置損耗。
合併的磊晶源極/汲極區域82包括自合併的磊晶源極/汲極區域82的最高點延伸至合併邊界104的最高點的第一子區域82A。第一子區域82A的頂表面包括兩個圓形頂部輪廓。在一些實施例中，在磊晶源極/汲極區域82的磊晶成長期間使用二氯矽烷(DCS)作為矽源前驅物以及氫氣作為載體氣體可產生合併的磊晶源極/汲極區域82的圓形頂部輪廓。DCS可使結晶矽在大多數或所有晶格平面中均勻成長，而氫氣可抑制結晶矽在100平面中的成長(水平成長)，因為氫附著在100平面中的懸鍵上，而不抑制110和111晶格平面中的成長。使用DCS作為矽源前驅物和氫氣作為載體氣體的組合，可使圓形頂部輪廓的成長得到控制。為了產生圓形頂部輪廓，可使用約2L至約10L範圍內的氫氣量。
圓形頂部輪廓位於合併邊界104的兩相對側上方。第一子區域82A可具有小於約10 nm範圍內的第一高度H1。在一些實施例中，第一子區域82A的頂表面具有在鰭片52之間的谷。由於合併邊界104位於合併的磊晶源極/汲極區域82的最寬直徑上方，因此，與以位於較低位置的合併邊界形成的谷相比，合併的磊晶源極/汲極區域82的圓形頂部輪廓之間的谷可相對較淺。合併的磊晶源極/汲極區域82的圓形頂部輪廓之間的谷可為源極/汲極接觸件提供較穩定的定位區域。因為合併的磊晶源極/汲極區域82的圓形頂部輪廓之間的谷相對較淺，因此像是，例如金屬塞的源極/汲極接觸件的形成破裂而穿透鰭片52之間磊晶源極/汲極區域82的合併刻面的可能性較低。
谷可具有自其最低點到最高點等於第一高度H1的高度。第一高度H1在約小於10 nm的範圍內對於改善製程產率和裝置特性是有利的。第一高度H1大於約10 nm可能會導致較低的產率和裝置損耗。
合併的磊晶源極/汲極區域82進一步包括自合併邊界104的最高點延伸至合併邊界104的最低點的第二子區域82B。第二子區域82B可具有約18 nm至約28 nm範圍內的第二高度H2。第二高度H2在約18 nm至約28 nm的範圍內對提高製程產率和裝置特性是有利的。第二高度H2小於約18 nm可能會導致較低的產率和設裝置損耗。第二高度H2大於約28 nm可能會導致較低的產率和裝置損耗。第一高度H1與第二高度H2的比例可在約0:28至約10:18的範圍內。H1:H2的比例在約0:28至約10:18的範圍內對於改善製程產率和裝置特性是有利的。H1:H2的比例大於約5:9可能導致較低的產率和裝置損耗。
合併的磊晶源極/汲極區域82進一步包括自合併邊界104的最低點延伸至STI區域56的頂表面的第三子區域82C。第三子區域82C可具有約25 nm至約40 nm範圍內的第三高度H3。第三高度H3在約25 nm到約40 nm的範圍內對改善製程產率和裝置特性是有利的。第三高度H3小於約25 nm可能會導致裝置損耗。第一高度H1與第三高度H3的比例可在約0:25至約10:40的範圍內。H1:H3的比例在約0:28至約10:40的範圍內對改善製程產率和裝置特性是有利的。
合併的磊晶源極/汲極區域82的實施例可提供優點。合併的磊晶源極/汲極區域82可用於高電流(HC)SRAM電晶體。包括多個具有合併的磊晶源極/汲極區域的鰭式FinFET的HC SRAM電晶體可用於高速電路以獲得良好的速度性能。磊晶源極/汲極區域82的圓形頂部輪廓可透過增加在其頂表面附近的相鄰磊晶源極/汲極區域82水平寬度來防止合併失敗。合併的磊晶源極/汲極區域82的圓形頂部輪廓對於源極/汲極接觸件可形成更好的定位，如下文參照第16C圖所述。較高的合併的磊晶源極/汲極區域82的鰭內合併高度可透過降低源極/汲極區域的電容效應來改善裝置性能。
在第10D圖中，相鄰的源極/汲極區域82的上刻面沒有合併，產生設置於相鄰的鰭片52的相鄰的未合併的磊晶源極/汲極區域82。每個未合併的磊晶源極/汲極區域82的頂表面包括各自的圓形頂部輪廓。未合併的磊晶源極/汲極區域82的圓形頂部輪廓可透過使用氫氣作為載體氣體而形成。未合併的磊晶源極/汲極區域82可具有在磊晶源極/汲極區域82的相對側壁之間，在其最大分離距離測得之約25 nm至約40 nm範圍內的第二寬度W2。第二寬度W2在約25 nm至約40 nm的範圍內對提高製程產率和裝置特性是有利的。第二寬度W2小於約25 nm可能會導致較低的產率和裝置耗損。第二寬度W2大於約40 nm可能會導致較低的產率和裝置耗損。
根據如第10E圖所示的一些實施例，磊晶源極/汲極區域82可形成為具有圓形底部輪廓，而非如第10B圖所示的刻面底部輪廓。磊晶源極/汲極區域82的底部輪廓的形狀可透過例如控制蝕刻到鰭片52的頂表面的凹槽的形狀來調整。
未合併的磊晶源極/汲極區域82可具有在未合併的磊晶源極/汲極區域82的最高點之下10 nm處測得之第三寬度W3。第三寬度W3可在約15 nm至約35 nm的範圍內。第三寬度W3在約15 nm至約35 nm的範圍內對於改善製程產率和裝置性能是有利的。第三寬度W3小於約15 nm可能會導致較低的產率和裝置損耗。第三寬度W3大於約35 nm可能會導致較低的產率和裝置損耗。
第二寬度W2與第三寬度W3的比例可在約25：15至約40：35的範圍內。W2:W3的比例在約25：15至約40：35的範圍內對於改善製程產率和裝置特性是有利的。W2:W3的比例低於5:3可能導致較低的產率和裝置損耗。
未合併的磊晶源極/汲極區域82可具有自未合併的磊晶源極/汲極區域82的底點到未合併的磊晶源極/汲極區域82的頂點測得之在約40 nm到約60 nm的範圍內第四高度H4。第四高度H4在約40 nm至約60 nm的範圍內對於提高製程產率和裝置特性是有利的。第四高度H4小於約40 nm可能會導致較低的產率和裝置損耗。第四高度H4大於約60 nm可能導致較低的產率和裝置損耗。
未合併的磊晶源極/汲極區域82的實施例可提供優點。未合併的磊晶源極/汲極區域82可用於高密度(HD)SRAM電晶體。包括具有相鄰FinFET之間未合併的磊晶源極/汲極區域的單鰭FinFET的HD SRAM電晶體可用於降低功率使用和面積。這可實現最小的胞待機漏電流(cell standby leakage current)並減縮胞尺寸，這對小型化是有利的。HD SRAM胞可具有比HC SRAM胞的間距更小的間距。在未合併的磊晶源極/汲極區域82用於高密度(HD)SRAM裝置的實施例中，磊晶源極/汲極區域82的圓形頂部形狀可改善HD SRAM結構的鰭片覆蓋率，並透過創造更細窄的磊晶源極/汲極形狀來避免相鄰HD SRAM源極/汲極區域之間的合併或短路。HD SRAM結構的細窄的磊晶源極/汲極區域形狀可透過降低源極/汲極區域的電容效應來改善裝置性能。
如第10C圖和第10D圖所示，在一些實施例中，磊晶源極/汲極區域82可延伸到與STI區域56的頂表面齊平的表面以下。在其他實施例中，磊晶源極/汲極區域82可與STI區域56的頂表面齊平。在又一實施例中，磊晶源極/汲極區域82的底表面可位於與STI區域56的頂表面齊平的表面之上。
在一些實施例中，磊晶源極/汲極區域82的圓形頂部輪廓可降低下游MEOL和BEOL製程的高摻雜SiP源極/汲極區域損耗。由於較高的磊晶成長速度和縮短的過渡時間，總產量可提高約20%。擴大的高摻雜源極/汲極體積可導致源極/汲極接觸塞電阻降低。
在第11A、11B、11C以及11D圖中，在第10A、10B、10C以及10D圖所示的結構上方沉積第一層間介電質(ILD)88。第一ILD 88可由介電質材料形成且可透過任何適合的方法，像是CVD、電漿增強CVD(PECVD)、或FCVD沉積。介電質材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等。可使用透過任何可接受製程形成的其他絕緣材料。在其他實施例中，在第一ILD 88和磊晶源極/汲極區域82、遮罩74和閘極間隔物86之間設置接觸蝕刻停止層(CESL)87。CESL 87可包括介電質材料，像是氮化矽、氧化矽、氮氧化矽等，其與上覆的第一ILD 88的材料具有不同的蝕刻率。
在第12A、12B、12C以及12D圖中，可執行像是CMP的平坦化製程以使第一ILD 88的頂表面與虛置閘極72或遮罩74的頂表面齊平。平坦化製程亦可移除虛置閘極72上的遮罩74以及沿著遮罩74側壁的閘極密封間隔物80以及閘極間隔物86的部分。在平坦化製程之後，虛置閘極72、閘極密封間隔物80、閘極間隔物86、以及第一ILD 88的頂表面被齊平。據此，透過第一ILD 88暴露虛置閘極72的頂表面。在一些實施例中，可保留遮罩74，在這種情況下，平坦化製程將第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第13A、13B、13C以及13D圖中，在一或多個蝕刻步驟中移除虛置閘極72以及遮罩74(如果存在的話)，藉以形成凹槽90。亦可移除凹槽90中的虛置介電質層60的部分。在一些實施例中，僅移除虛置閘極72而保留虛置介電質層60，並使虛置介電質層60透過凹槽90暴露。在一些實施例中，在晶粒的第一區域(例如，核心邏輯區域)中將虛置介電質層60自凹槽90移除，而在晶粒的第二區域(例如，輸入/輸出區域)中將虛置介電質層60保留於凹槽90中。在一些實施例中，透過非等向性乾蝕刻製程移除虛置閘極72。舉例而言，蝕刻製程可包含使用選擇性蝕刻虛置閘極72而不蝕刻第一ILD 88或閘極間隔物86的一或多個反應氣體的乾蝕刻製程。每個凹槽90暴露及/或上覆個別鰭片52的通道區域58。將每個通道區域58設置在相鄰對的磊晶源極/汲極區域82之間。在移除期間，當蝕刻虛置閘極72時，可將虛置介電質層60用作為蝕刻停止層。在移除虛置閘極72之後，可接著可選地移除虛置介電質層60。
在第14A、14B、14C以及14D圖中，形成用於替代閘極的閘極介電質層92以及閘極電極94。第14E圖是繪示第14B圖的區域89的細節圖式。閘極介電質層92共形地沉積於凹槽90中，像是在鰭片52的頂表面以及側壁上，以及在閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電質層92亦可形成於第一ILD 88的頂表面上。根據一些實施例，閘極介電質層92包括氧化矽、氮化矽或其之多層。在一些實施例中，閘極介電質層92包含高k介電質材料，且在此些實施例中，閘極介電質層92可具有大於約7.0的k值，且可包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及其組合。閘極介電質層92的形成方法可包含分子束沉積(MBD)、ALD、PECVD等。在部分虛置介電質層60保留在凹槽90中的實施例中，閘極介電質層92包含虛置介電質層60的材料(例如，SiO2 )。
閘極電極94分別沉積於閘極介電質層92上方，且填充凹槽90的剩餘部分。閘極電極94可包含含金屬材料，像是氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其之多層。舉例而言，雖然於第14B圖中繪示單層閘極電極94，閘極電極94可如第14E圖所示地包括任意數量的襯層94A、任意數量的功函數調整層(work function tuning layer)94B、以及填充材料94C。在填充凹槽90之後，可執行像是CMP的平坦化製程以移除在ILD 88的頂表面上方之過量部分的閘極介電質層92以及閘極電極94的材料。閘極電極94以及閘極介電質層92的材料的剩餘部分因此形成最終FinFET的替代閘極。閘極電極94以及閘極介電質層92可統稱為“閘極堆疊物”。閘極以及閘極堆疊物可沿著鰭片52的通道區域58的側壁延伸。
區域50N以及區域50P中閘極介電質層92的形成可同時發生以使每個區域中的閘極介電質層92自相同的材料形成，且閘極電極94的形成可同時發生以使每個區域中的閘極電極94自相同的材料形成。在一些實施例中，每個區域中的閘極介電質層92可透過不同的製程形成，使得閘極介電質層92可為不同的材料，及/或每個區域中的閘極電極94可透過不同的製程形成，使得閘極電極94可為不同的材料。當使用不同製程時，可使用各種遮蔽步驟以遮蔽以及暴露適當的區域。
在第15A、15B、15C以及15D圖中，在第一ILD 88上方沉積第二ILD 108。在一些實施例中，第二ILD 108係透過流動式CVD方法形成的流動式膜(flowable film)。在一些實施例中，第二ILD 108係由像是PSG、BSG、BPSG、USG等的介電質材料形成，且可透過任何適合的方法，像是CVD以及PECVD沉積。根據一些實施例，在形成第二ILD 108之前，可對閘極堆疊物(包含閘極介電質層92以及相應的上覆閘極電極94)開槽，使得凹槽直接形成於閘極堆疊物上方且形成於閘極間隔物86的相對部分之間，如第15A圖以及第15B圖所示。將包括一或多層介電質材料，像是氮化矽、氮氧化矽等的閘極遮罩96填充於凹槽中，接著進行平坦化製程以移除延伸於第一ILD 88上方的介電質材料的過量部分。隨後形成穿過閘極遮罩96的閘極接觸件110(第16A圖以及第16B圖)以接觸凹槽的閘極電極114的頂表面。
在第16A、16B、16C以及16D圖中，根據一些實施例，形成穿過第二ILD 108以及第一ILD 88的閘極接觸件110以及源極/汲極接觸件112。源極/汲極接觸件112的開口形成穿過第一ILD 88以及第二ILD 108，且閘極接觸件110的開口形成穿過第二ILD 108以及閘極遮罩96。開口可使用可接受的光學微影以及蝕刻技術形成。開口中可形成像是擴散阻障層、黏著層等的襯裡以及導電材料。襯裡可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行像是CMP的平坦化製程以自ILD 108的表面移除過量的材料。剩餘的襯裡以及導電材料形成開口中的源極/汲極接觸件112以及閘極接觸件110。可執行退火製程以在磊晶源極/汲極區域82以及源極/汲極接觸件112之間的介面形成矽化物。源極/汲極接觸件112物理性以及電性耦接至磊晶源極/汲極區域82，且閘極接觸件110物理性以及電性耦接至閘極電極94。源極/汲極接觸件112以及閘極接觸件110可在不同的製程中形成，或可在相同的製程中形成。雖然被繪示為形成於相同的截面中，但是顯而易見的是，源極/汲極接觸件112和閘極接觸件110中的每一個可形成於不同的截面中，其可避免接觸件短路。如第16C圖和第16D圖所示，磊晶源極/汲極區域82的圓形頂部輪廓可為高電流(HC)和高密度(HD)SRAM結構的源極/汲極接觸件112提供更好的、相對平坦的定位區域。其可進一步降低源極/汲極接觸件112的電阻。第16E圖繪示出了第10E圖之後的具有圓形底部輪廓的磊晶源極/汲極區域82的實施例。
在一些實施例中，磊晶源極/汲極區域82的形狀可導致改進的特性。透過選擇優化的氣體比例和載體氣體，可減少結缺陷。磊晶源極/汲極區域的圓形頂部形狀可避免HC SRAM裝置中使用的相鄰的源極/汲極區域的鰭內磊晶區域，例如磷化矽(SiP)的不合併。磊晶源極/汲極區域的圓形頂部形狀可改善HD SRAM的鰭片覆蓋率，並透過創造更細窄的磊晶源極/汲極形狀來避免相鄰的HD SRAM源極/汲極區域之間的合併或短路。可透過磊晶區域的圓形頂部輪廓提供HC和HD SRAM結構的接觸件更大的定位區域，其可進一步降低接觸電阻。擴大的高摻雜源極/汲極體積可導致源極/汲極接觸塞電阻降低。圓形頂部輪廓可減少下游MEOL和BEOL製程的高摻雜SiP源極/汲極區域損耗。HC SRAM結構的較高鰭內合併高度及細窄的磊晶源極/汲極區域形狀，可透過降低電容效應改善裝置性能。
根據一實施例，半導體裝置包含:第一鰭片和第二鰭片，第一鰭片和第二鰭片自基板延伸；設置於基板上的第一以及第二鰭片之間的淺溝槽隔離(STI)區域；以及磊晶源極/汲極區域，其中磊晶源極/汲極區域包含成長在第一鰭片上的第一部分和成長在第二鰭片上的第二部分，且其中第一部分和第二部分在合併邊界處連接。磊晶源極/汲極區域還包含:自與磊晶源極/汲極區域的最高點齊平的位置延伸至與合併邊界的最高點齊平的位置的第一子區域，其中第一子區域具有第一高度，且其中第一子區域的頂表面包含第一鰭片和第二鰭片之間的谷；自與合併邊界的最高點齊平的位置延伸至與合併邊界的最低點齊平的位置的第二子區域，其中第二子區域具有第二高度，且其中第一高度小於第二高度；以及自與合併邊界的最低點齊平的位置延伸至與STI區域的頂表面齊平的位置的第三子區域，其中第三子區域具有第三高度，且其中第一高度小於第三高度，且第二高度小於第三高度。在一實施例中，磊晶源極/汲極區域包含SiP。在一實施例中，磊晶源極/汲極區域中的磷的濃度在1×1021 原子/cm3 至4×1021 原子/cm3 的範圍內。在一實施例中，磊晶源極/汲極區域延伸到與STI區域的頂表面齊平的位置之下。在一實施例中，磊晶源極/汲極區域的寬度在40 nm至70 nm的範圍內。在一實施例中，第一高度小於10 nm。在一實施例中，裝置是記憶體陣列的一部分。在一實施例中，第一高度與第二高度之比例小於5:9。在一實施例中，第一高度與第三高度的比例小於1:4。
根據另一實施例，半導體裝置包含：在包含HD記憶胞之基板上的高密度(HD)電路區域，以及在包含操作速度大於HD記憶胞之HC記憶胞之基板上的高電流(HC)電路區域，HD記憶胞中的鰭片間距小於HC記憶胞中的鰭片間距，HD記憶胞包含：自基板延伸的第一鰭片；在第一鰭片上的第一磊晶源極/汲極區域；自基板延伸且與第一鰭片相鄰的第二鰭片；自基板延伸且與第一鰭片相鄰的第三鰭片；在第二鰭片上的第二磊晶源極/汲極區域；以及在第三鰭片上的第三磊晶磊晶源極/汲極區域，其中第三磊晶源極/汲極區域與第二磊晶源極/汲極區域和第一磊晶源極/汲極區域物理上分隔；且基板上的高電流(HC)電路區域包含操作速度大於HD記憶胞之HC記憶胞，HD記憶胞中的鰭片間距小於HC記憶胞中的鰭片間距，HC記憶胞包含：自基板延伸的第四鰭片和第五鰭片；以及第四磊晶源極/汲極區域，其中第四磊晶源極/汲極區域包含成長在第四鰭片上的第一部分，其中第四磊晶源極/汲極區域包含成長在第五鰭片上的第二部分，其中第一部分和第二部分在合併邊界處連接，並且第四磊晶源極/汲極區域進一步包含：自與第四磊晶源極/汲極區域的最高點齊平的位置延伸至與合併邊界的最高點齊平的位置的第一子區域；自與合併邊界的最高點齊平的位置延伸至與合併邊界的最低點齊平的位置的第二子區域；以及自與合併邊界的最低點齊平的位置延伸至與第四磊晶源極/汲極區域的最低點齊平的位置的第三子區域。在一實施例中，第一磊晶源極/汲極區域具有自與第一磊晶源極/汲極區域的底點齊平的位置到與第一磊晶源極/汲極區域的最高點齊平的位置測得之第一高度，其中第一磊晶源極/汲極區域具有在第一磊晶源極/汲極區域的相對側壁為最大分隔的點之間測得之的第一寬度，且其中第一寬度與第一高度的比例在5:12至1:1的範圍內。在一實施例中，第一磊晶源極/汲極區域的第一寬度在25 nm至40 nm的範圍內。在一實施例中，第一磊晶源極/汲極區域的第一高度在40 nm至60 nm的範圍內。在一實施例中，第一磊晶源極/汲極區域具有在第一磊晶源極/汲極區域的最高點下方10 nm處測得之第二寬度，其中第二寬度在15 nm至29 nm的範圍內。
根據另一實施例，一種用於形成半導體裝置的方法包含：形成與設置於基板上的第一鰭片和第二鰭片相鄰的淺溝槽隔離(STI)區域；在第一鰭片中形成第一凹槽；在第二鰭片中形成第二凹槽；以及在第一凹槽中磊晶成長第一源極/汲極區域和在第二凹槽中磊晶成長第二源極/汲極區域，其中第一源極/汲極區域以及第二源極/汲極區域各自包含圓形頂部輪廓，其中第一源極/汲極區域和第二源極/汲極區域在合併邊界處合併以形成合併的源極/汲極區域，其中合併的源極/汲極區域具有自與合併的源極/汲極區域的最高點齊平的位置到與合併邊界的最高點齊平的位置測得之第一高度，其中合併的源極/汲極區域具有自與合併邊界的最高點齊平的位置到與合併邊界的最低點齊平的位置測得之第二高度，其中合併的源極/汲極區域具有自與合併邊界的最低點齊平的位置到與STI區域的頂表面齊平的位置測得之第三高度，其中第一高度小於第二高度，其中第一高度小於第三高度，且其中第二高度小於第三高度。在一實施例中，磊晶成長源極/汲極區域包含減壓化學氣相沉積(RPCVD)製程。在一實施例中，RPCVD製程在650℃至750℃的溫度範圍內執行。在一實施例中，磊晶成長源極/汲極區域包含循環沉積蝕刻(CDE)製程。在一實施例中，磊晶成長源極/汲極區域包含使用富含矽的前驅物氣體、磷源前驅物氣體和載體氣體，載氣包含氫氣。在一實施例中，矽源前驅物與載體氣體的比例在2:1至10:1的範圍內。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
50:基板 50P,50N,89:區域 51:分隔物 52:鰭片 54:絕緣材料 56:淺溝槽隔離(STI)區域 58:通道區域 60:虛置介電質層 62:虛置閘極層 64:遮罩層 68,88:第一層間介電質(ILD) 72:虛置閘極 74:遮罩 80:閘極密封間隔物 82:源極/汲極區域 82A:第一子區域 82B:第二子區域 82C:第三子區域 86:閘極間隔物 87:接觸蝕刻停止層(CESL) 90:凹槽 92:閘極介電質層 94,114:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極遮罩 104:合併邊界 108:第二層間介電質(ILD) 110:閘極接觸件 112:源極/汲極接觸件 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 W1:第一寬度 W2:第二寬度 W3:第三寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1圖繪示根據一些實施例之FinFET示例的立體圖。 第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、10E、11A、11B、11C、11D、12A、12B、12C、12D、13A、13B、13C、13D、14A、14B、14C、14D、14E、15A、15B、15C、15D、16A、16B、16C、16D、以及16E圖為根據一些實施例在FinFET製造中的中間階段的截面圖。
50:基板
52:鰭片
56:淺溝槽隔離(STI)區域
82:源極/汲極區域
82A:第一子區域
82B:第二子區域
82C:第三子區域
86:閘極間隔物
104:合併邊界
H1:第一高度
H2:第二高度
H3:第三高度
W1:第一寬度

Claims (1)

  1. 一種半導體裝置，包括： 一第一鰭片以及一第二鰭片，該第一鰭片以及該第二鰭片自一基板延伸； 一淺溝槽隔離(STI)區域，在該第一鰭片以及該第二鰭片之間設置於該基板上；以及 一磊晶源極/汲極區域，其中該磊晶源極/汲極區域包括成長在該第一鰭片上的一第一部分以及成長在該第二鰭片上的一第二部分，其中該第一部份以及該第二部分在一合併邊界連接，其中該磊晶源極/汲極區域進一步包括: 一第一子區域，自與該磊晶源極/汲極區域的最高點齊平的一位置延伸至與該合併邊界的最高點齊平的一位置，其中該第一子區域具有一第一高度，且其中該第一子區域的頂表面包括該第一鰭片以及該第二鰭片之間的一谷； 一第二子區域，自與該合併邊界的最高點齊平的該位置延伸至與該合併邊界的最低點齊平的一位置，其中該第二子區域具有一第二高度，且其中該第一高度小於該第二高度；以及 一第三子區域，自與該合併邊界的最低點齊平的該位置延伸至與該STI區域的頂表面齊平的一位置，其中該第三子區域具有一第三高度，且其中該第一高度小於該第三高度且該第二高度小於該第三高度。
TW110121620A 2020-06-15 2021-06-15 半導體裝置 TW202201547A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/901,791 2020-06-15
US16/901,791 US11296080B2 (en) 2020-06-15 2020-06-15 Source/drain regions of semiconductor devices and methods of forming the same

Publications (1)

Publication Number Publication Date
TW202201547A true TW202201547A (zh) 2022-01-01

Family

ID=78124975

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121620A TW202201547A (zh) 2020-06-15 2021-06-15 半導體裝置

Country Status (3)

Country Link
US (3) US11296080B2 (zh)
CN (1) CN113540247A (zh)
TW (1) TW202201547A (zh)

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE557496A (zh) 1956-05-15
FR2697109B1 (fr) 1992-10-20 1996-05-24 Fujitsu Ltd Circuit a semiconducteurs ayant une configuration d'implantation perfectionnee.
JP2002015565A (ja) 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP3597501B2 (ja) 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7499315B2 (en) 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US7161844B2 (en) 2004-03-30 2007-01-09 Silicon Storage Technology, Inc. Method and apparatus for compensating for bitline leakage current
JP4477456B2 (ja) 2004-09-06 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US7236396B2 (en) 2005-06-30 2007-06-26 Texas Instruments Incorporated Area efficient implementation of small blocks in an SRAM array
TWI597724B (zh) 2005-12-24 2017-09-01 奧佛尼克公司 具硫屬化物材料之可程式化矩陣陣列
US8435802B2 (en) 2006-05-22 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Conductor layout technique to reduce stress-induced void formations
TW200744099A (en) 2006-05-30 2007-12-01 Himax Tech Ltd Memory and the redundancy repair method thereof
JP5096778B2 (ja) 2007-04-12 2012-12-12 パナソニック株式会社 半導体集積回路
DE502007004920D1 (de) 2007-05-07 2010-10-14 Rational Ag Verfahren zum Führen zumindest eines Garvorgangs
GB0721940D0 (en) 2007-11-08 2007-12-19 Icera Inc Memory cells
JP2009130210A (ja) 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8421205B2 (en) 2010-05-06 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power layout for integrated circuits
US9768119B2 (en) 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8661389B2 (en) 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
US8726220B2 (en) 2011-04-29 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8797813B2 (en) 2011-05-17 2014-08-05 Maxlinear, Inc. Method and apparatus for memory power and/or area reduction
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8987831B2 (en) 2012-01-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells and arrays
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8947902B2 (en) 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9053974B2 (en) 2012-08-24 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with dummy insertions
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8937845B2 (en) 2012-10-31 2015-01-20 Freescale Semiconductor, Inc. Memory device redundancy management system
US8826212B2 (en) 2012-12-06 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layout including cells having different threshold voltages, a system of implementing and a layout formed
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US9147029B2 (en) 2013-03-11 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9563731B2 (en) 2013-03-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundaries for self aligned multiple patterning abutments
US9129707B2 (en) 2013-10-02 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM with dummy read recovery
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9406682B2 (en) * 2014-09-12 2016-08-02 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
US9680014B2 (en) * 2015-04-17 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including Fin structures and manufacturing method thereof
US9576644B2 (en) 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
CN106558493B (zh) * 2015-09-29 2020-10-09 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9721645B1 (en) 2016-01-29 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM arrays and methods of manufacturing same
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US9953875B1 (en) * 2016-11-30 2018-04-24 Taiwan Semiconductor Manufacturing Company Contact resistance control in epitaxial structures of finFET
US10049936B2 (en) * 2016-12-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having merged epitaxial features with Arc-like bottom surface and method of making the same
US20190139830A1 (en) * 2017-11-03 2019-05-09 Globalfoundries Inc. Self-aligned gate isolation

Also Published As

Publication number Publication date
US20220231019A1 (en) 2022-07-21
US20210391324A1 (en) 2021-12-16
CN113540247A (zh) 2021-10-22
US11296080B2 (en) 2022-04-05
US11804487B2 (en) 2023-10-31
US20230378176A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
US20230268393A1 (en) Semiconductor device and method
US11823949B2 (en) FinFet with source/drain regions comprising an insulator layer
US11682711B2 (en) Semiconductor device having multi-layered gate spacers
US11854688B2 (en) Semiconductor device and method
TW202125708A (zh) 半導體裝置的製造方法
US20230207396A1 (en) Source/Drain Structures and Method of Forming
US20220367717A1 (en) Semiconductor Device and Method of Manufacture
US11735664B2 (en) Source/drain regions of FINFET devices and methods of forming same
US11710777B2 (en) Semiconductor device and method for manufacture
US11804487B2 (en) Source/drain regions of semiconductor devices and methods of forming the same
US20230268416A1 (en) Semiconductor Devices and Methods of Manufacture
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
TWI751763B (zh) 半導體裝置及其形成方法
US11688807B2 (en) Semiconductor device and methods of forming
US11990511B2 (en) Source/drain device and method of forming thereof
US20220246611A1 (en) Semiconductor device and methods of forming
US20230253479A1 (en) Air Spacer and Method of Forming Same
US20230065620A1 (en) Semiconductor device and method
US20230420520A1 (en) Transistor Source/Drain Regions and Methods of Forming the Same
US20220359066A1 (en) Semiconductor Device and Method
US20230261052A1 (en) Semiconductor device and method
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
TW202322399A (zh) 半導體裝置及其製造方法
TW202109885A (zh) 半導體裝置