TW202201020A - 半導體元件電阻值的量測方法、系統及裝置 - Google Patents
半導體元件電阻值的量測方法、系統及裝置 Download PDFInfo
- Publication number
- TW202201020A TW202201020A TW109120504A TW109120504A TW202201020A TW 202201020 A TW202201020 A TW 202201020A TW 109120504 A TW109120504 A TW 109120504A TW 109120504 A TW109120504 A TW 109120504A TW 202201020 A TW202201020 A TW 202201020A
- Authority
- TW
- Taiwan
- Prior art keywords
- doping concentration
- tested
- component
- resistance value
- interest
- Prior art date
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
一種半導體元件電阻值的量測方法、系統及裝置。此方法包括下列步驟:移載待測元件至樣品支柱並利用切削裝置將待測元件切削為針尖狀的顯微樣品;利用原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
Description
本揭露的實施例是有關於一種半導體元件的電阻值量測方法、系統及裝置。
在半導體製程中,需要量測半導體元件的電性(electric property),包括電阻值、電阻率、電導率等,藉以檢測元件缺陷並修改製程。以鰭式場效電晶體(Fin Field Effect Transistor,FinFET)為例,需要量測各個電極(例如金屬閘極、金屬源極、金屬汲極)本身的電阻值,以及磊晶(Epitaxy)層中不同電極之間的電阻值。
傳統的電阻值量測方式是利用四點探針(four point probe)量測儀對所要量測的區域進行定位並以探針進行針測。然而,此量測方式需要在測試探頭和待測物之間創建四個接觸點,基於探針的規格限制,對於尺寸較小或結構上較狹窄的區域,將難以實現量測。
本揭露的實施例提供一種半導體元件電阻值的量測方法,適用於具有處理器的電子裝置。此方法包括下列步驟:移載待測元件至樣品支柱並利用切削裝置將待測元件切削為針尖狀的顯微樣品;利用原子探針分析裝置分析顯微樣品的摻雜(dopant)濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
本揭露的實施例提供一種半導體元件電阻值的量測系統,其包括移載裝置、切削裝置、原子探針分析裝置及具處理器的量測裝置。移載裝置用以移載待測元件至樣品支柱。切削裝置用以切削待測元件。量測裝置耦接移載裝置、切削裝置及原子探針分析裝置,經配置以:控制移載裝置移載待測元件至樣品支柱,並控制切削裝置將待測元件切削為針尖狀的顯微樣品;控制原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
本揭露的實施例提供一種半導體元件電阻值的量測裝置,其包括連接裝置、儲存裝置及處理器。連接裝置用以連接移載裝置、切削裝置與原子探針分析裝置。儲存裝置用以儲存電腦程式。處理器耦接連接裝置及儲存裝置,經配置以載入並執行電腦程式以:控制移載裝置移載待測元件至樣品支柱,並控制切削裝置將待測元件切削為針尖狀的顯微樣品;控制原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明。當然,這些僅為實例而非旨在進行限制。舉例來說,在以下說明中,將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例,且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、從而使得第一特徵與第二特徵可不直接接觸的實施例。另外,本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見,且自身並不表示所討論的各個實施例及/或配置之間的關係。
此外,為易於說明,本文中可能使用例如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除附圖中所繪示的定向以外,所述空間相對性用語旨在囊括裝置在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向),且本文中所使用的空間相對性描述語可同樣相應地作出解釋。
本揭露實施例是應用原子探針分析技術(Atom Probe Tomography,APT),將要進行電性量測的半導體元件製備成可供原子探針分析裝置進行分析的顯微樣品。之後,使用原子探針分析裝置分析顯微樣品的摻雜(例如硼、磷、鉮等)濃度以獲得摻雜濃度分佈,並利用線性擬合法從摻雜濃度分佈中找出橫跨所要量測區域的濃度曲線,從而根據曲線變化量測出該量測區域的電阻值。
圖1是根據本揭露實施例所繪示的半導體元件電阻值的量測系統的方塊圖。參照圖1,本實施例的量測系統10包括移載裝置12、切削裝置14、原子探針分析裝置16及量測裝置20,其功能分述如下:
移載裝置12例如是顯微操作器(Micromanipulator),其例如可將樣品移載至樣品支柱。所述樣品例如是利用聚焦離子束(Focused Ion Beam,FIB)對待測元件(例如半導體元件)進行挖溝、切割、蝕刻等操作後所獲得的長條狀或薄片狀物件,所述樣品支柱的材質例如是鎢等,在此不設限。在一實施例中,移載裝置12是將樣品薄片焊接到樣品支柱上並切為長條狀,以便後續製作針尖狀的顯微樣品。
切削裝置14例如是聚焦離子束系統,其採用高能量的鎵離子束(或氦離子束、氖離子束)由上而下對測試樣品進行切削以製作奈米結構物。其中,切削裝置14是利用圖案化的離子束遮罩(mask)來遮蔽聚焦離子束,以保留測試樣品的遮蔽部分而移除未遮蔽部分,從而將測試樣品切削成所要的形狀(如針尖狀)。
原子探針分析裝置16例如是原子探針層析儀,其例如是在超高真空及液態氮冷卻的條件下,對針尖狀的顯微樣品施加高壓,使得樣品表面的原子形成離子並離開針尖表面,而藉由飛行時間質譜儀(mass spectrometer)測量離子的飛行時間以鑑別其成分。其中,原子探針分析裝置16可藉由對不同元素的原子進行分析,而繪製出樣品中不同元素的原子在納米空間中的分佈圖。
量測裝置20例如是電腦、工作站、伺服器等計算機裝置,其例如是透過有線或無線的方式與移載裝置12、切削裝置14及原子探針分析裝置16連接,以控制移載裝置12、切削裝置14及原子探針分析裝置16的運作並接收資料,從而執行本揭露實施例的電阻值量測方法。
圖2是根據本發明一實施例所繪示的半導體元件電阻值的量測裝置的方塊圖。請同時參考圖1及圖2,本實施例說明圖1中的量測裝置20的結構。量測裝置20包括連接裝置22、儲存裝置24及處理器26等元件,這些元件的功能分述如下:
連接裝置22例如是用以與移載裝置12、切削裝置14及原子探針分析裝置16連接並傳輸指令或資料的任意的有線或無線的介面裝置。對於有線方式而言,連接裝置可以是通用序列匯流排(universal serial bus,USB)、RS232、通用非同步接收器/傳送器(universal asynchronous receiver/transmitter,UART)、內部整合電路(I2C)或序列周邊介面(serial peripheral interface,SPI),但不限於此。對於無線方式而言,連接裝置可以是支援無線保真(wireless fidelity,Wi-Fi)、RFID、藍芽、紅外線、近場通訊(near-field communication,NFC)或裝置對裝置(device-to-device,D2D)等通訊協定的裝置,亦不限於此。
儲存裝置24例如是任意型式的固定式或可移動式隨機存取記憶體(Random Access Memory,RAM)、唯讀記憶體(Read-Only Memory,ROM)、快閃記憶體(Flash memory)、硬碟或類似元件或上述元件的組合,而用以儲存可由處理器26執行的電腦程式。
處理器26例如是中央處理單元(Central Processing Unit,CPU),或是其他可程式化之一般用途或特殊用途的微處理器(Microprocessor)、微控制器(Microcontroller)、數位訊號處理器(Digital Signal Processor,DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits,ASIC)、可程式化邏輯裝置(Programmable Logic Device,PLD)或其他類似裝置或這些裝置的組合,本發明不在此限制。在本實施例中,處理器26可從儲存裝置24載入電腦程式,以執行本揭露實施例的電阻值量測方法。
詳細來說,圖3是根據本揭露實施例所繪示的半導體元件電阻值的量測方法的流程圖。請同時參照圖1、圖2及圖3,本實施例的方法適用於圖2所示的量測裝置20,以下參照量測系統10及量測裝置20中的各種元件闡述本實施例方法的詳細步驟。
在步驟S202中,量測裝置20的處理器26控制移載裝置12將待測元件移載至樣品支柱,並利用切削裝置14將待測元件切削為針尖狀的顯微樣品。其中,切削裝置14例如是採用高能量的離子束將待測元件切削為針尖狀。而為了避免待測元件在切削過程中受到損壞,本揭露實施例例如是在將待測元件移載至樣品支柱之前,對待測元件進行一連串的處理,以在不破壞待測元件電性的情況下強化待測元件的結構。
詳細而言,圖4是根據本揭露實施例所繪示的半導體元件樣品製備方法的流程圖。請同時參照圖2及圖4,本實施例的方法適用於圖2所示的量測裝置20,其步驟如下:
在步驟S402中,處理器26控制晶片去層裝置(未繪示)去層待測元件上的保護層,以露出金屬層。在一些實施例中,處理器26例如是採用化學機械研磨法(Chemical Mechanical Polishing,CMP)去除待測元件上的介電層、沈積層等,以裸露出待測元件的金屬閘極或其他金屬層。在一些實施例中,處理器26例如是採用離子蝕刻的方式去除待測元件上的鈍化層(passivation layer)、絕緣層等,以裸露出待測元件的金屬閘極或其他金屬層。本揭露實施例不限制去層裝置的種類及去層方式。
在一些實施例中,處理器26在對待測元件上的保護層進行研磨時,例如會分析研磨後元件表面的元素組成,從而在所分析的元素組成包括特定元素時,判定已研磨至金屬層,從而控制晶片去層裝置停止研磨。在一些實施例中,處理器26例如是在所分析訊號中出現高頻振盪(High-frequency Oscillation,HfO)時,即判定已研磨到金屬層,從而控制晶片去層裝置停止研磨。
在步驟S404中,處理器26控制蝕刻裝置(未繪示)去除金屬層上的電極接點(contact)。所述蝕刻裝置例如是針對特定材料(例如鎢、鈷)進行蝕刻,以去除材質為該特定材料的電極接點。
在步驟S406中,處理器26控制填充裝置(未繪示)以保護材料填充電極接點去除後所留的空隙。在一些實施例中,處理器26例如是採用物理氣相沉積(Physical Vapor Deposition,PVD)、化學氣相沉積(Chemical Vapor Deposition,CVD)、原子層沉積(Atomic Layer Deposition,ALD)、旋轉塗覆(Spin coating)等技術,以碳、氧或二氧化矽的有機物或ALD的化合物(compounds)等保護材料取代一般金屬閘極的保護材料(如氮化鈦),填充至電極接點去除後所留的空隙,藉此保護填充區域的元件結構在後續切削過程不被破壞。
舉例來說,圖5A至圖5E是根據本揭露實施例所繪示的半導體元件樣品製備方法的範例。其中,圖5A繪示經過完整製程的待測元件50的結構,其中磊晶層EPI上形成有金屬閘極MG和金屬汲極MD,而在金屬閘極MG和金屬汲極MD上則形成有保護層52。本實施例利用晶片去層裝置將待測元件50上的保護層52去層,以露出金屬閘極MG和金屬汲極MD(如圖5B的待測元件50a所示),接著利用蝕刻裝置去除金屬閘極MG、金屬汲極MD的電極接點,而留下空隙54(如圖5C的待測元件50b所示),之後則利用填充裝置以保護材料56填充空隙54(如圖5D的待測元件50c所示),最後則將處理後的待測元件50c進行移載並切削成針尖狀(如圖5D的虛線58所示的形狀)的顯微樣品以利後續分析。
圖6A至圖6D是根據本揭露實施例所繪示的半導體元件的顯微影像。其中,圖6A是圖5C去除電極接點後的待測元件的顯微影像,其中區域62的影像顯示出電極接點去除後留下空隙。圖6B是圖5D填充保護材料後的待測元件的顯微影像,其中區域64的影像顯示出空隙已被保護材料填滿。圖6C是圖5E的待測元件移載至樣品支柱的顯微影像。圖6D則是將待測元件切削成針尖狀的顯微樣品的顯微影像。
本揭露實施例即針對上述製程所製備的待測元件的顯微樣品進行原子探針分析,以分析出此顯微樣品的摻雜濃度,並據以量測顯微樣品中關注區域(region of interest,ROI)的電阻值。
回到圖3的流程,在步驟S304中,處理器26利用原子探針分析裝置16分析顯微樣品的摻雜濃度,以獲得摻雜濃度分佈。其中,處理器26例如會參考所要量測區域在待測元件上的相對位置,調整原子探針分析裝置16以針對該量測區域進行摻雜濃度的分析。
舉例來說,圖7是根據本揭露實施例所繪示的半導體元件的顯微影像。請參照圖7,影像70中顯示出半導體元件,包括位於兩側的源/汲極區域(黑色區域)和位於中間的閘極區域(黑色區域)。其中,需要量測電阻值的區域包括源/汲極本身的電阻Rc
,以及磊晶層72中閘極的電阻Rch
、閘極延伸區域的電阻Rext
,以及源/汲極與閘極之間的電阻Rsd
。
為了量測特定區域的電阻值,在一些實施例中,可在製備待測元件的顯微樣品時,即針對該區域對待測元件進行挖溝、切割、蝕刻等操作以獲得長條狀或薄片狀的樣品薄片,從而焊接到樣品支柱上以製備顯微樣品,並用以量測該區域的電阻值。在一些實施例中,則可根據該區域的圖案,從原子探針分析裝置所分析的摻雜濃度分佈中找出符合該圖案的區域,從而進行後續的電阻值量測。
在步驟S306中,處理器26利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析此切線上的摻雜濃度的變化曲線,以量測出關注區域的電阻值。所述的線性擬合法例如是最小平方線性擬合法(least square linear fitting)。本揭露實施例藉由對摻雜濃度分佈執行此線性擬合法,而能夠透過最小化誤差的平方和的方式找出能夠與此摻雜濃度分佈擬合的最佳線性方程。
舉例來說,圖8是根據本揭露實施例所繪示的摻雜濃度分佈圖。請參照圖8,本實施例的摻雜濃度分佈圖80是以等高線的形式繪製,其例如是以摻雜濃度分佈中的最高濃度作為基準,每隔一定的比例或百分比(例如5%~20%)繪製一條曲線,以顯露摻雜濃度的變化及其與關注區域的分佈。其中,切線82是利用線性擬合法所算出的直線,其路徑會經過摻雜濃度分佈圖80上各個濃度區域,而可視為是與此摻雜濃度分佈圖80擬合的最佳切線。
在一些實施例中,對於上述經由線性擬合法所產生的切線,處理器26可進一步藉由計算此切線的長度與摻雜濃度分佈的關係來判斷此切線是否橫跨所要量測的區域(即,關注區域),以獲得準確的量測結果。詳細而言,針對橫跨摻雜濃度分佈的不同區域的多條切線,處理器26例如會計算各個切線在摻雜濃度分佈中的長度與摻雜濃度分佈的長度的比值,並與預設閥值比較,從而在所計算的比值小於等於預設閥值時,將該切線濾除,而僅保留符合要求的切線以進行後續的電阻值量測。所述預設閥值例如是介於0.6至0.9之間的任意值,在此不設限。
舉例來說,圖9A及圖9B是根據本揭露實施例所繪示的摻雜濃度分佈的擬合切線的校正方法。請參照圖9A及圖9B,本實施例以圖8的摻雜濃度分佈圖80為例,而分別求出可橫跨摻雜濃度分佈圖80的切線84及82。本實施例進一步計算切線84及82在摻雜濃度分佈圖80中的長度X,並計算此長度與摻雜濃度分佈圖80的長度Y的比值,從而判斷所計算的比值是否大於0.7。其中,在圖9A中,切線84的長度X例如為35奈米,而摻雜濃度分佈圖80的長度Y為80奈米,其比值0.43小於0.7,因此可判定切線84並非較佳的擬合線,而可將其濾除。另一方面,在圖9B中,切線82的長度X例如為60奈米,而摻雜濃度分佈圖80的長度Y為80奈米,其比值0.75大於0.7,因此可判定切線82為較佳的擬合線,而可用以進行後續的電阻值量測。藉由上述方法,可快速濾除擬合度不佳的切線,而找出較有機會與摻雜濃度分佈擬合的切線,提高所量測電阻值的準確度。
在一些實施例中,處理器26例如是利用學習模型辨識摻雜濃度的變化曲線中的特徵,以獲得對應的電阻值。其中,此學習模型例如是利用機器學習(machine learning)演算法建立,而藉由輸入不同測試樣品的摻雜濃度變化曲線及其對應的電阻值,使得學習模型能夠學習這些摻雜濃度變化曲線與對應的電阻值之間的關係,而應用於實際量測。藉此,可實現半導體元件電性的快速量測。
綜上所述,本揭露實施例藉由對半導體元件進行摻雜濃度的分析,並以預先訓練的學習模型來解譯分析結果以量測關注區域的電阻值,而不受限於所要量測區域的規格或結構,因此可實現半導體元件電性的快速量測,並自動產生資料回饋到產生以調整或校正製程。
根據一些實施例,提供一種半導體元件電阻值的量測方法,適用於具有處理器的電子裝置。此方法包括下列步驟:移載待測元件至樣品支柱並利用切削裝置將待測元件切削為針尖狀的顯微樣品;利用原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
根據一些實施例,提供一種半導體元件電阻值的量測裝置,其包括移載裝置、切削裝置、原子探針分析裝置及處理器。移載裝置用以移載待測元件至樣品支柱。切削裝置用以切削所述待測元件。處理器耦接移載裝置、切削裝置及原子探針分析裝置,經配置以:控制移載裝置移載待測元件至樣品支柱,並控制切削裝置將待測元件切削為針尖狀的顯微樣品;控制原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
根據一些實施例,提供一種半導體元件電阻值的量測裝置,其包括連接裝置、儲存裝置及處理器。連接裝置用以連接移載裝置、切削裝置與原子探針分析裝置。儲存裝置用以儲存電腦程式。處理器耦接連接裝置及儲存裝置,經配置以載入並執行電腦程式以:控制移載裝置移載待測元件至樣品支柱,並控制切削裝置將待測元件切削為針尖狀的顯微樣品;控制原子探針分析裝置分析顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及利用線性擬合法產生橫跨摻雜濃度分佈中的關注區域的切線,並分析切線上的摻雜濃度的變化曲線,以量測關注區域的電阻值。
以上概述了若干實施例的特徵,以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應理解,其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到,這些等效構造並不背離本發明的精神及範圍,而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。
10:量測系統
12:移載裝置
14:切削裝置
16:原子探針分析裝置
20:量測裝置
22:連接裝置
24:儲存裝置
26:處理器
50、50a、50b、50c:待測元件
52:保護層
54:空隙
56:保護材料
58:虛線
62、64:區域
70:影像
72、EPI:磊晶層
80:摻雜濃度分佈圖
82、84:切線
MG:金屬閘極
MD:金屬汲極
Rc
、Rch
、Rext
、Rsd
:電阻
S302~S306、S402~S406:步驟
圖1是根據本揭露實施例所繪示的半導體元件電阻值的量測系統的方塊圖。
圖2是根據本發明一實施例所繪示的半導體元件電阻值的量測裝置的方塊圖。
圖3是根據本揭露實施例所繪示的半導體元件電阻值的量測方法的流程圖。
圖4是根據本揭露實施例所繪示的半導體元件樣品製備方法的流程圖。
圖5A至圖5E是根據本揭露實施例所繪示的半導體元件樣品製備方法的範例。
圖6A至圖6D是根據本揭露實施例所繪示的半導體元件的顯微影像。
圖7是根據本揭露實施例所繪示的半導體元件的顯微影像。
圖8是根據本揭露實施例所繪示的摻雜濃度分佈圖。
圖9A及圖9B是根據本揭露實施例所繪示的摻雜濃度分佈的擬合切線的校正方法。
S302~S306:步驟
Claims (10)
- 一種半導體元件電阻值的量測方法,適用於具有處理器的電子裝置,所述方法包括下列步驟: 移載待測元件至樣品支柱並利用切削裝置將所述待測元件切削為針尖狀的顯微樣品; 利用原子探針分析裝置分析所述顯微樣品的摻雜(dopant)濃度,獲得摻雜濃度分佈;以及 利用線性擬合法產生橫跨所述摻雜濃度分佈中的關注區域的切線,並分析所述切線上的所述摻雜濃度的變化曲線,以量測所述關注區域的電阻值。
- 如請求項1所述的方法,其中在移載所述待測元件至所述樣品支柱之前,更包括: 去層(delayer)所述待測元件上的保護層,以露出金屬層; 去除所述金屬層上的電極接點(contact);以及 以保護材料填充(cap)所述電極接點去除後所留的空隙。
- 如請求項2所述的方法,其中去層所述待測元件上的所述保護層,以露出所述金屬層的步驟包括: 對所述待測元件上的所述保護層進行研磨,並分析研磨後的所述保護層的元素組成;以及 當所分析的所述元素組成包括特定元素時,停止所述研磨。
- 如請求項1所述的方法,其中分析所述切線上的所述摻雜濃度的變化曲線,以量測所述關注區域的電阻值的步驟包括: 利用經訓練的學習模型辨識所述變化曲線,以輸出所述變化曲線對應的所述電阻值,其中 所述學習模型是利用機器學習(machine learning)演算法建立,並學習不同的多個待測元件的所述摻雜濃度的變化曲線與對應的電阻值之間的關係。
- 如請求項1所述的方法,其中利用線性擬合法產生橫跨所述摻雜濃度分佈中的關注區域的切線的步驟更包括: 針對橫跨所述摻雜濃度分佈的不同區域的多條切線,計算各所述切線在所述摻雜濃度分佈中的長度與所述摻雜濃度分佈的長度的比值,並與預設閥值比較;以及 濾除所述比值小於等於所述預設閥值的所述切線。
- 一種半導體元件電阻值的量測系統,包括: 移載裝置,移載待測元件至樣品支柱; 切削裝置,切削所述待測元件; 原子探針分析裝置;以及 具處理器的量測裝置,耦接所述移載裝置、所述切削裝置及所述原子探針分析裝置,經配置以: 控制所述移載裝置移載待測元件至樣品支柱,並控制所述切削裝置將所述待測元件切削為針尖狀的顯微樣品; 控制所述原子探針分析裝置分析所述顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及 利用線性擬合法產生橫跨所述摻雜濃度分佈中的關注區域的切線,並分析所述切線上的所述摻雜濃度的變化曲線,以量測所述關注區域的電阻值。
- 如請求項6所述的量測系統,更包括: 晶片去層裝置,去層所述待測元件上的保護層,以露出金屬層; 蝕刻裝置,去除所述金屬層上的電極接點;以及 填充裝置,以保護材料填充所述電極接點去除後所留的空隙。
- 如請求項7所述的量測系統,更包括: 分析裝置,在所述晶片去層裝置對所述待測元件上的所述保護層進行研磨時,分析研磨後的所述保護層的元素組成,其中 當所述分析裝置所分析的所述元素組成包括特定元素時,所述量測裝置控制所述晶片去層裝置停止所述研磨。
- 如請求項6所述的量測系統,其中所述量測裝置利用經訓練的學習模型辨識所述變化曲線,以輸出所述變化曲線對應的所述電阻值,其中所述學習模型是所述量測裝置利用機器學習演算法建立,並學習不同的多個待測元件的所述摻雜濃度的變化曲線與對應的電阻值之間的關係。
- 一種半導體元件電阻值的量測裝置,包括: 連接裝置,連接移載裝置、切削裝置與原子探針分析裝置; 儲存裝置,儲存電腦程式;以及 處理器,耦接所述連接裝置及所述儲存裝置,經配置以載入並執行所述電腦程式以: 控制所述移載裝置移載待測元件至樣品支柱,並控制所述切削裝置將所述待測元件切削為針尖狀的顯微樣品; 控制所述原子探針分析裝置分析所述顯微樣品的摻雜濃度,獲得摻雜濃度分佈;以及 利用線性擬合法產生橫跨所述摻雜濃度分佈中的關注區域的切線,並分析所述切線上的所述摻雜濃度的變化曲線,以量測所述關注區域的電阻值。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109120504A TWI738387B (zh) | 2020-06-18 | 2020-06-18 | 半導體元件電阻值的量測方法、系統及裝置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109120504A TWI738387B (zh) | 2020-06-18 | 2020-06-18 | 半導體元件電阻值的量測方法、系統及裝置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI738387B TWI738387B (zh) | 2021-09-01 |
TW202201020A true TW202201020A (zh) | 2022-01-01 |
Family
ID=78777871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW109120504A TWI738387B (zh) | 2020-06-18 | 2020-06-18 | 半導體元件電阻值的量測方法、系統及裝置 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI738387B (zh) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6168961B1 (en) * | 1998-05-21 | 2001-01-02 | Memc Electronic Materials, Inc. | Process for the preparation of epitaxial wafers for resistivity measurements |
EP2476000B1 (en) * | 2009-09-08 | 2016-12-07 | Georg Fischer Signet LLC | System and method for measuring conductivity/resistivity of water having high purity |
EP2706560B1 (en) * | 2012-09-06 | 2017-11-22 | Imec | Method for determining local resistivity and charge carrier concentration using a scanning spreading resistance measurement set-up |
CN103412272B (zh) * | 2013-06-17 | 2016-03-02 | 上海晶盟硅材料有限公司 | 用于确定校正汞探针电阻率量测仪的标准片的方法及校正汞探针电阻率量测仪的方法 |
US20160187414A1 (en) * | 2014-12-30 | 2016-06-30 | United Microelectronics Corp. | Device having finfets and method for measuring resistance of the finfets thereof |
JP6584113B2 (ja) * | 2015-03-30 | 2019-10-02 | 株式会社日立ハイテクサイエンス | 広がり抵抗測定方法及び広がり抵抗顕微鏡 |
US9768085B1 (en) * | 2016-07-25 | 2017-09-19 | International Business Machines Corporation | Top contact resistance measurement in vertical FETs |
US10429483B2 (en) * | 2017-05-04 | 2019-10-01 | Analog Devices Global | Internal integrated circuit resistance calibration |
EP3658872B1 (en) * | 2017-07-24 | 2022-01-05 | MACOM Technology Solutions Holdings, Inc. | Fet operational temperature determination by resistance thermometry |
CN110289224B (zh) * | 2019-06-19 | 2021-08-10 | 上海华力集成电路制造有限公司 | 一种精确监控并改善方块电阻量测稳定性的方法 |
-
2020
- 2020-06-18 TW TW109120504A patent/TWI738387B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI738387B (zh) | 2021-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104701203A (zh) | 用于三维(3d)半导体器件的原子探头层析成像样本制备的方法 | |
TW202201450A (zh) | 晶圓中檢測體積的橫斷面成像之方法 | |
Vandervorst et al. | Dopant/carrier profiling for 3D‐structures | |
Ramanayaka et al. | STM patterned nanowire measurements using photolithographically defined implants in Si (100) | |
Wu et al. | Precise nanofabrication with multiple ion beams for advanced circuit edit | |
US20160035633A1 (en) | Low energy collimated ion milling of semiconductor structures | |
TWI738387B (zh) | 半導體元件電阻值的量測方法、系統及裝置 | |
US9170273B2 (en) | High frequency capacitance-voltage nanoprobing characterization | |
Neumann et al. | 3D analysis of high-aspect ratio features in 3D-NAND | |
CN113284816A (zh) | 半导体组件电阻值的量测方法、系统及装置 | |
JP2021019179A (ja) | 半導体素子の分析システム及び方法 | |
Melkonyan et al. | Wet-chemical etching of atom probe tips for artefact free analyses of nanoscaled semiconductor structures | |
CN106252253B (zh) | 一种测试有源区顶部圆滑度的方法 | |
TW202310042A (zh) | 蝕刻方法 | |
Kim et al. | In-line critical dimension and sidewall roughness metrology study for compound nanostructure process control by in-line 3D atomic force microscope | |
US10269663B2 (en) | Critical dimensions variance compensation | |
JP5365174B2 (ja) | 電子デバイスの電気特性評価方法及び電子デバイスの電気特性評価装置 | |
US20220301950A1 (en) | Mid-manufacturing semiconductor wafer layer testing | |
Bunday et al. | Metrology | |
JP6172102B2 (ja) | Soi基板の評価方法 | |
US9620596B2 (en) | Method to fabricate micro and nano diamond devices | |
US20230386941A1 (en) | Manufacturing process with atomic level inspection | |
Lansbergen et al. | Transport-based dopant metrology in advanced FinFETs | |
Cherns et al. | Electron tomography of gate-all-around nanowire transistors | |
Skolaut et al. | Spatial variations of conductivity of self-assembled monolayers of dodecanethiol on Au/mica and Au/Si substrates |