TW202139466A - 具有可程式化接觸點的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有可程式化接觸點的半導體元件及其製備方法。該半導體元件包括一基底；一閘極堆疊，位在該基底上；複數個可程式化接觸點，位在該閘極堆疊上；一對重度摻雜區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及複數個第一接觸點，位在該對重度摻雜區上。該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。

Description

具有可程式化接觸點的半導體元件及其製備方法
本申請案主張2020年1月6日申請之美國正式申請案第16/734,869號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有可程式化接觸點的半導體元件及其具有該可程式化接觸點之半導體元件的製備方法。
半導體元件係使用在不同的電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。半導體元件的尺寸持續地等比例縮小，以符合運算力(computing ability)的需求。然而，許多之問題的變異係出現在等比例縮小製程期間，並影響其最終電子特性、品質以及良率。因此，在達到改善品質、良率以及可靠度上仍具有挑戰性。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底；一閘極堆疊，位在該基底上；複數個可程式化接觸點，位在該閘極堆疊上；一對重度摻雜區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及複數個第一接觸點，位在該對重度摻雜區上。該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
在一些實施例中，該閘極堆疊包括一閘極隔離層、一閘極下導電層以及一閘極上導電層，該閘極隔離層位在該基底上，該閘極下導電層位在該閘極隔離層上，該閘極上導電層位在該閘極下導電層上。
在一些實施例中，該半導體元件還包括一對第一間隙子，貼合到該閘極隔離層的各側壁以及該閘極下導電層的各側壁。
在一些實施例中，該閘極隔離層具有一厚度，介於0.5nm到5.0nm之間，而該閘極隔離層由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。
在一些實施例中，該閘極下導電層具有一厚度，介於50nm到300nm之間，且該閘極下導電層由摻雜多晶矽所製。
在一些實施例中，該閘極上導電層具有一厚度，介於2nm到50nm之間，該閘極上導電層由一金屬矽化物所製。
在一些實施例中，該半導體元件還包括一對輕度摻雜區，位在鄰近該對重度摻雜區處，並位在該基底中。
在一些實施例中，該複數個可程式化接觸點的該寬度對該閘極上導電層的一寬度之比率，介於1：2到1：10之間。
在一些實施例中，該半導體元件還包括一對第二間隙子，貼合到該對第一間隙子的側壁。
在一些實施例中，該半導體元件還包括複數個氣隙，位在該複數個可程式化接觸點之間。
在一些實施例中，該閘極隔離層包括一中心部以及二端部，其中該二端部的氧濃度大於該中心部。
本揭露之另一實施例提供一種半導體元件，包括一基底；一閘極堆疊，位在該基底上；複數個可程式化接觸點，位在該閘極堆疊上；一對應力區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及複數個第一接觸點，位在該對應力區上。該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一閘極堆疊在該基底上，並形成一對重度摻雜區在該基底中；形成一可程式化接觸點在該閘極堆疊上，該可程式化接觸點具有一第一寬度；形成一第一接觸點在該對重度摻雜區其中之一上，該第一接觸點具有一第二寬度，而該第二寬度大於該第一寬度。
在一些實施例中，形成該閘極堆疊在該基底上的該步驟，包括：形成一閘極隔離層在該基底上；形成一閘極下導電層在該閘極隔離層上；以及形成一閘極上導電層在該閘極下導電層上。
在一些實施例中，形成具有該第一寬度之該可程式化接觸點在該閘極堆疊上的該步驟，包括：形成多個催化劑單元在該閘極上導電層上；以及生長該等催化劑單元進入該可程式化接觸點。
在一些實施例中，形成該閘極上導電層在該閘極下導電層的該步驟，包括：形成一閘極上導電膜在該基底與該閘極下導電層上；執行一退火製程，以形成該閘極上導電層；以及執行一移除製程。
在一些實施例中，藉由一沉積製程使用矽烷(silane)或四氯化矽(silicon tetrachloride)當作一前驅物以輔助生長該等催化劑單元進入該可程式化接觸點。
在一些實施例中，該退火製程的一溫度介於400℃到500℃之間。
在一些實施例中，該沉積製程的一溫度介於370℃到500℃之間。
在一些實施例中，該移除製程的一化學助劑(reagent)，由氧化氫(hydrogen peroxide)與硫酸(sulfuric acid)以10：1的比率所構成。
由於本揭露之半導體元件的設計，該可程式化接觸點可提供改變一線路之一狀態的一選擇，該線路包括該可程式化接觸點，並可據以改變該半導體元件的一電子特性(electrical characteristic)。經由調整該半導體元件的電子特性，可改善該半導體元件的品質(quality)。此外，由於該對應力區，可增加該半導體元件的載子移動率(carrier mobility)。再者，由於該等氣隙，可降低該半導體元件的一寄生電容(parasitic capacitance)。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
此外，在本揭露中形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。特別地是，本街漏之該等實施例的該等半導體元件可為動態隨機存取記憶體元件。
需注意的是，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一些實施例的一種半導體元件100A之頂視示意圖。圖2為沿圖1的剖線A-A’之剖視示意圖。為了清楚起見，本揭露之半導體元件100A的一些零件並未顯示在圖1中。
請參考圖1及圖2，在所述的實施例中，半導體元件100A可包括一基底101、一絕緣結構103、一閘極堆疊201、一對第一間隙子301、一對輕度摻雜區305、一對重度摻雜區307、複數個可程式化接觸點401、複數個第一接觸點501、一第一導電層601、複數個第二導電層603、一第一隔離層701以及一第二隔離層703。
請參考圖1及圖2，在所述的實施例中，舉例來說，基底101可由矽、鍺、矽鍺(silicon germanium)、矽碳(silicon carbon)、矽鍺碳(silicon germanium carbon)、鎵(gallium)、砷化鎵(gallium arsenic)、砷化銦(indium arsenic)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料所製。基底101可具有一第一晶格常數(lattice constant)以及一結晶方向(crystal orientation)＜111＞。
請參考圖1及圖2，在所述的實施例中，絕緣結構103可設置在基底101中，並界定出基底101的一主動區105。(圖2顯示出二絕緣結構103，但其他數量的絕緣結構可使用在其他實施例中。)絕緣結構103可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、氧化氮化矽(silicon nitride oxide)，或摻氟矽酸鹽(fluoride-doped silicate)。
請參考圖1及圖2，在所述的實施例中，第一隔離層701與第二隔離層703可依序地設置在基底101上。舉例來說，第一隔離層701與第二隔離層703可由氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、未摻雜矽玻璃(undoped silica glass)、硼矽酸鹽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)或其組合所製，但並不以此為限。第一隔離層701與第二隔離層703可由相同材料所製，但並不以此為限。
請參考圖1及圖2，在所述的實施例中，閘極堆疊(gate stack)201可設置在基底101上，並位在第一隔離層701中。從頂視圖來看，閘極堆疊201可與主動區105相交。閘極堆疊201可具有一閘極隔離層203、一閘極下導電層205以及一閘極上導電層207。閘極隔離層203可設置在基底101上，且從頂視圖來看，閘極隔離層203可與主動區105相交。閘極隔離層203可具有一厚度，介於0.5nm到5.0nm之間。較佳者，閘極隔離層203的厚度可介於0.5nm到2.5nm之間。舉例來說，閘極隔離層203可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽或氧化氮化矽。
或者是，在其他實施例中，隔離材料可具有4.0或以上的一介電常數。針對隔離材料的例子可包括氧化鉿(hafnium oxide)、氧化鋯鉿(hafnium zirconium oxide)、氧化鑭鉿(hafnium lanthanum oxide)、氧化矽鉿(hafnium silicon oxide)、氧化鉿鉭(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化矽鋁(aluminum silicon oxide)、氧化鈦(titanium oxide)、五氧化二鉭(tantalum pentoxide)、氧化鑭(lanthanum oxide)、氧化矽鑭(lanthanum silicon oxide)、鈦酸鍶(strontium titanate)、鋁酸鑭(lanthanum aluminate)、氧化釔(yttrium oxide)、三氧化二鎵(gallium (III) trioxide)、氧化鎵釓(gadolinium gallium oxide)、鋯鈦酸鉛(lead zirconium titanate)、鈦酸鋇(barium titanate)、鍶鈦酸鋇(barium strontium titanate)、鋯酸鋇(barium zirconate)，或其混合物(mixture)，但並不以此為限。
請參考圖1及圖2，在所述的實施例中，閘極下導電層205可設置在閘極隔離層203上，並設置在第一隔離層701中。閘極下導電層205可具有一厚度，介於50nm到300nm之間。舉例來說，閘極下導電層205可由摻雜多晶矽(doped polysilicon)所製。閘極上導電層207可設置在閘極下導電層205上。閘極上導電層207可具有一厚度，介於2nm到50nm之間。舉例來說，閘極上導電層207可由一金屬矽化物(metal silicide)所製。金屬矽化物可為矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)、矽化鎢(tungsten silicide)或其類似物。
請參考圖1及圖2，在所述的實施例中，該對第一間隙子301可貼合到閘極隔離層203各側壁以及閘極下導電層205的各側壁。該對第一間隙子301可設置在第一隔離層701中。舉例來說，該對第一間隙子301可由氧化矽、氮化矽、氮氧化矽、氧化氮化矽或多晶矽所製。
請參考圖1及圖2，在所述的實施例中，該對輕度摻雜區305可設置在鄰近閘極堆疊201的兩側處，並位在基底101的主動區103中。尤其是，該對輕度摻雜區305可設置在鄰近閘極隔離層203的各側壁處，並位在主動區105中。該對輕度摻雜區305的一部分可分別地對應設置在該對第一間隙子301下。該對輕度摻雜區305可摻雜有一摻雜物(dopant)，例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)或銦(indium)。
請參考圖1及圖2，在所述的實施例中，該對重度摻雜區307可設置在鄰近閘極堆疊201的兩側處，並位在基底101的主動區105中。該對重度摻雜區307可分別地對應設置在鄰近該對輕度摻雜區305處。該對重度摻雜區307可摻雜有與該對輕度摻雜區305相同的一摻雜物。該對重度摻雜區307可具有一摻雜濃度(dopant concentration)，係大於該對輕度摻雜區305的摻雜濃度。
請參考圖1及圖2，在所述的實施例中，複數個可程式化接觸點401可設置在閘極堆疊201上，並在方向Z上延伸。複數個可程式化接觸點401可設置在第一隔離層701中。尤其是，複數個可程式化接觸點401可設置在閘極上導電層207上。複數個可程式化接觸點401的其中任何一個可具有一寬度W1。可程式化接觸點401之寬度W1與閘極上導電層207之一寬度W2的一比率，介於1：2到1：10之間。應當理解，複數個可程式化接觸點401在圖式中所顯示的數量僅用於圖例說明，並可使用其他數量的可程式化接觸點401。複數個可程式化接觸點401的上表面可齊平於第一隔離層701的一上表面。舉例來說，複數個可程式化接觸點401可由矽或摻雜矽所製。在一些實施例中，複數個可程式化接觸點401可具有一結晶方向＜111＞。
請參考圖1及圖2，在所述的實施例中，複數個第一接觸點501可設置在第一隔離層701中，並分別對應設置在該對重度摻雜區307上。複數個第一接觸點501的其中任何一個可具有一寬度W3。第一接觸點501的寬度W3可大於可程式化接觸點401的寬度W1。可程式化接觸點401的較窄寬度W1可造成一電阻率(resistivity)，其係大於第一接觸點501的電阻率。在所述的實施例中，如圖1的頂視圖所示，複數個可程式化接觸點401與複數個第一接觸點501可沿著如線段A-A’的方向Y而設置在大約相同的位置。舉例來說，複數個第一接觸點501可由一導電材料所製，例如摻雜多晶矽、金屬、金屬氮化物(metal nitride)或金屬矽化物(metal silicide)。金屬可為鋁、銅、鎢或鈷。
請參考圖1及圖2，在所述的實施例中，第一導電層601與複數個第二導電層603可分別地設置在第二隔離層703中。第一導電層601可設置在複數個可程式化接觸點401上。應當理解，所有複數個可程式化接觸點401可電性連接到第一導電層601。複數個第二導電層603可分別對應設置在複數個第一接觸點501上。
圖3到圖6為依據本揭露其他實施例的各個半導體元件100B、100C、100D、100E沿圖1的剖線A-A’之剖視示意圖。圖7到圖9為依據本揭露其他實施例的各個半導體元件100F、100G、100H之頂視示意圖。
請參考圖3，半導體元件100B可包括一對第二間隙子303。該對第二間隙子303可貼合到該對第一間隙子301的各側壁。該對第二間隙子303可相對閘極堆疊201設置，並以該對第一間隙子303夾置在其間。舉例來說，該對第二間隙子303可由氧化矽所製。由於該對第二間隙子303，可最小化該對第一間隙子301的一厚度，藉此降低形成在該對重度摻雜區307與閘極堆疊201之間的重疊電容(overlap capacitance)。
請參考圖4，半導體元件100C可包括複數個氣隙801。該複數個氣隙801可設置在相鄰對的該複數個可程式化接觸點401之間。該複數個氣隙801可形成在相鄰對的該複數個可程式化接觸點401之間的窄空間中。形成在相鄰對的該複數個可程式化接觸點401之間的窄空間之一寬度W4與閘極上屌電層207的寬度W2之一比率，可介於1：10到1：15之間。該複數個氣隙801可顯著地減輕一干擾效應(interference effect)，該干擾效應係源自於相鄰對的該複數個可程式化接觸點401之間的一寄生電容(parasitic capacitance)。
請參考圖5，半導體元件100D的閘極隔離層203D可包括一中心部203D-1以及二端部203D-2，而二端部203D-2則分別連接到中心部203D-1的兩端。二端部203D-2可具有大於中心部203D-1的一氧濃度(concentration of oxygen)。在閘極隔離層203D之兩端部203D-2的較大氧濃度可增加閘極隔離層203D的一介電常數。因此，可降低半導體元件100D的漏電流(leakage current)。二端部203D-2的較大氧濃度可藉由在包含有氧化物種(oxidizing species)的一氧化環境中的一側向氧化製程(lateral oxidation process)所形成。側向氧化製程的一製程溫度可介於300℃到600℃之間。側向氧化製程的一部份氧壓力可介於100mTorr到200mTorr之間。側向氧化製程的一期間可介於10分鐘到6小時之間。氧化物種可為含氧的分子，例如分子氧(molecular oxygen)、水蒸氣(water vapor)、氧化氮(nitric oxide)或一氧化二氮(nitrous oxide)。
請參考圖6，半導體元件100E可包括一對應力區309。該對應力區309可設置在鄰近閘極堆疊201的兩端處，並位在基底101的主動區105中。該對應力區309可分別對應設置在鄰近該對輕度摻雜區305處。該對應力區309可具有一第二晶格常數，其係不同於基底101的第一晶格常數。舉例來說，該對應力區309可由矽鍺或碳化矽所製。該對應力區309的第二晶格常數不同於基底101的第一晶格常數，因此，可提升半導體元件100E的載子移動率，並可改善半導體元件100E的效能。
請參考圖7，在半導體元件100F中，如頂視圖所示，複數個可程式化接觸點401F可沿著方向Y之一線段A-A’設置。請參考圖8，在半導體元件100G中並如頂視圖所示，複數個可程式化接觸點401G以及複數個第一接觸點501可設置在沿著方向Y的不同位置處。請參考圖9，在半導體元件100H中，如頂視圖所示，複數個可程式化接觸點401H可設置在沿著方向X及方向Y的不同位置處。
圖10為依據本揭露一些實施例的一種半導體元件100A的製備方法30之流程示意圖。圖11到圖17為依據本揭露一實施例的該半導體元件100A的製備方法之一部分流程之剖視示意圖。
應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一零件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。
請參考圖10及圖11，在步驟S11，在所述的實施例中，可提供一基底101，一絕緣結構103以及一對輕度摻雜區305可形成在基底101中，且一閘極隔離層203以及一閘極下導電層205可形成在基底101上。絕緣結構103可界定出一主動區105。閘極隔離層203可形成在基底101上。閘極下導電層205可形成在閘極隔離層203上。該對輕度摻雜區305可形成在鄰近閘極隔離層203的兩側處，並位在基底101中。
請參考圖10及圖11，在步驟S13，在所述的實施例中，一對第一間隙子301可形成在基底101上，且一對重度摻雜區307可形成在基底101中。一第一間隙子膜可形成在基底101與閘極下導電層205上。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除部分的第一間隙子膜，同時形成貼合到閘極下導電層205與閘極隔離層203之各側壁的該對第一間隙子301。
請參考圖10及圖13，在步驟S15，在所述的實施例中，一閘極上導電層207可形成在閘極下導電層205上。一閘極上導電膜可沉積在基底101、閘極下導電層205以及該對第一間隙子301上。舉例來說，閘極上導電膜可由鎳、鉑、鈦、鉬、鈷、鉭或鎢所致。可執行一退火製程(annealing process)以使閘極上導電膜與閘極下導電層205反應，並形成閘極上導電層207，閘極上導電層207由金屬矽化物所製，例如矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)或矽化鎢(tungsten silicide)。退火製程可為一步驟或二步驟。當執行二步驟的退火製程時，第一步驟的一溫度可低於第二步驟的一溫度。在退火製程之後，可執行一移除製程(removal process)以移除閘極上導電膜未反應的部分。閘極隔離層203、閘極下導電層205以及閘極上導電層207係一起形成一閘極堆疊201。
當閘極上導電膜由鎳所製時，閘極上導電層207可由矽化鎳(nickel silicide)所製。矽化鎳可為NiSi或NiSi2 。當使用NiSi時，退火製程的一溫度可介於400℃到500℃之間。當使用NiSi2 時，退火製程的一溫度可為750℃以上。可以一移除化學助劑(removal reagent)執行移除製程，而移除試劑由氧化氫(hydrogen peroxide)與硫酸(sulfuric acid)以10：1的比率所構成。移除製程的一製程溫度可介於55℃到75℃之間。移除製程的一製程期間可介於8分鐘到15分鐘之間。
請參考圖10及圖14到圖16，在步驟S17，在所述的實施例中，複數個可程式化接觸點401可形成在閘極上導電層207上。請參考圖14，複數個催化劑單元(catalyst units)403可形成在閘極上導電層207上。舉例來說，複數個催化劑單元403可由鋁、金、鈦、鎳或鎵所製。複數個催化劑單元403可藉由圖案化一催化劑膜(catalyst film)進入到一些點(dots)中(例如複數個催化劑單元403)或是藉由點膠(dispensing)含有鋁、金、鈦、鎳或鎵的一膠粒(colloid)所形成。其他方法亦有可能。舉例來說，若是在350℃溫度以上退火的話，則一催化劑薄膜可聚集成多個分離的催化劑單元403。
請參考圖15，複數個催化劑單元403可垂直於閘極上導電層207的上表面生長，並藉由一沉積製程的輔助而形成複數個可程式化接觸點401，而該沉積製程係例如化學氣相沉積或一電漿加強(plasma-enhanced)化學氣相沉積。在沉積製程期間，可使用一摻雜物在複數個可程式化接觸點401的原位(in-situ)摻雜，而該摻雜物係例如磷(phosphorus)、砷(arsenic)、銻(antimony)、硼(boron)或銦(indium)。沉積製程的一前驅物(precursor)可為矽烷(silane)或四氯化矽(silicon tetrachloride)。當使用矽烷(silane)當作前驅物時，沉積製程的一溫度可介於370℃到500℃之間。當使用四氯化矽(silicon tetrachloride)當作前驅物時，沉積製程的一溫度可介於800℃到950℃之間。
複數個可程式化接觸點410的生長可被描述成一氣體-液體-固體機制(vapor-liquid-solid mechanism)。在生長製程的一開始，形成多個催化劑-矽液體合金液滴(catalyst-silicon liquid alloy droplet)405。以從氣相的矽之一額外供應，催化劑-矽液體合金液滴405變得過度飽和的矽，而多餘的矽則沉積在固體-液體界面。因此，催化劑-矽液體合金液滴405從閘極上導電層207的上表面上升到複數個可程式化接觸點401的頂部。
請參考圖15，在複數個可程式化接觸點401形成之後，可沉積一第一隔離層701。請參考圖16，可執行一平坦化製程，以提供一大致平坦表面給接下來的處理步驟，而平坦化製程係例如化學機械研磨(chemical mechanical polishing)。該複數個可程式化接觸點401的上表面可齊平於第一隔離層701的一上表面。
請參考圖1、圖2、圖10及圖17，在步驟S19，在所述的實施例中，複數個第一接觸點501可形成在基底101上，且一第一導電層601與複數個第二導電層603可形成在基底101上方。請參考圖17，複數個第一接觸點501可藉由一鑲嵌(damascene)製程而形成在該對重度摻雜區307上，並位在第一隔離層701中。請往回參考圖1及圖2，一第二隔離層703可形成在第一隔離層701上。第一導電層601可形成在複數個可程式化接觸點401上，且複數個第二導電層603可藉由其他鑲嵌製程而分別對應形成在複數個第一接觸點501上。
由於本揭露之半導體元件的設計，複數個可程式化接觸點401可具有大於複數個第一接觸點501的一電阻率。因此當施加例如一可程式化電壓的一較大電壓時，則複數個可程式化接觸點401可被熔斷(blown)，且包含複數個可程式化接觸點401的一線路可呈開路(opened)。意即，複數個可程式化接觸點401可提供改變含有複數個可程式化接觸點401之線路狀態的一選擇，並可依據改變半導體元件100A的電子特性(electrical characteristic)。經由調整半導體元件100A的電子特性，即可改善半導體元件100A的品質。
本揭露之一實施例提供一種半導體元件，包括一基底；一閘極堆疊，位在該基底上；複數個可程式化接觸點，位在該閘極堆疊上；一對重度摻雜區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及複數個第一接觸點，位在該對重度摻雜區上。該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
本揭露之另一實施例提供一種半導體元件，包括一基底；一閘極堆疊，位在該基底上；複數個可程式化接觸點，位在該閘極堆疊上；一對應力區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及複數個第一接觸點，位在該對應力區上。該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一基底；形成一閘極堆疊在該基底上，並形成一對重度摻雜區在該基底中；形成一可程式化接觸點在該閘極堆疊上，該可程式化接觸點具有一第一寬度；形成一第一接觸點在該對重度摻雜區其中之一上，該第一接觸點具有一第二寬度，而該第二寬度大於該第一寬度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100A:半導體元件 100B:半導體元件 100C:半導體元件 100D:半導體元件 100E:半導體元件 100F:半導體元件 100G:半導體元件 100H:半導體元件 101:基底 103:絕緣結構 105:主動區 201:閘極堆疊 203:閘極隔離層 203D:閘極隔離層 203D-1:中心部 203D-2:端部 205:閘極下導電層 207:閘極上導電層 301:第一間隙子 303:第二間隙子 305:輕度摻雜區 307:重度摻雜區 309:應力區 401:可程式化接觸點 401F:可程式化接觸點 401G:可程式化接觸點 401H:可程式化接觸點 403:催化劑單元 405:催化劑-矽液體合金液滴 501:第一接觸點 601:第一導電層 603:第二導電層 701:第一隔離層 703:第二隔離層 801:氣隙 W1:寬度 W2:寬度 W3:寬度 W4:寬度 X:方向 Y:方向 Z:方向 30:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例的一種半導體元件之頂視示意圖。 圖2為沿圖1的剖線A-A’之剖視示意圖。 圖3到圖6為依據本揭露其他實施例的各個半導體元件沿圖1的剖線A-A’之剖視示意圖。 圖7到圖9為依據本揭露其他實施例的各個半導體元件之頂視示意圖。 圖10為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。 圖11到圖17為依據本揭露一實施例的該半導體元件的製備方法之一部分流程之剖視示意圖。
100A:半導體元件
101:基底
103:絕緣結構
105:主動區
201:閘極堆疊
203:閘極隔離層
205:閘極下導電層
207:閘極上導電層
301:第一間隙子
305:輕度摻雜區
307:重度摻雜區
401:可程式化接觸點
501:第一接觸點
601:第一導電層
603:第二導電層
701:第一隔離層
703:第二隔離層
W1:寬度
W2:寬度
W3:寬度
Z:方向

Claims (20)

  1. 一種半導體元件，包括： 一基底； 一閘極堆疊，位在該基底上； 複數個可程式化接觸點，位在該閘極堆疊上； 一對重度摻雜區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及 複數個第一接觸點，位在該對重度摻雜區上； 其中該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
  2. 如請求項1所述之半導體元件，其中該閘極堆疊包括一閘極隔離層、一閘極下導電層以及一閘極上導電層，該閘極隔離層位在該基底上，該閘極下導電層位在該閘極隔離層上，該閘極上導電層位在該閘極下導電層上。
  3. 如請求項2所述之半導體元件，還包括一對第一間隙子，貼合到該閘極隔離層的各側壁以及該閘極下導電層的各側壁。
  4. 如請求項3所述之半導體元件，其中該閘極隔離層具有一厚度，介於0.5nm到5.0nm之間，而該閘極隔離層由氧化矽、氮化矽、氮氧化矽或氧化氮化矽所製。
  5. 如請求項4所述之半導體元件，其中該閘極下導電層具有一厚度，介於50nm到300nm之間，且該閘極下導電層由摻雜多晶矽所製。
  6. 如請求項5所述之半導體元件，其中該閘極上導電層具有一厚度，介於2nm到50nm之間，該閘極上導電層由一金屬矽化物所製。
  7. 如請求項6所述之半導體元件，還包括一對輕度摻雜區，位在鄰近該對重度摻雜區處，並位在該基底中。
  8. 如請求項7所述之半導體元件，其中該複數個可程式化接觸點的該寬度對該閘極上導電層的一寬度之比率，介於1：2到1：10之間。
  9. 如請求項8所述之半導體元件，還包括一對第二間隙子，貼合到該對第一間隙子的側壁。
  10. 如請求項8所述之半導體元件，還包括複數個氣隙，位在該複數個可程式化接觸點之間。
  11. 如請求項8所述之半導體元件，其中該閘極隔離層包括一中心部以及二端部，其中該二端部的氧濃度大於該中心部。
  12. 一種半導體元件，包括： 一基底； 一閘極堆疊，位在該基底上； 複數個可程式化接觸點，位在該閘極堆疊上； 一對應力區，位在鄰近該閘極堆疊的兩側處，並位在該基底中；以及 複數個第一接觸點，位在該對應力區上； 其中該複數個可程式化接觸點的一寬度小於該複數個第一接觸點的一寬度。
  13. 一種半導體元件的製備方法，包括： 提供一基底； 形成一閘極堆疊在該基底上，並形成一對重度摻雜區在該基底中； 形成一可程式化接觸點在該閘極堆疊上，該可程式化接觸點具有一第一寬度； 形成一第一接觸點在該對重度摻雜區其中之一上，該第一接觸點具有一第二寬度，而該第二寬度大於該第一寬度。
  14. 如請求項13所述之半導體元件的製備方法，其中形成該閘極堆疊在該基底上的該步驟，包括： 形成一閘極隔離層在該基底上； 形成一閘極下導電層在該閘極隔離層上；以及 形成一閘極上導電層在該閘極下導電層上。
  15. 如請求項14所述之半導體元件的製備方法，其中形成具有該第一寬度之該可程式化接觸點在該閘極堆疊上的該步驟，包括： 形成多個催化劑單元在該閘極上導電層上；以及 生長該等催化劑單元進入該可程式化接觸點。
  16. 如請求項15所述之半導體元件的製備方法，其中形成該閘極上導電層在該閘極下導電層的該步驟，包括： 形成一閘極上導電膜在該基底與該閘極下導電層上； 執行一退火製程，以形成該閘極上導電層；以及 執行一移除製程。
  17. 如請求項16所述之半導體元件的製備方法，其中藉由一沉積製程使用矽烷或四氯化矽當作一前驅物以輔助生長該等催化劑單元進入該可程式化接觸點。
  18. 如請求項17所述之半導體元件的製備方法，其中該退火製程的一溫度介於400℃到500℃之間。
  19. 如請求項18所述之半導體元件的製備方法，其中該沉積製程的一溫度介於370℃到500℃之間。
  20. 如請求項19所述之半導體元件的製備方法，其中該移除製程的一化學助劑，由氧化氫與硫酸以10：1的比率所構成。
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