TW202137336A - 半導體裝置的製造方法 - Google Patents

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trench
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李承晉
李劭寬
黃心巖
陳海清
眭曉林
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台灣積體電路製造股份有限公司
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Abstract

用於形成無阻障互連層的方法及結構包含將設置於基底上方的金屬層圖案化，以形成圖案化金屬層，圖案化金屬層包含一個或多個溝槽。在一些實施例中，此方法更包含在一個或多個溝槽中選擇性沉積阻障層於圖案化金屬層的金屬表面上。在一些範例中，在選擇性沉積阻障層之後，在一個或多個溝槽中沉積介電層。之後，可移除選擇性沉積的阻障層，以在圖案化金屬層與介電層之間形成空氣間隙。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
電子產業對越來越小且更快的半導體裝置的需求不斷增長，這些半導體裝置同時能夠支持越來越多越趨複雜且精密的功能。因此，在半導體產業中，製造低成本、高效能及低功率的積體電路(integrated circuits，ICs)為持續的趨勢。迄今為止，透過將半導體積體電路尺寸(例如最小部件尺寸)微縮化，在很大程度上已實現了這些目標，並進而改善生產效率及降低相關成本。然而，此元件尺寸微縮化也增加了半導體製造過程的複雜性。因此，半導體積體電路和裝置單元的持續發展的實現要求半導體製造過程和技術也要有類似的進步。
僅作為一範例，形成高品質互連結構(包含可靠的金屬線和導通孔)已被證明具挑戰性。特別來說，隨著積體電路尺寸的微縮化，金屬互連層的層厚度(例如金屬介電質及阻障層厚度)、寄生電阻和電容(及相關聯的電阻電容延遲)的對應縮減已成為關鍵議題。舉例來說，在一些現有的金屬化技術中，金屬化之後留有的擴散阻障層(例如TaN)可導致電阻增加。此外，此擴散阻障層可具有高介電常數，且一般圍繞金屬線，且導致電容增加。再者，在沉積金屬間介電(inter-metal dielectric，IMD)層之後，至少一些現有技術需要化學機械研磨(chemical mechanical polishing，CMP)製程。特別對金屬間介電層來說，化學機械研磨可為昂貴的製程，金屬間介電層一般比用於金屬化的金屬更硬。
因此，現有技術已被證明並非在所有方面都完全令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含將設置於基底上方的金屬層圖案化，以形成圖案化金屬層，圖案化金屬層包含溝槽。在一些實施例中，此方法更包含在溝槽中選擇性沉積阻障層於圖案化金屬層的金屬表面上。在一些範例中，在選擇性沉積阻障層之後，在溝槽中沉積介電層。之後，可移除選擇性沉積的阻障層，以在圖案化金屬層與介電層之間形成空氣間隙。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含形成多層級互連網路的一部分，多層級互連網路包含第一金屬區和第二金屬區，其中第一金屬區與第二金屬區透過溝槽隔開，其中第一金屬區的第一側定義第一溝槽側壁，且其中第二金屬區的第二側定義與第一溝槽側壁相對的第二溝槽側壁；在第一溝槽側壁和第二溝槽側壁上沉積有機間隔層，其中位於第一溝槽側壁與第二溝槽側壁之間的溝槽底表面大致不含有機間隔層；在沉積有機間隔層之後，在溝槽中及溝槽底表面上方形成金屬間介電層；以及在形成金屬間介電層之後，蝕刻有機間隔層，以形成將第一溝槽側壁和金屬間介電層隔開的第一空氣間隙及將第二溝槽側壁和金屬間介電層隔開的第二空氣間隙。
在另外一些實施例中，提供半導體裝置，半導體裝置包含基底，包含半導體裝置；金屬互連層，設置於基底上方，且包含設置於複數個介電層區之間的複數個金屬區，其中每個金屬區與相鄰的介電層區透過空氣間隙隔開，且其中金屬互連層提供與半導體裝置的電性連接；以及觸媒層，設置於基底與每個介電層區之間。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
可以注意的是，本發明實施例呈現在後段(back-end-of-line，BEOL)製程中應用無阻障互連層，其中製造多層級金屬互連網路。在一些實施例中，本文描述的無阻障互連層可應用於局部互連結構、中間互連結構及/或整體互連結構中。如本文所使用，術語“局部互連結構”用於描述最低層級的金屬互連結構，且與中間互連結構及/或整體互連結構有所區別。局部互連結構跨越相對短的距離，並且有時用於例如電性連接給定裝置或附近裝置的源極、汲極、基極及/或閘極。此外，局部互連結構可用於促進一個或多個裝置例如透過一個或多個導通孔來垂直連接至上方的金屬化層(例如連接至中間互連層)。互連結構(例如包含局部互連結構、中間互連結構或整體互連結構)一般可形成作為後段製造過程的一部分，且包含金屬線路的多層級網路。具通常知識者可理解可從本發明實施例的方面中受益的互連層的其他實施例。
此外，在一些實施例中，本文描述的技術且包含所揭露的無阻障互連層可用於其他半導體結構、電路及裝置中，例如平面塊狀金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors，MOSFETs)、互補式金屬氧化物半導體(complementary MOS，CMOS)裝置、多閘極電晶體(平面或垂直)(例如鰭式場效電晶體裝置、全繞式閘極(gate-all-around，GAA)裝置、Ω形閘極(omega-gate，Ω-gate)裝置或Π形閘極(pi-gate，Π-gate)裝置)以及應變半導體裝置、絕緣層上覆矽(silicon-on-insulator，SOI)裝置、部分空乏絕緣層上覆矽裝置、完全空乏絕緣層上覆矽裝置、記憶體裝置(例如快閃記憶體(例如NAND或NOR快閃記憶體))、邏輯電路或其他結構、電路或裝置。具通常知識者可理解可從本發明實施例的方面中受益的半導體結構、電路或裝置的其他實施例。再者，複數個積體電路及/或裝置的任一者可透過在後段製程期間形成的互連結構來連接。
隨著先進半導體裝置及電路積極地微縮化且日益增加的複雜性，形成高品質互連結構(包含可靠的金屬線和導通孔)已被證明具挑戰性。特別來說，隨著積體電路尺寸的持續微縮化，金屬互連層的層厚度(例如金屬、介電質及阻障層厚度)、寄生電阻和電容(及相關聯的電阻電容延遲)的對應縮減已成為關鍵議題。舉例來說，在一些現有的金屬化技術中，金屬化之後留有的擴散阻障層(例如TaN)可導致電阻增加。此外，此擴散阻障層可具有高介電常數，且一般圍繞金屬線，且導致電容增加。再者，在沉積金屬間介電(IMD)層之後，至少一些現有技術需要化學機械研磨(CMP)製程。特別對金屬間介電層來說，化學機械研磨可為昂貴的製程，金屬間介電層一般比用於金屬化的金屬更硬。因此，現有方法已被證明並非在所有方面都完全令人滿意。
本發明實施例提供相較於現有技術的許多優點。將理解的是，其他實施例可提供不同的優點，本文並不須討論所有優點，且對於所有實施例，不需要特定優點。舉例來說，本文討論的實施例包含無阻障互連層及相關方法，無阻障互連層及相關方法有效地克服現有方法的各種缺點。在至少一些實施例中，將金屬互連層圖案化，以在金屬互連層中形成溝槽，且將在溝槽中沉積金屬間介電層。在金屬間介電層沉積之前，在形成於金屬互連層的溝槽的側壁上而不沿底表面形成選擇性沉積的阻障層，進而減少寄生電阻及相關聯的電阻電容延遲。在一些範例中，選擇性沉積的阻障層可包含自組裝單層(self-assembled monolayer，SAM)或聚合物層。在各種實施例中，自組裝單層或聚合物層可透過氣相製程(例如化學氣相沉積製程、原子層沉積製程或分子層沉積製程)或透過溼製程(例如旋塗、薄帶鑄造法、噴灑或浸漬)來沉積。在一些實施例中，自組裝單層或聚合物層可包含特定官能基(例如基於金屬互連層的金屬材料類型來選擇)，使得自組裝單層或聚合物層選擇性沉積於圖案化的金屬互連層的金屬表面上。在一些範例中，官能基包含膦酸(例如十八烷基膦酸)、有機硫化物、氫氧化物或硫醇(例如十二烷硫醇、烷基硫醇)。作為一範例，如果金屬互連層的金屬材料包含鈷(Co)，則可使用膦酸作為官能基。如果金屬互連層的金屬材料為銅(Cu)，則可使用硫醇作為官能基。
再者，本發明實施例包含使用觸媒層進行金屬間介電層的快速原子層沉積(atomic layer deposition，ALD)。透過使用觸媒層，原子層沉積金屬間介電層的沉積製程的時間可縮短約90%，進而增加了加工的輸出量。此外，所揭露的原子層沉積金屬間介電層的沉積製程提供良好的厚度控制以及金屬間介電層的一致性。因此，依據各種實施例，不需要對金屬間介電層進行化學機械研磨製程，進而避免昂貴且困難的加工。在沉積金屬間介電層之後，在一些範例中，可移除選擇性沉積的阻障層(例如自組裝單層或聚合物層)，以在圖案化金屬互連層與原子層沉積的金屬間介電層之間形成空氣間隙。因此，相較於具有圍繞金屬互連線的高介電常數阻障層，本發明實施例提供圍繞金屬互連線的空氣間隙(例如有著介電常數1)，進而大幅減少寄生電容及相關聯的電阻電容延遲。再者，依據各種實施例，由於金屬互連線不接觸金屬間介電層，而是透過空氣間隙隔開，因此金屬將不擴散至金屬間介電層中。因此，不需要額外的擴散阻障層。以下提供本發明實施例的額外細節，且對於受益於本發明實施例的本領域技術人員而言，其他效益及/或其他優點將變得顯而易見。
請參照第1圖，第1圖顯示依據一些實施例之形成無阻障互連層的方法100。以下參考第2-10圖更詳細描述方法100。將理解的是，可在方法100之前、期間及之後進行額外加工步驟，且依據方法100的各種實施例，可取代或消除所述的一些製程步驟。將進一步理解的是，方法100的一部分可透過已知的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術製程流程製造，因此本文僅簡要地描述一些製程。
方法100開始於方塊102，其中提供包含一個或多個半導體裝置的基底。請參照第2圖，在方塊102的一實施例中，提供包含基底202的裝置200，其中基底202包含一個或多個半導體裝置。在一些實施例中，基底202和基底202中的半導體裝置可包含例如以下參考第11和12圖描述的裝置。舉例來說，形成於基底202中的半導體裝置可形成為前段(front-end-of-line，FEOL)製程的一部分。
方法100進行至方塊104，其中形成金屬層作為互連網路的一部分。請參照第2圖，在方塊104的一實施例中，可在基底202上方形成多層金屬互連網路(包含金屬層204)的一部分(例如作為後段製程的一部分)。在一些情況中，金屬層204可包含(多層金屬互連網路的)金屬線的一部分，金屬線包含銅(Cu)層、鋁(Al)層、鋁銅(AlCu)合金層、釕(Ru)層、鈷(Co)層或其他合適的金屬層。在其他範例中，金屬層204可包含(多層金屬互連網路的)金屬導通孔的一部分，金屬導通孔包含銅層、鋁層、鋁銅合金層、釕層、鈷層、鎢(W)層或其他合適的金屬層。在一些範例中，金屬層204可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電化學鍍覆(electrochemical plating，ECP)、無電沉積(electroless deposition，ELD)、原子層沉積(ALD)或前述之組合沉積。在一些實施例中，金屬層204可具有厚度T1在約30-50nm的範圍中。在各種實施例中，在沉積金屬層204之前，可在金屬層204下方形成額外的開口和金屬層(例如可包含額外的金屬線或金屬導通孔)，以在下方的半導體裝置(例如在基底202中)與後續沉積的金屬層204之間提供電性連接。
在形成金屬層204之後，方法100進行至方塊106，其中將金屬層圖案化，以在金屬層204中形成一個或多個溝槽，金屬間介電層將後續形成於溝槽中。請參照第2和3圖，在方塊106的一實施例中，金屬層204可透過使用光微影(例如包含光阻沉積、曝光和顯影)和蝕刻(例如濕蝕刻或乾蝕刻製程)的結合，以在金屬層204中形成溝槽302。如圖所示，溝槽302包含側壁表面302S和底表面302B。在一些實施例中，蝕刻製程包含反應性離子蝕刻(reactive ion etching，RIE)製程。在一些範例中，反應性離子蝕刻製程可透過使用氯基化學物(例如CHCl3 )進行。在第3圖的範例中，顯示的溝槽302具有梯形。然而，在一些實施例中，溝槽302可具有矩形。在一些範例中，溝槽302中的臨界尺寸(critical dimension，CD)可具有在約10-12nm的範圍中。
在形成溝槽302之後，方法100進行至方塊108，其中選擇性沉積阻障層。請參照第3和4圖，在方塊108的一實施例中，在基底202上方沉積阻障層402。特別來說，阻障層402選擇性沉積於圖案化金屬層204的金屬表面上，包含沉積於圖案化金屬層204的頂表面上以及沿著溝槽302的側壁表面302S，但是不沉積於底表面302B上。在各種實施例中，阻障層402包含有機間隔層，例如自組裝單層或聚合物層。在一些實施例中，有機間隔層可包含特定的功能性官能基(例如基於金屬層204的材料選擇)，使得阻障層402選擇性沉積於圖案化金屬層204的金屬表面上，而不沉積於溝槽302的底表面302B上。在一些範例中，功能性官能基包含膦酸(例如十八烷基膦酸)、有機硫化物、氫氧化物或硫醇(例如十二烷硫醇、烷基硫醇)。作為一範例，如果圖案化金屬層204包含鈷(Co)，則可使用膦酸作為官能基。如果圖案化金屬層204包含銅(Cu)，則可使用硫醇作為官能基。在各種實施例中，阻障層402可透過使用氣相製程(例如化學氣相沉積製程、原子層沉積製程或分子層沉積製程)或濕製程(例如旋塗、薄帶鑄造法、噴灑或浸漬)沉積。在一些實施例中，阻障層402可具有厚度T2在約10-50Å的範圍中。在一些情況中，阻障層402沿圖案化金屬層204的頂表面及沿溝槽302的側壁表面302S的厚度可大致相同。在一範例中，阻障層402可透過使用旋塗製程沉積，旋塗製程的旋轉速度約400-1000RPM，旋轉時間約10s，且溶液濃度約1Mm。
在選擇性沉積阻障層402之後，方法100進行至方塊110，其中形成觸媒層。請參照第4和5圖，在方塊110的一實施例中，沿溝槽302的底表面302B形成觸媒層502。在一些實施例中，觸媒層502包含三甲基鋁(trimethylaluminium，TMA)層。在一些實施例中，觸媒層502透過將裝置200暴露於前驅物(例如三甲基鋁)一段浸泡時間來形成。在一些範例中，可使用化學氣相沉積或原子層沉積系統，以將裝置200暴露於前驅物一段浸泡時間(例如作為化學氣相沉積或原子層沉積製程的一部分)。在一些實施例中，觸媒層502具有厚度T3約一個分子層或小於約5Å。如第5圖的範例所示，觸媒層502透過前驅物分子僅吸附於裝置200未被阻障層402覆蓋的區域(例如溝槽302的底表面302B)上來形成。在各種實施例中，觸媒層502用以催化金屬間介電層沉積製程，如以下所述。
方法100進行至方塊112，其中在觸媒層上方沉積金屬間介電層。請參照第5和6圖，在方塊112的一實施例中，在溝槽302中及觸媒層502上方沉積金屬間介電層602。在一些實施例中，金屬間介電層602透過原子層沉積來沉積。然而，由於具有觸媒層502，因此金屬間介電層602的原子層沉積顯著地進行得比沒有觸媒層502的情況下更快。在一些範例中，透過使用觸媒層502，原子層沉積金屬間介電層的沉積製程的時間可比沒有觸媒層502的情況下縮短約90%。如此一來，顯著地增加了加工的輸出量。在一些實施例中，金屬間介電層602可包含SiOx 、SiCOH、碳化硼或其他合適的材料。舉例來說，金屬間介電層602可透過將裝置200暴露於合適的前驅物(例如SiOx 、SiCOH或碳化硼前驅物)一段浸泡時間來形成。在一些範例中，金屬間介電層602的頂部可包含小隆起，此隆起具有高度H1在約0-10Å的範圍中。無論形成此隆起的可能性有多少，快速的原子層沉積金屬間介電層沉積製程提供良好的厚度控制以及金屬間介電層602的一致性。因此，依據各種實施例，不需要對沉積的金屬間介電層602進行化學機械研磨製程，進而避免昂貴且困難的加工。換句話說，用以形成金屬間介電層602的快速的原子層沉積金屬間介電層沉積製程在沉積金屬間介電層602之後提供了裝置200大致平坦的頂表面。
在一些實施例中，金屬間介電層602可替代地包含低介電常數介電層(具有介電常數小於SiO2 的介電常數，SiO2 的介電常數為約3.9)，低介電常數介電層例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的低介電常數介電材料。在一些替代技術中，金屬間介電層602可透過次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程或其他合適的沉積技術沉積。
在沉積金屬間介電層602之後，方法100進行至方塊114，其中移除阻障層，以在圖案化金屬層與金屬間介電層之間形成空氣間隙。請參照第6和7圖，在方塊114的一實施例中，移除選擇性沉積的阻障層402，以在圖案化金屬層204與金屬間介電層602之間形成空氣間隙702。在一些情況中，阻障層402可透過使用NH3 電漿處理、H2 電漿處理或其他合適的濕蝕刻或乾蝕刻製程移除。舉例來說，NH3 或H2 電漿處理可在功率約500-1200W進行約10-15秒。在一些實施例中，電漿處理可將金屬間介電層602的頂表面平坦化。相較於包含圍繞金屬互連線的高介電常數阻障層的一些現有實施例，本發明實施例提供圍繞圖案化金屬層204的空氣間隙702(有著介電常數1)。因此，可大幅減少裝置200的寄生電容及相關聯的電阻電容延遲。再者，由於圖案化金屬層204不接觸金屬間介電層602，而是透過空氣間隙702隔開，金屬將不擴散至金屬間介電層602中。因此，不需要額外的擴散阻障層。
在形成空氣間隙702之後，方法100進行至方塊116，其中沉積蝕刻停止層(etch stop layer，ESL)和層間介電(inter-layer dielectric，ILD)層。請參照第7和8圖，在方塊116的一實施例中，在裝置200上方沉積蝕刻停止層802。蝕刻停止層802可包括單一層或多層。除了提供蝕刻停止之外，蝕刻停止層802也可改善蝕刻一致性。在一些實施例中，蝕刻停止層802可包含AlOx 、AlZrOx 、ZrOx 、SiCN、SiO、SiOC或其他合適的材料。在各種範例中，蝕刻停止層802可具有厚度在約30-100Å的範圍中。在一些情況中，蝕刻停止層802可透過原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的沉積方法來沉積。
請參照第8圖，在方塊116的進一步實施例中，在蝕刻停止層802上方沉積層間介電層804。在一些實施例中，層間介電層804可包含介電材料，例如SiCOH、SiOx 或其他合適的材料。在一些實施例中，層間介電層804可替代地包含介電常數介電層，例如四乙氧基矽烷氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，例如硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、磷矽酸鹽玻璃、硼摻雜矽玻璃及/或其他合適的低介電常數介電材料。在各種範例中，層間介電層804可具有厚度在約300-500Å的範圍中。在一些情況中，層間介電層804可透過原子層沉積、化學氣相沉積、物理氣相沉積、次常壓化學氣相沉積、可流動化學氣相沉積或其他合適的沉積技術來沉積。
在沉積層間介電層804之後，方法100進行至方塊118，其中將蝕刻停止層802和層間介電層804圖案化，以形成通孔開口。請參照第8和9圖，在方塊118的一實施例中，可透過使用光微影(例如包含光阻沉積、曝光和顯影)和蝕刻(例如濕蝕刻或乾蝕刻製程)的結合來將蝕刻停止層802和層間介電層804圖案化，以在蝕刻停止層802和層間介電層804中形成通孔開口902。在第9圖的範例中，所示的通孔開口902具有梯形。然而，在一些實施例中，通孔開口902可具有矩形。
方法100進行至方塊120，其中沉積擴散阻障層。請參照第9圖，在方塊120的一實施例中，在裝置200上方及通孔開口902(包含沿通孔開口902的側壁和底表面)中沉積擴散阻障層904。在一些實施例中，順應性沉積擴散阻障層904，因此裝置200上方的擴散阻障層904的厚度大致一致。在一些實施例中，擴散阻障層904可具有厚度在約10-30Å的範圍中。擴散阻障層904可透過化學氣相沉積、原子層沉積或物理氣相沉積來沉積。在一些情況中，擴散阻障層904可包含TaN、SiN或其他合適的材料。
在沉積擴散阻障層904之後，方法100進行至方塊122，其中沉積金屬層。請參照第9和10圖，在方塊122的一實施例中，在擴散阻障層904上方及通孔開口902中沉積金屬層1002。因此，金屬層1002與下方的金屬層204的電性接觸。在一些實施例中，金屬層1002可具有厚度在約30-50Å的範圍中。在一些情況中，金屬層1002可透過電化學鍍覆、無電沉積、物理氣相沉積、原子層沉積或其他合適的製程沉積。
如上所述，形成於基底202中的半導體裝置可包含例如參考第11和12圖描述的裝置。此外，雖然上述討論呈現在後段製程中形成無阻障互連層的實施例，但是本文討論的技術可應用以形成無阻障金屬層，無阻障金屬層形成作為在前段製程的裝置的製造的一部分的金屬層，如參考第11和12圖所述。如此一來，將討論第11和12圖的裝置。
請參照第11圖的範例，第11圖顯示金屬氧化物半導體電晶體(有時被簡稱為電晶體1100)，電晶體1100提供僅一個裝置類型的範例，此裝置類型可包含本發明實施例。電晶體1100製造於基底1102上，且包含閘極堆疊物1104。基底1102可為半導體基底，例如矽基底。基底1102可包含各種層，包含形成於基底1102上的導電層或絕緣層。基底1102可包含取決於本領域已知的設計需求的各種摻雜配置。基底1102也可包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。替代地，基底1102可包含化合物半導體及/或合金半導體。再者，在一些實施例中，基底1102可包含磊晶層(epi-layer)，可對基底1102應變以增強效能，基底1102可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構及/或基底1102具有其他合適的增強部件。
閘極堆疊物1104包含閘極介電質1106和設置於閘極介電質1106上的閘極電極1108。在一些實施例中，閘極介電質1106包含界面層，例如氧化矽(SiO2 )或氮氧化矽(SiON)，其中此界面層可透過化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法形成。在一些範例中，閘極介電質1106包含高介電常數介電層，例如氧化鉿(HfO2 )。或者，高介電常數介電層可包含其他高介電常數介電質，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化物 (SiON)、前述之組合或其他合適的材料。如本文使用及描述，高介電常數閘極介電質包含具有高介電常數(例如大於熱氧化矽(~3.9)的介電常數)的介電材料。閘極介電質1106可透過原子層沉積、物理氣相沉積、化學氣相沉積、氧化及/或其他合適的方法形成。
在一些實施例中，閘極電極1108可沉積作為閘極先製或閘極後製(例如取代閘極)製程的一部分。在各種實施例中，閘極電極1108包含導電層，例如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、前述之組合及/或其他合適的組成。在一些範例中，閘極電極1108可包含用於N型電晶體的第一金屬材料和用於P型電晶體的第二金屬材料。因此，電晶體1100可包含雙功函數金屬閘極配置。舉例來說，第一金屬材料(例如用於N型裝置)可包含具有功函數與基底導電帶的功函數大致一致或與電晶體1100的通道區1114的導電帶的功函數至少大致一致的金屬。相似地，第二金屬材料(例如用於P型裝置)可包含具有功函數與基底價帶的功函數大致一致或與電晶體1100的通道區1114的價帶的功函數至少大致一致的金屬。因此，閘極堆疊物1104可提供用於包含N型裝置和P型裝置的電晶體1100的閘極電極。在一些實施例中，閘極電極1108可替代地或額外地包含多晶矽層。在各種範例中，閘極電極1108可透過使用物理氣相沉積、化學氣相沉積、電子束(e-beam)蒸鍍及/或其他合適的製程形成。在一些實施例中，側壁間隙壁形成於閘極堆疊物1104的側壁上。此側壁間隙壁可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或前述之組合。
電晶體1100更包含各形成於基底1102中的源極區1110和汲極區1112，源極區1110和汲極區1112與閘極堆疊物1104相鄰且在閘極堆疊物1104的任一側。在一些實施例中，源極區1110和汲極區1112包含擴散源極/汲極區、離子佈植源極/汲極區、磊晶成長區或前述之組合。電晶體1100的通道區1114定義於在閘極介電質1106下方，且在基底1102中的源極區1110與汲極區1112之間的區域。通道區1114具有相關聯的通道長度L和相關聯的通道寬度W。當大於電晶體1100的臨界電壓(Vt )(即導通電壓)的偏壓電壓施加於閘極電極1108，且偏壓電壓同時施加於源極區1110與汲極區1112之間時，電流(例如電晶體驅動電流)通過通道區1114在源極區1110與汲極區1112之間流動。對於給定的偏壓電壓(例如施加在閘極電極1108或源極區1110與汲極區1112之間)，產生的驅動電流量為用以形成通道區1114的材料的移動率的函數。在一些範例中，通道區1114包含可磊晶成長的矽(Si)及/或高移動率材料例如鍺，以及本領域已知的任何複數個化合物半導體或合金半導體。高移動率材料包含有著電子及/或電洞移動率大於矽(Si)的材料，這些材料在室溫(300K)具有固有電子移動率約1350 cm2 /V-s，且在室溫(300K)具有固有電洞移動率約480 cm2 /V-s。
請參照第12圖，第12圖顯示鰭式場效電晶體裝置1200，鰭式場效電晶體裝置1200提供可包含本發明實施例的其他裝置類型的範例。舉例來說，鰭式場效電晶體裝置1200包含一個或多個鰭基，為多閘極場效電晶體(field-effect transistors，FETs)。鰭式場效電晶體裝置1200包含基底1252、沿基底1252延伸的至少一鰭元件1254、隔離區1256及設置於鰭元件1254上並圍繞鰭元件1254的閘極結構1258。基底1252可為半導體基底，例如矽基底。在各種實施例中，基底1252可大致相同於基底1102，且可包含上述用於基底1102的一個或多個材料。
鰭元件1254相似於基底1252，可包含一層或多層磊晶成長層，且可包括矽或其他元素半導體(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述之組合。鰭元件1254可透過使用合適的製程製造，合適的製程包含光微影和蝕刻製程。光微影製程可包含在基底上方(例如在矽層上)形成光阻層，將光阻層暴露於圖案，進行曝光後烘烤製程，並將光阻顯影，以形成包含光阻的遮罩元件。在一些實施例中，將光阻圖案化以形成遮罩元件的步驟可透過使用電子束(e-beam)微影製程來進行。接著，可使用遮罩元件來保護基底的一些區域，同時蝕刻製程在矽層中形成凹口，進而留下延伸的鰭元件1254。可透過使用乾蝕刻(例如化學氧化物移除)、濕蝕刻及/或其他合適的製程來蝕刻出凹口。也可使用方法的許多其他實施例，以在基底1252上形成鰭元件1254。
複數個鰭元件1254也各包含源極區1255和汲極區1257，其中源極區1255和汲極區1257形成於鰭元件1254中、鰭元件1254上及/或圍繞鰭元件1254。源極區1255和汲極區1257可磊晶成長於鰭元件1254上方。此外，電晶體的通道區沿與第12圖透過截面AA’定義的平面大致平行的平面設置於閘極結構1258下方的鰭元件1254中。在一些範例中，鰭的通道區包含上述的高移動率材料。
隔離區1256可為淺溝槽隔離(shallow trench isolation，STI)部件。替代地，可在基底1252上及/或基底1252中使用場氧化物、矽局部氧化(local oxidation of silicon，LOCOS)部件及/或其他合適的隔離部件。隔離區1256可由氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數介電質、前述之組合及/或本領域已知的其他合適的材料。在一實施例中，隔離區1256為淺溝槽隔離部件，且透過在基底1252中蝕刻溝槽來形成。接著，可以隔離材料填充溝槽，之後進行化學機械研磨製程。然而，可能有其他實施例。在一些實施例中，隔離區1256可包含多層結構，例如具有一個或多個襯墊層。
閘極結構1258包含閘極堆疊物，閘極堆疊物具有形成於鰭元件1254的通道區上方的界面層1260、形成於界面層1260上方的閘極介電層1262以及形成於閘極介電層1262上方的金屬層1264。在各種實施例中，界面層1260大致相同於上述作為閘極介電質1106的一部分的界面層。在一些實施例中，閘極介電層1262大致相同於閘極介電質1106，且可包含相似於用在閘極介電質1106的高介電常數介電質。相似地，在各種實施例中，金屬層1264大致相同於上述的閘極電極1108。在一些實施例中，側壁間隙壁形成於閘極結構1258的側壁上。側壁間隙壁可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或前述之組合。
如上所述，鰭式場效電晶體裝置1200的每個電晶體1100可包含形成上述的無阻障金屬層，其中在介電層沉積相鄰於金屬層之前，沉積選擇性沉積的阻障層，且其中後續移除選擇性沉積的阻障層，以在介電層與相鄰的金屬層之間形成空氣間隙。
因此，本文描述的各種實施例提供相較於現有技術的許多優點。將理解的是，本文並不須討論所有優點，且對於所有實施例，不需要特定優點，且其他實施例可提供不同的優點。作為一範例，本文討論的實施例包含無阻障互連層及相關方法，無阻障互連層及相關方法有效地克服現有方法的各種缺點。在至少一些實施例中，在金屬間介電層沉積之前，在形成於金屬互連層的溝槽的側壁而不沿底表面形成選擇性沉積的阻障層。在一些範例中，選擇性沉積的阻障層可包含自組裝單層或聚合物層。在各種實施例中，自組裝單層或聚合物層可透過溼製程使用蒸氣處理器沉積。在一些實施例中，自組裝單層或聚合物層可包含特定官能基，使得自組裝單層或聚合物層選擇性沉積於圖案化的金屬互連層的金屬表面上。在一些範例中，官能基包含膦酸、有機硫化物、氫氧化物或硫醇。
再者，本發明實施例包含使用金屬間介電層的快速原子層沉積的觸媒層。透過使用觸媒層，原子層沉積金屬間介電層的沉積製程的時間可縮短約90%，進而增加了加工的輸出量。此外，原子層沉積金屬間介電層的沉積製程提供良好的厚度控制以及金屬間介電層的一致性。因此，不需要對金屬間介電層進行化學機械研磨製程，進而避免昂貴且困難的加工。在沉積金屬間介電層之後，在一些範例中，可移除選擇性沉積的阻障層，以在圖案化互連層與原子層沉積的金屬間介電層之間形成空氣間隙。因此，相較於具有圍繞金屬互連線的高介電常數阻障層，本發明實施例提供圍繞金屬互連線的空氣間隙，進而大幅減少寄生電容及相關聯的電阻電容延遲。再者，依據各種實施例，由於金屬互連線不接觸金屬間介電層，而是透過空氣間隙隔開，因此金屬將不擴散至金屬間介電層中。因此，不需要額外的擴散阻障層。對於受益於本發明實施例的本領域技術人員而言，其他效益及/或其他優點將變得顯而易見。
因此，本發明實施例之一描述製造半導體裝置的方法，此方法包含將設置於基底上方的金屬層圖案化，以形成圖案化金屬層，圖案化金屬層包含一個或多個溝槽。在一些實施例中，此方法更包含在一個或多個溝槽中選擇性沉積阻障層於圖案化金屬層的金屬表面上。在一些範例中，在選擇性沉積阻障層之後，在一個或多個溝槽中沉積介電層。之後，可移除選擇性沉積的阻障層，以在圖案化金屬層與介電層之間形成空氣間隙。
在一些其他實施例中，其中金屬層為多層級金屬互連網路的一部分。
在一些其他實施例中，其中金屬層包含多層級金屬互連網路的金屬線或金屬導通孔。
在一些其他實施例中，其中一個或多個溝槽包含側壁表面和底表面，且其中阻障層選擇性沉積於側壁表面上，而不沉積於底表面上。
在一些其他實施例中，其中阻障層包含自組裝單層或聚合物層。
在一些其他實施例中，其中阻障層包含使得阻障層選擇性沉積於金屬表面上的官能基。
在一些其他實施例中，其中官能基包含膦酸、有機硫化物、氫氧化物或硫醇。
在一些其他實施例中，上述方法更包含在沉積介電層之前，在一個或多個溝槽的底表面上形成觸媒層；以及在形成觸媒層之後，在一個或多個溝槽中的觸媒層上沉積介電層。
在一些其他實施例中，其中沉積介電層的步驟包含使用原子層沉積製程沉積介電層，且其中觸媒層用以催化原子層沉積製程。
在一些其他實施例中，其中在使用原子層沉積製程沉積介電層之後，半導體裝置具有大致平坦的頂表面。
在本發明的另一實施例中，討論的半導體裝置的製造方法包含形成多層級互連網路的一部分，多層級互連網路包含第一金屬區和第二金屬區。第一金屬區與第二金屬區透過溝槽隔開，其中第一金屬區的第一側定義第一溝槽側壁，且其中第二金屬區的第二側定義與第一溝槽側壁相對的第二溝槽側壁。在一些實施例中，此方法更包含在第一溝槽側壁和第二溝槽側壁上沉積有機間隔層，而位於第一溝槽側壁與第二溝槽側壁之間的溝槽底表面大致不含有機間隔層。舉例來說，在沉積有機間隔層之後，在溝槽中及溝槽底表面上方形成金屬間介電層。在一些實施例中，在形成金屬間介電層之後，蝕刻有機間隔層，以形成將第一溝槽側壁和金屬間介電層隔開的第一空氣間隙及將第二溝槽側壁和金屬間介電層隔開的第二空氣間隙。
在一些其他實施例中，上述方法更包含在形成金屬間介電層之前，將半導體裝置浸泡於觸媒前驅物，以在溝槽底表面上形成觸媒層；以及在形成觸媒層之後，在溝槽中及觸媒層上方形成金屬間介電層。
在一些其他實施例中，其中觸媒前驅物包含三甲基鋁，且其中觸媒層包含三甲基鋁層。
在一些其他實施例中，其中有機間隔層包含自組裝單層或聚合物層。
在一些其他實施例中，其中有機間隔層包含膦酸、有機硫化物、氫氧化物或硫醇。
在一些其他實施例中，其中形成金屬間介電層的步驟包含使用原子層沉積製程形成金屬間介電層。
在一些其他實施例中，其中蝕刻有機間隔層的步驟包含使用NH3 電漿處理或H2 電漿處理來蝕刻有機間隔層。
在本發明的另一實施例中，討論的裝置包含基底，基底包含一個或多個半導體裝置。在一些實施例中，此裝置更包含設置於基底上方，且包含設置於複數個介電層區之間的複數個金屬區的金屬互連層。在各種範例中，複數個金屬區的每一者與複數個介電層區的相鄰的介電層區透過空氣間隙隔開。在一些實施例中，金屬互連層提供與一個或多個半導體裝置的電性連接。此裝置可更包含設置於基底與複數個介電層區的每一者之間的觸媒層。
在一些其他實施例中，其中觸媒層包含三甲基鋁層。
在一些其他實施例中，其中複數個金屬區包含鈷或銅區，且其中複數個介電層區包含SiOx 、SiCOH或碳化硼。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112,114,116,118,120,122:方塊 200:裝置 202,1102,1252:基底 204,1002,1264:金屬層 302:溝槽 302B:底表面 302S:側壁表面 402:阻障層 502:觸媒層 602:金屬間介電層 702:空氣間隙 802:蝕刻停止層 804:層間介電層 902:通孔開口 904:擴散阻障層 1100:電晶體 1104:閘極堆疊物 1106:閘極介電質 1108:閘極電極 1110,1255:源極區 1112,1257:汲極區 1200:鰭式場效電晶體裝置 1254:鰭元件 1256:隔離區 1258:閘極結構 1260:界面層 1262:閘極介電層 H1:高度 T1,T2,T3:厚度 L:通道長度 W:通道寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據一些實施例之形成無阻障互連層的方法的流程圖。 第2、3、4、5、6、7、8、9和10圖提供依據第1圖的方法，在製造及加工的中間階段的裝置的剖面示意圖。 第11圖為依據一些實施例之金屬氧化物半導體電晶體的剖面示意圖。 第12圖為依據本發明實施例的一個或多個方面的鰭式場效電晶體裝置的實施例的透視圖。
100:方法
102,104,106,108,110,112,114,116,118,120,122:方塊

Claims (1)

  1. 一種半導體裝置的製造方法，包括: 將設置於一基底上方的一金屬層圖案化，以形成一圖案化金屬層，該圖案化金屬層包含一溝槽； 在該溝槽中選擇性沉積一阻障層於該圖案化金屬層的金屬表面上； 在選擇性沉積該阻障層之後，在該溝槽中沉積一介電層；以及 移除選擇性沉積的該阻障層，以在該圖案化金屬層與該介電層之間形成一空氣間隙。
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