TW202131340A - 一次性寫入記憶體單元 - Google Patents

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Abstract

在一些實施例中，本揭露關於一種一次性寫入(OTP)記憶體單元。一次性寫入記憶體單元包括讀取電晶體和與讀取電晶體相鄰的寫入電晶體。讀取電晶體包括讀取介電層和覆蓋讀取介電層的讀取閘極電極。寫入電晶體包括寫入介電層和覆蓋寫入介電層的寫入閘極電極。寫入電晶體具有比讀取電晶體小的崩潰電壓。

Description

一次性寫入記憶體單元
本揭露係關於一種一次性寫入記憶體單元，特別是具有帶有更多陷阱的寫入介電層的一次性寫入記憶體單元。
許多現代電子裝置包括電子記憶體。電子記憶體是被配置以在個別記憶體單元中儲存資料的一位元的裝置。記憶體單元是被配置以儲存資料的一位元的電路，通常使用一或多個電晶體。一種類型的電子記憶體是一次性寫入(one-time program；OTP)記憶體。OTP記憶體是唯讀記憶體，其只能被寫入(例如：被寫進(written to))一次。
本揭露提供一種一次性寫入記憶體單元。一次性寫入記憶體單元包括讀取電晶體和寫入電晶體。讀取電晶體包括讀取介電層和覆蓋讀取介電層的讀取閘極電極。寫入電晶體相鄰於讀取電晶體，其中寫入電晶體包括寫入介電層和覆蓋寫入介電層的寫入閘極電極。寫入電晶體的崩潰電壓小於讀取電晶體的崩潰電壓。
本揭露提供一種一次性寫入記憶體單元。一次性寫入記憶體單元包括讀取電晶體。讀取電晶體與在基板上的寫入電晶體串聯耦合。讀取電晶體包括佈置在讀取閘極電極和基板之間的讀取介電層。寫入電晶體包括佈置在寫入閘極電極和基板之間的寫入介電層。讀取介電層具有第一平均表面粗糙度。寫入電晶體具有第二平均表面粗糙度，其大於第一平均表面粗糙度。
本揭露提供一種一次性寫入記憶體單元之形成方法。一次性寫入記憶體單元之形成方法包括在基板的寫入介電層上方形成包括第一冗餘閘極電極的第一冗餘閘極堆疊；在基板的讀取介電層上方形成包括第二冗餘閘極電極的第二冗餘閘極堆疊；在第二冗餘閘極堆疊上方形成罩幕結構；執行第一蝕刻製程以移除第一冗餘閘極電極，以暴露寫入介電層；移除罩幕結構；執行第二蝕刻製程以移除第二冗餘閘極電極，以暴露讀取介電層，其中寫入介電層暴露於第二蝕刻製程；以及在寫入介電層上方形成寫入閘極電極，並且在讀取介電層上方形成讀取閘極電極。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
一次性寫入(OTP)記憶體單元包括與讀取電晶體串聯耦合的寫入電晶體(program transistor)。讀取電晶體包括佈置在讀取介電層上方的讀取閘極電極，並且寫入電晶體包括佈置在寫入介電層上方的寫入閘極電極。在尚未被寫入的OTP記憶體單元中，當將讀取電壓條件施加到寫入和讀取電晶體時，從OTP記憶體單元讀取對應第一資料狀態(例如：邏輯“0”)的第一電流。
可以藉由跨越寫入介電層施加寫入電壓條件來寫入OTP記憶體單元，寫入電壓條件超過寫入電晶體的崩潰電壓(breakdown voltage)以擊穿(break down)寫入介電層，使得導電路徑形成在寫入介電層內。因此，在OTP記憶體單元已被寫入之後，施加到寫入閘極電極的電壓可以行進通過寫入介電層。此外，當將讀取電壓條件施加到寫入電晶體和讀取電晶體時，從OTP記憶體單元讀取與第一電流不同並且對應第二資料狀態(例如：邏輯“1”)的第二電流。導電路徑的形成不能藉由不同的寫入操作來逆轉，因此OTP記憶體單元只能被寫入(例如：寫進)一次。
第二電流的大小大於第一電流的大小。第一電流和第二電流之間的差異可以被稱為OTP記憶體單元的記憶體窗口(memory window)。記憶體窗口越大，越容易區分第一電流和第二電流，因此，OTP記憶體單元在讀取和寫入資料狀態時越可靠。
本揭露中的各種實施例涉及增加對應第二資料狀態(例如：邏輯“1”)的第二電流，以增加單元的記憶體窗口。陷阱(trap)(例如：缺陷(defect))的數量或濃度的增加減小了OTP記憶體單元的寫入電晶體的崩潰電壓，並且增大了第二電流。可以藉由降低OTP記憶體單元的寫入電晶體的崩潰電壓來增加第二電流。在一些實施例中，增加寫入介電層中的陷阱(例如：缺陷)的數量降低了寫入電晶體的崩潰電壓，因為陷阱減小了用於在寫入介電層中形成導電路徑的能隙。此外，增加寫入介電層中的陷阱(例如：缺陷)的數量也增加了第二電流，因為導電路徑由於較低的崩潰電壓可以更容易地形成。因此，在相同的寫入和讀取電壓條件下，當寫入介電層具有更多的陷阱時，崩潰電壓較低，形成的導電路徑的數量增加，因此第二電流增加。可以形成OTP記憶體裝置，使得寫入介電層具有比讀取介電層更高的陷阱數量，因此，寫入電晶體可以具有比讀取電晶體低的崩潰電壓。
可以藉由在製造期間增加蝕刻時間、增加寫入介電層暴露於蝕刻製程的次數、及/或增加寫入介電層所暴露的蝕刻劑的類型，來增加寫入介電層中的陷阱的數量，而讀取介電層大抵保持被保護。舉例來說，在一些實施例中，可以使用第一蝕刻劑從OTP記憶體單元移除冗餘閘極，並且寫入介電層可以比讀取介電層暴露於第一蝕刻劑更長。因此，與讀取介電層相比，寫入介電層可能受到更大的損壞(例如：具有更高的陷阱濃度)。藉由在(複數)蝕刻製程期間保護讀取介電層，減輕了OTP記憶體單元為“關閉(OFF)”時的漏電。舉例來說，如果讀取介電層暴露於與寫入介電層相同製程步驟，當OTP記憶體單元為“關閉”時，寫入介電層和讀取介電層兩者將具有增加的陷阱數量、降低的崩潰電壓，並因此具有更高的漏電機會。因此，藉由增加寫入介電層的陷阱數量並降低寫入介電層的崩潰電壓的同時保護讀取介電層，OTP記憶體單元更加可靠並且消耗更少的功率。
第1A圖顯示了包括OTP記憶體單元的積體電路晶片的一些實施例的剖面圖100A。
OTP記憶體單元包括耦接到基板102上的寫入電晶體103的讀取電晶體101。讀取電晶體101包括佈置在基板102的讀取通道區105上方並且在第一源極/汲極區104和第二源極/汲極區106之間的讀取閘極堆疊110。讀取通道區105將第一源極/汲極區104與第二源極/汲極區106分開。在一些實施例中，基板102具有第一摻雜類型，並且第一源極/汲極區104和第二源極/汲極區106具有與第一摻雜類型不同的第二摻雜類型。舉例來說，在一些實施例中，讀取電晶體101是N型金屬氧化物半導體場效電晶體(n-type metal oxide semiconductor field-effect transistor；N-MOSFET)，其中基板102是P型，並且第一源極/汲極區104和第二源極/汲極區106是N型。讀取電晶體101的讀取閘極堆疊110可以包括佈置在讀取介電層116上方的讀取閘極電極114。在一些實施例中，讀取介電層116直接接觸讀取閘極電極114，並且直接接觸基板102。在一些實施例中，第一源極/汲極區104耦接到位元線BL，並且讀取閘極電極114耦接到讀取字元線WLR。
寫入電晶體103包括佈置在基板102的寫入通道區107上方並且在第二源極/汲極區106和第三源極/汲極區108之間的寫入閘極堆疊112。寫入通道區107將第二源極/汲極區106與第三源極/汲極108分開。因此，寫入電晶體103和讀取電晶體101透過第二源極/汲極區106串聯耦合。在一些實施例中，寫入電晶體103也是N-MOSFET，其中基板102是P型，並且第二源極/汲極區106和第三源極/汲極區108是N型。寫入電晶體103的寫入閘極堆疊112可以包括佈置在寫入介電層120上方的寫入閘極電極118。在一些實施例中，寫入介電層120直接接觸寫入閘極電極118，並且直接接觸基板102。在一些實施例中，寫入閘極電極118耦接到寫入字元線WLP。
在一些實施例中，寫入閘極電極118和讀取閘極電極114包括相同的導電材料，並且在一些實施例中，讀取介電層116和寫入介電層120包括相同的材料及/或具有相同的厚度。在一些實施例中，讀取介電層116和寫入介電層120的材料可以包括高k介電層，例如氧化鉿、氧化鋯、矽酸鉿等。儘管寫入閘極電極118和讀取閘極電極114包括相同的導電材料，並且寫入介電層120和讀取介電層116可以包括相同的材料及/或具有相同的厚度。在一些實施例中，寫入電晶體103具有比讀取電晶體101更小的崩潰電壓。因此，與讀取介電層116相比，寫入介電層120可以更容易擊穿，或者換句話說，可需要更小的電壓偏壓以使其導電。可以透過電性測試來測量寫入電晶體103和讀取電晶體101的崩潰電壓。
在一些實施例中，因為寫入介電層120具有比讀取介電層116更多的陷阱(例如：缺陷)，寫入介電層120可以具有比讀取介電層116更小的崩潰電壓。在一些實施例中，可以透過平均表面粗糙度測量在結構上量化這樣的陷阱(例如：缺陷)。在一些實施例中，為了測量平均表面粗糙度，粗糙度測量工具(例如輪廓儀(profilometer)、原子力顯微鏡(atomic force microscopy；AFM)等)計算沿著表面的中線(mean line)，並且測量表面上尖峰(peak)或凹谷(valley)的高度與中線之間的偏差(deviation)。在測量整個表面上許多尖峰和凹谷的許多偏差之後，藉由取得許多偏差的平均值來計算平均表面粗糙度，其中偏差為絕對值。在其他實施例中，藉由測量總厚度變化(total thickness variation；TTV)來量化表面粗糙度。材料層的TTV是材料層的最小厚度和最大厚度之間的差值。在整個材料層的長度上測量TTV。
如第1A圖的剖面圖100A所示，在一些實施例中，寫入介電層120具有頂表面120t，頂表面120t具有比讀取介電層116的頂表面116t更高的平均表面粗糙度，這可以指出寫入介電層120具有比讀取介電層116更小的崩潰電壓。寫入介電層120的頂表面120t可以直接佈置在寫入閘極電極118和基板102之間，並且讀取介電層116的頂表面116t可以直接佈置在讀取閘極電極114和基板102之間。在有較小崩潰電壓的情況下，可以使用較少的功率來擊穿寫入電晶體103的寫入介電層120以在寫入操作期間將第二資料值(例如：邏輯“1”)寫入到OTP記憶體單元上，及/或在寫入介電層120已被擊穿之後在讀取操作期間從位元線BL讀取對應第二資料值(例如：邏輯“1”)的更大第二電流，從而增加了OTP記憶體單元的記憶體窗口和可靠性。
第1B圖顯示了對應第1A圖的剖面圖100A的一些實施例的電路圖100B。
在OTP記憶體單元被寫入(例如：寫進)之前的讀取操作期間，可以將第一電壓施加到寫入字元線WLP，並且可以將第二電壓施加到讀取字元線WLR。第一電壓可以小於第二電壓，並且第一電壓可能不夠大以使得跨越寫入介電層(第1A圖的寫入介電層120)的電壓偏置超過寫入介電層(第1A圖的寫入介電層120)的臨界電壓及/或崩潰電壓。因此，幾乎沒有電流可以流過寫入閘極堆疊112。此外，施加到讀取字元線WLR的第二電壓可能不夠大以使得跨越讀取介電層(第1A圖的讀取介電層116)的電壓偏置超過讀取介電層(第1A圖的讀取介電層116)的崩潰電壓；然而，施加到讀取字元線WLR的第二電壓可以超過讀取電晶體101的臨界電壓以將讀取電晶體101“開啟(ON)”。在一些實施例中，可以在位元線BL讀取第一電流，其中位元線BL接地。第一電流可以相當小；舉例來說，在一些實施例中，在位元線BL讀取的第一電流可以在約0安培至約10微安培之間。第一電流可以對應指示寫入介電層(第1A圖的寫入介電層120)未被擊穿的第一資料值(例如：邏輯“0”)，並因此OTP單元尚未被寫入(例如：寫進)。
在一些實施例中，在讀取操作期間施加到寫入字元線WLP的第一電壓可以在大約1伏特和約1.2伏特之間的範圍內；在讀取操作期間施加到讀取字元線WLR的第二電壓可以在約0.65伏特和約0.85伏特之間的範圍內；以及位元線BL可以接地。在其他實施例中，在讀取操作期間施加到寫入字元線WLP的第一電壓可以在約4.7伏特和約4.9伏特之間的範圍內；在讀取操作期間施加到讀取字元線WLR的第二電壓可以在約1伏特和約1.2伏特之間的範圍內；以及第三電壓可以在約1伏特和約1.2伏特之間的範圍內施加到位元線BL。
第1C圖顯示了在OTP記憶體單元已被寫入之後的讀取操作期間，對應第1A圖的剖面圖100A和第1B圖的電路圖100B的一些實施例的電路圖100C。
寫入OTP記憶體單元(例如：寫進)的寫入操作期間，可以將大於第一電壓的第四電壓施加到寫入字元線WLP，並且可以將第二電壓施加到讀取字元線WLR。第四電壓可以大於第二電壓，並且第四電壓導致跨越寫入介電層(第1A圖的寫入介電層120)的電壓偏置超過些入介電層(第1A圖的寫入介電層120)的崩潰電壓。因此，在介電層(第1A圖的寫入介電層120)中形成導電路徑，並且電流可以流過寫入閘極堆疊112。在一些實施例中，在寫入操作期間施加到寫入字元線WLP的第四電壓可以在約4.7伏特和約4.9伏特之間的範圍內；在寫入操作期間施加到讀取字元線WLR的第二電壓可以在約1伏特和約1.2伏特之間的範圍內；以及位元線BL可以接地。
接著，在OTP記憶體單元已被寫入(例如：寫進)之後的讀取操作期間，第一電壓和第二電壓可以個別施加到寫入字元線WLP和讀取字元線WLR，並且位元線BL可以接地。儘管第一電壓可能不會導致跨越寫入介電層(第1A圖的寫入介電層120)的電壓偏置超過寫入介電層(第1A圖的寫入介電層120)的崩潰電壓，因為在寫入操作期間在寫入介電層(第1A圖的寫入介電層120)中形成的導電路徑，第二電流132可以流過寫入閘極堆疊112並且從位元線BL讀取。第二電流132可以對應指示OTP記憶體單元已被寫入(例如：寫進)的第二資料值(例如：邏輯“1”)。在一些實施例中，第二電流132可以在約100微安和約150微安之間的範圍內。
因為寫入介電層(第1A圖的寫入介電層120)具有增加的陷阱數量(例如：缺陷)，寫入電晶體103的崩潰電壓小於讀取電晶體101的崩潰電壓。在一些實施例中，寫入介電層(第1A圖的寫入介電層120)的崩潰電壓可以等於約0.9伏特，並且在一些實施例中，寫入電晶體103的崩潰電壓和讀取電晶體101的崩潰電壓之間的差值可以在約0.1伏特和約0.3伏特之間的範圍內。此外，因為寫入電晶體103的崩潰電壓較小，在寫入電壓條件下可以在寫入閘極介電層(例如：第1A圖的寫入介電層120)中形成更多的導電路徑，並因此在相同讀取電壓條件下OTP記憶體單元已被寫入(例如：寫進)之後，在讀取操作期間的第二電流132可能更大。舉例來說，在一些實施例中，因為寫入介電層(第1A圖的寫入介電層120)具有更多的陷阱，當施加相同的讀取電壓條件時，與其中寫入介電層(第1A圖的寫入介電層120)和讀取介電層(第1A圖的讀取介電層116)具有約相等陷阱數量的實施例相比，第二電流132約1.5至2倍大。
第2圖顯示了OTP記憶體陣列的一些實施例的電路圖200，OTP記憶體陣列包括對應第1A圖的剖面圖100A的多個OTP記憶體單元。
在一些實施例中，如第1B圖的電路圖100B所示，第一OTP記憶體單元202可以是包括多個OTP記憶體單元的OTP記憶體陣列的一部分。舉例來說，在第2圖中，OTP記憶體陣列包括佈置在第一行204、第二行206、第一列208、第二列210和第三列212之間的6個記憶體單元。在一些實施例中，為了選擇性地存取第一OTP記憶體單元202，可以將電壓施加到第一位元線BL1、第一寫入字元線WLP1和第一讀取字元線WLR1，而沒有將電壓施加到第二位元線BL2、第三位元線BL3、第二寫入字元線WLP2和第二讀取字元線WLR2。第二OTP記憶體單元214也可以耦接到第一位元線BL1。在一些實施例中，為了存取第二OTP記憶體單元214而不是第一OTP記憶體單元202，代替第一寫入字元線WLP1和第一讀取字元線WLR1，選擇第二寫入字元線WLP2和第二讀取字元線WLR2。
第3圖顯示了包括OTP記憶體單元的積體電路晶片的一些其他實施例的剖面圖300。
在一些實施例中，讀取界面層316佈置在讀取介電層116和基板102之間，並且寫入界面層320佈置在寫入介電層120和基板102之間。在一些實施例中，讀取介電層116和寫入介電層120個別比讀取界面層316和寫入界面層320更厚。在其他實施例中，讀取介電層116和寫入介電層120在厚度上個別薄於或約等於讀取界面層316和寫入界面層320。讀取界面層316和寫入界面層320可以包括用於個別幫助形成讀取介電層116和寫入介電層120的材料。舉例來說，在一些實施例中，讀取介電層116和寫入介電層120與直接在基板102上相比可以更有效地在讀取界面層316和寫入界面層320上形成。在一些實施例中，讀取界面層316和寫入界面層320可以包括二氧化矽。因此，在一些實施例中，讀取介電層116和寫入介電層120個別具有比讀取界面層316和寫入界面層320更高的介電常數。
在一些實施例中，互連結構可以佈置在讀取電晶體101和寫入電晶體103上方。舉例來說，在一些實施例中，互連介電結構302被佈置在讀取閘極堆疊110和寫入閘極堆疊112上方，並且互連通孔304和互連導線306被嵌入在互連介電結構302中。舉例來說，在一些實施例中，互連通孔304將位元線BL、讀取字元線WRL和寫入字源線WLP個別耦接到第一源極/汲極區104、讀取閘極電極114和寫入閘極電極118。
第4圖示出了包括OTP記憶體單元的積體電路晶片的一些其他實施例的剖面圖400。
在一些實施例中，寫入閘極電極118可以包括與讀取閘極電極114不同的材料。此外，在一些實施例中，寫入閘極電極118和讀取閘極電極114可各自包括導電金屬，例如鈦、氮化鈦、鋁等。因此，在一些實施例中，寫入電晶體103具有與讀取電晶體101不同的功函數。在其他實施例中，寫入閘極電極118及/或寫入閘極電極114可以包括多層，並且在一些實施例中，在寫入閘極電極118和讀取閘極電極114之間的層的數量及/或層的材料可以不同。在這樣的實施例中，在製造期間，可以將寫入介電層120及/或讀取介電層116暴露於許多移除製程(例如：蝕刻)中，移除製程在寫入介電層120及/或讀取介電層116中引起(induce)陷阱。
在一些實施例中，由於移除製程，讀取介電層116的頂表面116t可以具有第一平均表面粗糙度，並且寫入介電層120的頂表面120t可以具有第二平均表面粗糙度。在一些實施例中，可以控制讀取閘極堆疊110和寫入閘極堆疊112的製造，使得比在讀取介電層116中，在寫入介電層120中引起更多的陷阱。在一些實施例中，透過更長及/或更多的蝕刻製程來引起陷阱，導致寫入介電層120的第二平均表面粗糙度大於讀取介電層116的第一平均表面粗糙度。
第5圖顯示了OTP記憶體單元的一些其他實施例的剖面圖500。
在一些實施例中，讀取界面層316、讀取介電層116、寫入界面層320及/或寫入介電層120圍繞它們個別的讀取閘極電極114或寫入閘極電極118從剖面圖500顯示大抵“U形”。舉例來說，在一些實施例中，寫入界面層320可以包括直接佈置在寫入閘極電極118和基板102之間的中央部分320c，並且寫入介電層120可以包括直接佈置在寫入界面層320和寫入閘極電極118的中央部分320c之間的中央部分120c。寫入介電層120的外圍部分120p可以從寫入介電層120的中心部分120c延伸並且圍繞寫入閘極電極118的外側壁。在一些實施例中，寫入界面層320的外圍部分320p可以直接佈置在互連介電結構302和寫入介電層120的外圍部分120p之間。在一些實施例中，寫入介電層120的外圍部分120p的頂表面520t可以具有約等於寫入介電層120的中心部分120c的頂表面120t的平均表面粗糙度。在其他實施例中，寫入介電層120的外圍部分120p的頂表面520t可以具有與寫入介電層120的中心部分120c的頂表面120t不同的平均表面粗糙度。
讀取介電層116具有第一平均厚度t1 和第一平均表面粗糙度。在一些實施例中，寫入介電層120具有小於第一平均厚度t1 的第二平均厚度t2 ，並且具有大於第一平均表面粗糙度的第二平均表面粗糙度。第二平均厚度t2 可以小於第一平均厚度t1 ，因為寫入介電層120可以比讀取介電層116暴露於更多的移除製程(例如：蝕刻)及/或可以比讀取介電層116暴露於一或多個移除製程(例如：蝕刻)更長的時間週期。可以從讀取介電層116的直接佈置在讀取閘極電極114與基板102之間的部分測量第一平均厚度t1 。在一些實施例中，第二平均厚度t2 可以從寫入介電層120的直接佈置在寫入閘極電極118和基板102之間的部分測量，其可以對應寫入介電層120的中心部分120c。
結果，寫入介電層120與讀取介電層116相比可以包括更多的陷阱(例如：缺陷)，其在一些實施例中藉由具有比讀取介電層116更小的平均厚度及/或更大的平均表面粗糙度的寫入介電層120來測量。在其中寫入介電層120具有比讀取介電層116更大的陷阱的這樣的實施例中，寫入介電層120的崩潰電壓小於讀取介電層116。
第6圖、第7圖、第8A圖和第8B圖至第18A圖和第18B圖、以及第19圖顯示了在一次性寫入(OTP)記憶體單元中控制陷阱數量以減小寫入介電層的崩潰電壓的方法的一些實施例的各種示意圖600、700、800A和800B至1800A和1800B、以及1900。儘管關於方法描述了第6圖、第7圖、第8A圖和第8B圖至第18A圖和第18B圖、以及第19圖，應理解第6圖、第7圖、第8A圖和第8B圖至第18A圖和第18B圖、以及第19圖中揭露的結構不限於這種方法，而是可以獨立於該方法的獨立結構。
如第6圖的剖面圖600所示，連續界面層602、連續介電層604和冗餘閘極層606形成在基板102上方。連續介電層604直接接觸冗餘閘極層606，並且被佈置在冗餘閘極層606和連續界面層602之間。在一些實施例中，連續界面層602包括介電材料，其具有比連續介電層604更低的介電常數。舉例來說，在一些實施例中，連續界面層602包括二氧化矽，並且連續介電層604包括氧化鉿、氧化鋯、矽酸鉿、一些其他高k介電質等。在一些實施例中，連續介電層604具有在約2奈米和約4奈米之間的範圍內的第一平均厚度t1 。在一些實施例中，冗餘閘極層606包括多晶矽。在一些實施例中，基板102可以包括任何類型的半導體主體(semiconductor body)(例如：矽、鍺、絕緣體上矽(silicon on insulator；SOI)基板等)。在一些實施例中，可以藉由熱氧化及/或沉積製程(例如：化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)，原子層沉積(atomic layer deposition；ALD)等)的方式形成連續界面層602、連續介電層604和冗餘閘極層606。
如第7圖的剖面圖700所示，可以在冗餘閘極層606上方形成第一罩幕結構702。可以使用微影和移除(例如：蝕刻)製程來形成第一罩幕結構702。在一些實施例中，第一罩幕結構702包括光阻材料或硬罩幕材料。
如第8A圖的剖面圖800A所示，進行第一蝕刻製程801以移除未被第一罩幕結構702覆蓋的連續界面層(第7圖的連續界面層602)、連續介電層(第7圖的連續介電層604)和冗餘閘極層(第7圖的冗餘閘極層606)的部分，以形成包括第一冗餘閘極電極802、寫入介電層120和寫入界面層320的第一冗餘閘極堆疊820；包括第二冗餘閘極電極808、讀取介電層116和讀取界面層316的第二冗餘閘極堆疊822；包括第三冗餘閘極電極814、額外讀取介電層804和額外讀取界面層812的第三冗餘閘極堆疊824；以及包括第四冗餘閘極電極818，額外寫入介電層806和額外寫入界面層816的第四冗餘閘極堆疊826。在一些實施例中，第一蝕刻製程801包括在大抵垂直的方向上進行的乾式蝕刻。在一些實施例中，第一蝕刻製程801可以包括多種蝕刻劑以針對(target)連續界面層(第7圖的連續界面層602)、連續介電層(第7圖的連續介電層604)和冗餘閘極層(第7圖的冗餘閘極層606)的每一個材料。
在一些實施例中，第一一次性寫入(OTP)冗餘記憶體單元828可以包括第一冗餘閘極堆疊820和第二冗餘閘極堆疊822，並且第二OTP冗餘記憶體單元830可以包括第三冗餘閘極堆疊824和第四冗餘閘極堆疊826。
第8B圖顯示了對應第8A圖的剖面圖800A的一些實施例的俯視圖800B。
在一些實施例中，第8A圖的剖面圖800A可以對應第8B圖的剖面線AA’。 因此，在一些實施例中，第一OTP冗餘記憶體單元828和第二OTP冗餘記憶體單元830可以是記憶體單元陣列的一部分，如第8B圖的俯視圖800B所示。
如第9A圖的剖面圖900A所示，在一些實施例中，第一源極/汲極區104可以形成在第二冗餘閘極堆疊822和第三冗餘閘極堆疊824之間；第二源極/汲極區106可以形成在第一冗餘閘極堆疊820和第二冗餘閘極堆疊822之間；第三源極/汲極區108可以形成在第一冗餘閘極堆疊820旁邊；第四源極/汲極區902可以形成在第三冗餘閘極堆疊824和第四冗餘閘極堆疊826之間；以及第五源極/汲極區904可以形成在第四冗餘閘極堆疊826旁邊。在一些實施例中，基板102具有第一摻雜類型(例如：P型、N型)，並且第一源極/汲極區104、第二源極/汲極區106、第三源極/汲極區108、第四源極/汲極區902、第五源極/汲極區904具有與第一摻雜類型(例如：P型、N型)不同的第二摻雜類型(例如：N型、P型)。在一些實施例中，第一源極/汲極區104、第二源極/汲極區106、第三源極/汲極區108、第四源極/汲極區902、第五源極/汲極區904透過離子佈植製程形成。在一些實施例中，在第一源極/汲極區104、第二源極/汲極區106、第三源極/汲極區108、第四源極/汲極區902、第五源極/汲極區904的形成期間，第一罩幕結構702可以保留在第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826上，而在其他實施例中(未顯示)，可以移除第一罩幕結構702。
第9B圖顯示了對應第9A圖的剖面圖900A的一些實施例的俯視圖900B。
如在第10A圖的剖面圖1000A中所示，從第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826移除第一罩幕結構702。在一些實施例中，可以藉由濕式蝕刻劑移除第一罩幕結構702。
第10B圖顯示了對應第10A圖的剖面圖1000A的一些實施例的俯視圖1000B。
如在第11A圖的剖面圖1100A中所示，沉積第二罩幕結構1102以覆蓋個別包括讀取介電層116和額外讀取介電層804的第二冗餘閘極堆疊822和第三冗餘閘極堆疊824。因此，個別包括寫入介電層120和額外寫入介電層806的第一冗餘閘極堆疊堆疊820和第四冗餘閘極堆疊826未被第二罩幕結構1102覆蓋。在一些實施例中，第二罩幕結構1102可以連續地延伸跨越第二冗餘閘極堆疊822和第三冗餘閘極堆疊824，因為第二冗餘閘極堆疊822和第三冗餘閘極堆疊824包括讀取介電層116和額外讀取介電層804。可以使用微影和移除(例如：缺陷)製程來形成第二罩幕結構1102。在一些實施例中，第二罩幕結構1102包括光阻材料或硬罩幕材料。
此外，在一些實施例中，在沉積第二罩幕結構1102之前，可以在第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826之間和上方形成層間介電(inter-layer dielectric；ILD)結構。可以執行移除製程(例如：化學機械平坦化(chemical mechanical planarization；CMP))以從第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826中的每一者上方移除ILD結構。因此，在一些實施例中，在第11A圖中，ILD結構佈置在第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826中的每一者之間。在一些實施例中，ILD結構可以在方法的所有剩餘步驟中存在。
第11B圖顯示了對應第11A圖的剖面圖1100A的一些實施例的俯視圖1100B。
在一些實施例中，第二罩幕結構1102可以連續地延伸跨越OTP記憶體單元陣列的第一列208、第二列210和第三列212。在這樣的實施例中，第二列210和第三列212可具有與第一列208相同的構造，如第11A圖的剖面圖1100A所示。
如第12A圖的剖面圖1200A所示，在一些實施例中執行第二蝕刻製程1202以移除第一冗餘閘極堆疊820的第一冗餘閘極電極(第11A圖的第一冗餘閘極電極802)，並且移除第四冗餘閘極堆疊826的第四冗餘閘極電極(第11A圖的第四冗餘閘極電極818)。因此，第二蝕刻製程1202包括針對第一和第二冗餘閘極電極(第11A圖的第一冗餘閘極電極802、第四冗餘閘極電極818)的材料(例如：多晶矽)的一或多種蝕刻劑。在一些實施例中，舉例來說，第二蝕刻製程1202使用濕式蝕刻劑和乾式蝕刻劑。第二蝕刻製程1202不使用適合於移除寫入介電層120或額外寫入介電層806的蝕刻劑。第二蝕刻製程1202進行第一時間量。
在一些實施例中，第二蝕刻製程1202使用電漿乾式蝕刻劑。在第三蝕刻製程期間移除第一和第二冗餘閘極電極(第11A圖的第一冗餘閘極電極802、第四冗餘閘極電極818)之後，由於電漿乾式蝕刻劑的轟擊，寫入介電層120和額外寫入介電層806可能遭受第一數量(例如：濃度)的殘餘損壞(residual damage)。因此，第二蝕刻製程1202可以在寫入介電層120和額外寫入介電層806中引起第一數量(例如：濃度)的陷阱(例如：缺陷)。在一些實施例中，第二蝕刻製程1202持續經過第一和第二冗餘閘極電極(第11A圖的第一冗餘閘極電極802、第四冗餘閘極電極818)的移除，以在寫入介電層120和額外寫入介電層806中引起第一數量(例如：濃度)的陷阱(例如：缺陷)。
在替代實施例中，第二蝕刻製程1202可以不完全移除第一和第二冗餘閘極電極(第11A圖的第一冗餘閘極電極802、第四冗餘閘極電極818)，並且由於藉由第三蝕刻製程(例如：第14A圖的第三蝕刻製程1402)暴露了寫入介電層120和額外寫入介電層806，可以將陷阱引入到寫入介電層120和額外寫入介電層806中。
第12B圖顯示了對應第12A圖的剖面圖1200A的一些實施例的俯視圖1200B。
如第13A圖的剖面圖1300A所示，可以移除第二罩幕結構(第12A圖的第二罩幕結構1102)，從而暴露第二冗餘閘極堆疊822和第三冗餘閘極堆疊824。在一些實施例中，可以使用濕式蝕刻劑移除第二罩幕結構(第12A圖的第二罩幕結構1102)。
在替代實施例中，在移除第二罩幕結構(第12A圖的第二罩幕結構1102)之後，可以在寫入介電層120和額外寫入介電層806上方形成額外罩幕結構(未顯示)。
第13B圖顯示了對應第13A圖的剖面圖1300A的一些實施例的俯視圖1300B。
如第14A圖的剖面圖1400A所示，可以執行第三蝕刻製程1402以移除第二和第三冗餘閘極堆疊(第13A圖的第二冗餘閘極堆疊822、第三冗餘閘極堆疊824)，從而暴露讀取介電層116和額外讀取介電層804。在一些實施例中，第三蝕刻製程1402使用與第二蝕刻製程1202相同的蝕刻劑。寫入介電層120和額外寫入介電層806比讀取介電層116和額外讀取介電層804暴露於第三蝕刻製程1402更長。因此，第三蝕刻製程1402可以進一步在寫入介電層120和額外寫入介電層806中引起陷阱，使得寫入介電層120和額外寫入介電層806包括大於第一陷阱數量的第二陷阱數量。在一些實施例中，藉由第三蝕刻製程1402在讀取介電層116和額外讀取介電層804中引起第三陷阱數量；第三陷阱數量小於第二陷阱數量。
陷阱是藉由用於第三蝕刻製程1402的蝕刻劑(例如：電漿氣體)的離子轟擊導致的在寫入介電層120和額外寫入介電層806中引起的缺陷。舉例來說，儘管第三蝕刻製程1402可以被設計以不移除寫入介電層120和額外寫入介電層806，但是可能發生來自離子轟擊的殘餘損壞。因此，在第三蝕刻製程1402之後，寫入介電層120和額外寫入介電層806可各自具有第二平均表面粗糙度，並且讀取介電層116和額外讀取介電層804可包括小於第二平均表面粗糙度的第一平均表面粗糙度。此外，在一些實施例中，與讀取介電層116和額外讀取介電層804相比，寫入介電層120和額外寫入介電層806還可以包括更多的成分缺陷(compositional defect)，例如離子的存在。
在替代實施例中，其中寫入介電層120和額外寫入介電層806被額外罩幕結構(未顯示)覆蓋，第三蝕刻製程1402可以進行小於第二蝕刻製程(第12A圖的第二蝕刻製程1202)的第一時間量的第二時間量，。因此，在第三蝕刻製程1402之後，與讀取介電層116和額外讀取介電層804相比，寫入介電層120和額外寫入介電層806的損壞仍然更大。
在第三蝕刻工藝1402之後，寫入介電層120的頂表面120t和額外寫入介電層806的頂表面806t可各自具有第二平均厚度t2 。在一些實施例中，第二平均厚度t2 小於讀取介電層116和額外讀取介電層804的第一平均厚度t1 。在其他實施例中，在第三蝕刻製程1402之後，第二平均厚度t2 可以約等於第一平均厚度t1 。
第14B圖顯示了對應第14A圖的剖面圖1400A的一些實施例的俯視圖1400B。
可選地，為了與讀取介電層116和額外讀取介電層804相比增加寫入介電層120和額外寫入介電層806中的陷阱的濃度，在一些實施例中，可以在寫入介電層120和額外寫入介電層806上選擇性地執行離子轟擊或摻雜物注入製程。在這樣的實施例中，讀取介電層116和額外讀取介電層804將不會暴露於離子轟擊或摻雜物注入製程，並因此具有比寫入介電層120和額外寫入介電層806更低的陷阱濃度。在這樣的替代實施例中，可以在第三蝕刻製程1402之前、之後或代替第三蝕刻製程1402來執行離子轟擊及/或摻雜物注入製程。
舉例來說，在一些替代實施例中，可以在第二蝕刻製程(第12A圖的第二蝕刻製程1202)和第三蝕刻製程1402之間執行離子轟擊或摻雜物注入製程，以進一步在寫入介電層120和額外寫入介電層806中引起陷阱。舉例來說，在其他實施例中，可以省略第二罩幕結構(第12A圖的第二罩幕結構1102)的形成，並且可以使用第二蝕刻製程(第12A圖的第二蝕刻製程1202)同時移除第一至第四冗餘閘極電極(第11A圖的第一冗餘閘極電極802、第二冗餘閘極電極808、第三冗餘閘極電極814、第四冗餘閘極電極818)。接著，在這樣的其他實施例中，離子轟擊或摻雜物注入製程可以選擇性地執行在寫入介電層120和額外寫入介電層806上而不是在讀取介電層116和額外讀取介電層804上，以在寫入介電層120和額外寫入介電層806中引起比在讀取介電層116和額外讀取介電層804中更多的陷阱。應理解在寫入介電層120和額外寫入介電層806中引起陷阱的其他製程步驟及/或這種製程步驟的順序也在本揭露的範圍內。
如第15A圖的剖面圖1500A所示，在一些實施例中，寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504可以個別形成在寫入介電層120、讀取介電層116、額外讀取介電層804和額外寫入介電層806上方。寫入閘極堆疊112可以包括寫入閘極電極118、寫入介電層120和寫入界面層320。讀取閘極堆疊110可以包括讀取閘極電極114、讀取介電層116和讀取界面層316。額外讀取閘極堆疊1510可以包括額外讀取閘極電極1502、額外讀取介電層804和額外讀取界面層812。額外寫入閘極堆疊1512可以包括額外寫入閘極電極1504、額外寫入介電層806和額外寫入界面層816。第一OTP記憶體單元202可以包括寫入閘極堆疊112和讀取閘極堆疊110，並且第二OTP記憶體單元214可以包括額外讀取閘極堆疊1510和額外寫入閘極堆疊1512。
在一些實施例中，寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504可各自包括第一導電材料。在一些實施例中，第一導電材料可以是或包括鈦、氮化鈦、鋁等。在一些實施例中，寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504透過包括沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PE-CVD)、原子層沉積(ALD)、濺鍍等)、移除製程(例如：濕式蝕刻、乾式蝕刻、化學機械平坦化(CMP)等)及/或圖案化製程(例如：微影/蝕刻)的各種步驟來形成。
舉例來說，在一些實施例中，在第一、第二、第三和第四冗餘閘極堆疊(第11A圖的第一冗餘閘極堆疊820、第二冗餘閘極堆疊822、第三冗餘閘極堆疊824、第四冗餘閘極堆疊826)之間形成ILD結構，並且ILD結構可抵抗(resistant)第二和第三蝕刻製程(例如：第12A圖的第二蝕刻製程1202和第14A圖的第三蝕刻製程1402)。因此，在一些實施例中，第一導電材料可以沉積在ILD結構上方，並接著使用CMP從ILD結構上方移除。在這樣的實施例中，寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504可以具有大抵共平面的上表面。
第15B圖顯示了對應第15A圖的剖面圖1500A的一些實施例的俯視圖1500B。
在一些實施例中，在形成寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504之後，方法可以繼續到第19圖，從而跳過第16A圖、第16B圖、第17A圖、第17B圖、第18A圖和第18B圖。在這樣的實施例中，寫入閘極電極118、讀取閘極電極114、額外讀取閘極電極1502和額外寫入閘極電極1504可以包括相同的導電材料。在其他實施例中，方法可以從第15B圖進行到第16A圖。
如第16A圖的剖面圖1600A所示，在一些實施例中，形成第三罩幕結構1602覆蓋讀取閘極堆疊110和額外讀取閘極堆疊1510。因此，第三罩幕結構1602不覆蓋寫入閘極堆疊112和額外寫入閘極堆疊1512。可以使用微影和移除(例如：蝕刻)製程來形成第三罩幕結構1602。在一些實施例中，第三罩幕結構1602包括光阻材料或硬罩幕材料。
第16B圖顯示了對應第16A圖的剖面圖1600A的一些實施例的俯視圖1600B。
在一些實施例中，第三罩幕結構1602可以連續地延伸跨越OTP記憶體單元陣列的第一列208、第二列210和第三列212。在這樣的實施例中，第二列210和第三列212可具有與第一列208相同的構造，如第16A圖的剖面圖1600A所示。
如第17A圖的剖面圖1700A所示，在一些實施例中，可以執行第四蝕刻製程1702以移除寫入閘極電極(第16A圖的寫入閘極電極118)和額外寫入閘極電極(第16A圖的額外寫入閘極電極1504)，從而個別暴露寫入介電層120和額外寫入介電層806。在一些實施例中，第四蝕刻製程1702使用與第三蝕刻製程1402相同的蝕刻劑。在其他實施例中，第四蝕刻製程1702使用與第三蝕刻製程1402不同的蝕刻劑。第四蝕刻製程1702在寫入介電層120和額外寫入介電層806中引起陷阱，使得寫入介電層120和額外寫入介電層806包括大於第二陷阱數量的第四陷阱數量。
此外，在一些實施例中，在第四蝕刻製程1702之後，寫入介電層120的頂表面120t和額外寫入介電層806的頂表面806t可各自具有大於第二平均表面粗糙度的第三平均表面粗糙度。平均表面粗糙度的增加可以量化寫入介電層120和額外寫入介電層806中的陷阱的增加。此外，在一些實施例中，在第四蝕刻製程之後，寫入介電層120和額外寫入介電層806可各自具有第三平均厚度t3 。在一些實施例中，第四蝕刻製程1702可引起足夠的損壞，使得第三平均厚度t3 小於第二平均厚度t2 ，並因此也小於第一平均厚度t1 。在其他實施例中，第三平均厚度t3 可以約等於第一平均厚度t1 及/或第二平均厚度t2 。
因此，由於第四蝕刻製程1702的殘留效應(residual effect)，寫入介電層120和額外寫入介電層806可以具有增加的陷阱數量，並因此崩潰電壓低於讀取介電層116和額外讀取介電層804的崩潰電壓。可以控制第四蝕刻製程1702的參數(例如：蝕刻劑、蝕刻時間、溫度等)以控制在寫入介電層120和額外寫入介電層806中引起的陷阱數量，以控制寫入介電層120和額外寫入介電層806的崩潰電壓。
第17B圖顯示了對應第17A圖的剖面圖1700A的一些實施例的俯視圖1700B。
替代地，在一些實施例中，為了在寫入介電層120和額外寫入介電層806中進一步增加陷阱的濃度並且降低崩潰電壓，除了第四蝕刻製程(第17A圖的第四蝕刻製程1702)，還可以執行離子轟擊或摻雜物注入製程。在這樣的替代實施例中，離子轟擊或摻雜物注入製程可以選擇性地執行在寫入介電層120和額外寫入介電層806上而不是在讀取介電層116或額外讀取介電層804上。應理解在寫入介電層120和額外寫入介電層806中引起陷阱的其他製程步驟也在本揭露的範圍內。
如第18A圖的剖面圖1800A所示，在一些實施例中，可以移除第三罩幕結構1602，並且第二寫入閘極電極1818和第二額外寫入閘極電極1820可以個別形成在寫入介電層120和額外寫入介電層806上方。在一些實施例中，第二寫入閘極電極1818和第二額外寫入閘極電極1820可以包括與讀取閘極電極114和額外讀取閘極電極1502不同的材料。在一些實施例中，第二寫入閘極電極1818和第二額外寫入閘極電極1820可以是或包括鈦、氮化鈦、鋁等。在一些實施例中，第二寫入閘極電極1818和第二額外寫入閘極電極1820透過包括沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)、移除製程(例如：濕式蝕刻、乾式蝕刻、化學機械平坦化(CMP)等)及/或圖案化製程(例如：微影/蝕刻)的各種步驟來形成。
第18B圖顯示了對應第18A圖的剖面圖1800A的一些實施例的俯視圖1800B。
如第19圖的剖面圖1900所示，可以在基板102上方形成包括嵌入在互連介電結構302中的互連通孔304和互連導線306的互連結構。在一些實施例中，互連電介結構302可以包括氮化物(例如：氮化矽、氮氧化矽)、碳化物(例如：碳化矽)、氧化物(例如：氧化矽)、硼矽酸鹽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低k氧化物(例如：碳摻雜氧化物、氫氧碳化矽(SiCOH))等。在一些實施例中，互連通孔304和互連導線306可以包括導電材料，例如鎢、銅、鋁等。互連介電結構302、互連通孔304和互連導線306透過包括包括沉積製程(例如：物理氣相沉積(PVD)、化學氣相沉積(CVD)、PE-CVD、原子層沉積(ALD)、濺鍍等)、移除製程(例如：濕式蝕刻、乾式蝕刻、化學機械平坦化(CMP)等)及/或圖案化製程(例如：微影/蝕刻)的各種步驟來形成。
在一些實施例中，第一寫入字元線WLP1耦接到寫入閘極堆疊112、第二寫入字元線WLP耦接到額外寫入閘極堆疊1512、第一讀取字元線WLR1耦接到讀取閘極堆疊110、以及第二讀取字元線WLR2耦接到額外讀取閘極堆疊1510。第一源極/汲極區104可以耦接到第一位元線BL1。因此，藉由將電壓施加到第一寫入字元線WLP1、第一讀取字元線WLR1以及第一位元線BL1，第一OTP記憶體單元202可以被“開啟”以用於讀取或寫入操作。藉由將電壓施加到第二寫入字元線WLP2、第二讀取字元線WLR2以及第一位元線BL1，第二OTP記憶體單元214可以被“開啟”以用於讀取或寫入操作。因為寫入介電層120和額外寫入介電層806比讀取介電層116和額外讀取介電層804暴露於更多或更長的蝕刻製程(例如：第12A圖的第二蝕刻製程1202、第14A圖的第三蝕刻製程1402及/或第17A圖的第四蝕刻製程1702)，寫入介電層120和額外寫入介電層806的崩潰電壓低於讀取介電層116和額外讀取介電層804的崩潰電壓。因此，在寫入操作期間在第一OTP記憶體單元202和第二OTP記憶體單元214上寫入需要較少的功率，並且在讀取操作期間可以從第一位元線BL1讀取更強的讀取電流，從而提高了第一OTP記憶體單元202和第二OTP記憶體單元214的可靠性和效率。
第20圖顯示了控制陷阱數量以減小OTP記憶體單元中的寫入介電層的崩潰電壓的方法2000的一些實施例的流程圖。
儘管下面將方法2000顯示和描述為一系列動作或事件，但是應理解這樣的動作或事件的所示順序不應以限制性的意義來解釋。舉例來說，除了此處所示及/或所述的動作或事件之外，一些動作可以以不同的順序發生及/或與其他動作或事件同時發生。此外，實現此處所述的一或多個方面或實施例可不需要顯示所有動作。此外，此處所述的一或多個動作可以在一或多個分開的動作及/或階段中執行。
在操作2002中，在基板上形成包括在寫入介電層上方的第一冗餘閘極電極的第一冗餘閘極堆疊。
在操作2004中，在基板上形成包括在讀取介電層上方的第二冗餘閘極電極的第二冗餘閘極堆疊。第8A圖顯示了對應操作2002和2004的一些實施例的剖面圖800A。
在操作2006中，在第二冗餘閘極堆疊上方形成罩幕結構。第11A圖顯示了對應操作2006的一些實施例的剖面圖1100A。
在操作2008中，執行第一蝕刻製程以移除第一冗餘閘極電極以暴露寫入介電層。第12A圖顯示了對應操作2008的一些實施例的剖面圖1200A。
在操作2010中，移除罩幕結構。第13A圖顯示了對應操作2010的一些實施例的剖面圖1300A。
在操作2012中，執行第二蝕刻製程以移除第二冗餘閘極電極以暴露讀取介電層，其中寫入介電層暴露於第二蝕刻製程。第14A圖顯示了對應操作2012的一些實施例的剖面圖1400A。
在操作2014中，在寫入介電層上方形成寫入閘極電極，並且在讀取介電層上方形成讀取閘極電極。第15A圖顯示了對應操作2014的一些實施例的剖面圖1500A。
因此，本揭露關於一種製造第一OTP記憶體單元的方法，第一OTP記憶體單元具有帶有更多陷阱的寫入介電層，以引發較低的崩潰電壓，從而提高了第一OTP記憶體單元的可靠性和效率。
因此，在一些實施例中，本揭露關於一種一次性寫入(OTP)記憶體單元，包括：讀取電晶體，包括讀取介電層和覆蓋讀取介電層的讀取閘極電極；以及寫入電晶體，相鄰於讀取電晶體，其中寫入電晶體包括寫入介電層和覆蓋寫入介電層的寫入閘極電極，其中寫入電晶體的崩潰電壓小於讀取電晶體的崩潰電壓。
在一些實施例中，讀取介電層的頂表面具有第一平均表面粗糙度，並且寫入介電層的頂表面具有大於第一平均表面粗糙度的第二平均表面粗糙度。
在一些實施例中，讀取電晶體和寫入電晶體佈置在基板上方，並且更包括：寫入界面層，設置在寫入介電層和基板之間；以及讀取界面層，設置在上是讀取介電層和基板之間。
在一些實施例中，寫入介電層和讀取介電層包括相同材料。
在一些實施例中，讀取介電層具有第一平均厚度，並且寫入介電層具有小於第一平均厚度的第二平均厚度。
在一些實施例中，寫入閘極電極和讀取閘極電極包括相同材料。
在一些實施例中，一次性寫入記憶體單元更包括在讀取電晶體和寫入電晶體之間共享的共享源極/汲極區。
在其他實施例中，本揭露關於一種一次性寫入(OTP)記憶體單元，包括：讀取電晶體，與在基板上的寫入電晶體串聯耦合；其中讀取電晶體包括佈置在讀取閘極電極和基板之間的讀取介電層；其中寫入電晶體包括佈置在寫入閘極電極和基板之間的寫入介電層；其中讀取介電層具有第一平均表面粗糙度；以及其中寫入電晶體具有第二平均表面粗糙度，其大於第一平均表面粗糙度。
在一些實施例中，讀取電晶體的崩潰電壓大於寫入電晶體的崩潰電壓。
在一些實施例中，讀取閘極電極包括與寫入閘極電極不同的材料。
在一些實施例中，讀取介電層包括第一缺陷濃度，並且寫入介電層包括大於第一缺陷濃度的第二缺陷濃度。
在一些實施例中，述寫入介電層直接接觸寫入閘極電極，並且讀取介電層直接接觸讀取閘極電極。
在一些實施例中，寫入介電層和讀取介電層兩者包括高k介電材料。
在一些實施例中，寫入閘極電極耦接至寫入字元線，並且讀取閘極電極耦接至讀取字元線。
在其他實施例中，本揭露關於一種一次性寫入(OTP)記憶體單元之形成方法，記憶體單元之形成方法包括：在基板的寫入介電層上方形成包括第一冗餘閘極電極的第一冗餘閘極堆疊；在基板的讀取介電層上方形成包括第二冗餘閘極電極的第二冗餘閘極堆疊；在第二冗餘閘極堆疊上方形成罩幕結構；執行第一蝕刻製程以移除第一冗餘閘極電極，以暴露寫入介電層；移除罩幕結構；執行第二蝕刻製程以移除第二冗餘閘極電極，以暴露讀取介電層，其中寫入介電層暴露於第二蝕刻製程；以及在寫入介電層上方形成寫入閘極電極，並且在讀取介電層上方形成讀取閘極電極。
在一些實施例中，在第一蝕刻製程和第二蝕刻製程中，使用相同的電漿蝕刻劑。
在一些實施例中，寫入介電層比讀取介電層暴露於電漿蝕刻劑更長的時間週期。
在一些實施例中，在第一蝕刻製程之前，寫入介電層具有第一平均表面粗糙度，並且在第二蝕刻製程之後，寫入介電層具有大於第一平均表面粗糙度的第二平均表面粗糙度。
在一些實施例中，一次性寫入記憶體單元之形成方法更包括：在讀取閘極電極上方形成額外罩幕結構；執行第三蝕刻製程以移除寫入閘極電極，以暴露寫入介電層；在寫入介電層上方形成第二寫入閘極電極，其中第二寫入閘極電極包括與讀取閘極電極不同的材料；以及移除額外罩幕結構。
在一些實施例中，在寫入介電層上形成第二寫入閘極電極之後，寫入介電層具有大於第二平均表面粗糙度的第三平均表面粗糙度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100A:剖面圖 101:讀取電晶體 102:基板 103:寫入電晶體 104:第一源極/汲極區 105:讀取通道區 106:第二源極/汲極區 107:寫入通道區 108:第三源極/汲極區 110:讀取閘極堆疊 112:寫入閘極堆疊 114:讀取閘極電極 116:讀取介電層 116t:頂表面 118:寫入閘極電極 120:寫入介電層 120t:頂表面 BL:位元線 WLR:讀取字元線 WLP:寫入字元線 100B:電路圖 100C:電路圖 132:第二電流 200:電路圖 202:第一一次性寫入記憶體單元 204:第一行 206:第二行 208:第一列 210:第二列 212:第三列 214:第二一次性寫入記憶體單元 WLR1:第一讀取字元線 WLP1:第一寫入字元線 WLR2:第二讀取字元線 WLP2:第二寫入字元線 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 300:剖面圖 302:互連介電結構 304:互連通孔 306:互連導線 316:讀取界面層 320:寫入界面層 400:剖面圖 500:剖面圖 120p:外圍部分 120c:中央部分 320p:外圍部分 320c:中央部分 520t:頂表面 t1 :第一平均厚度 t2 :第二平均厚度 600:示意圖/剖面圖 602:連續界面層 604:連續介電層 606:冗餘閘極層 700:示意圖/剖面圖 702:第一罩幕結構 800A:示意圖/剖面圖 801:第一蝕刻製程 802:第一冗餘閘極電極 804:額外讀取介電層 806:額外寫入介電層 808:第二冗餘閘極電極 812:額外讀取界面層 814:第三冗餘閘極電極 816:額外寫入界面層 818:第四冗餘閘極電極 820:第一冗餘閘極堆疊 822:第二冗餘閘極堆疊 824:第三冗餘閘極堆疊 826:第四冗餘閘極堆疊 828:第一一次性寫入冗餘記憶體單元 830:第二一次性寫入冗餘記憶體單元 800B:示意圖/俯視圖 AA’:剖面線 900A:示意圖/剖面圖 902:第四源極/汲極區 904:第五源極/汲極區 900B:示意圖/俯視圖 1000A:示意圖/剖面圖 1000B:示意圖/俯視圖 1100A:示意圖/剖面圖 1102:第二罩幕結構 1100B:示意圖/俯視圖 1200A:示意圖/剖面圖 1202:第二蝕刻製程 1200B:示意圖/俯視圖 1300A:示意圖/剖面圖 1300B:示意圖/俯視圖 1400A:示意圖/剖面圖 1402:第三蝕刻製程 806t:頂表面 1400B:示意圖/俯視圖 1500A:示意圖/剖面圖 1502:額外讀取閘極電極 1504:額外寫入閘極電極 1510:額外讀取閘極堆疊 1512:額外寫入閘極堆疊 1500B:示意圖/俯視圖 1600A:示意圖/剖面圖 1602:第三罩幕結構 1600B:示意圖/俯視圖 1700A:示意圖/剖面圖 1702:第四蝕刻製程 1700B:示意圖/俯視圖 1800A:示意圖/剖面圖 1818:第二寫入閘極電極 1820:第二額外寫入閘極電極 1800B:示意圖/俯視圖 1900:示意圖/剖面圖 2000:方法 2002~2014:操作
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖顯示了具有一次性寫入(OTP)記憶體單元的積體電路晶片的一些實施例的剖面圖，一次性編寫入(OTP)記憶體單元包括比讀取介電層更受損壞的寫入介電層。 第1B圖和1C圖顯示了對應第1A圖的剖面圖的OTP記憶體單元的一些實施例的電路圖。 第2圖顯示了包括對應第1A圖的剖面圖的多個OTP記憶體單元的OTP記憶體陣列的一些實施例的電路圖。 第3圖顯示了OTP記憶體單元的一些額外實施例的剖面圖，OTP記憶體單元包括比讀取介電層更受損壞的寫入介電層。 第4圖顯示了OTP記憶體單元的一些額外實施例的剖面圖，OTP記憶體單元包括比讀取介電層更受損壞的寫入介電層，並且寫入閘極柵電極包括與讀取閘極電極不同的材料。 第5圖顯示了OTP記憶體單元的一些額外實施例的剖面圖，OTP記憶體單元包括具有比讀取介電層小的厚度的寫入介電層。 第6圖、第7圖、第8A圖和第8B圖、第9A圖和第9B圖、第10A圖和第10B圖、第11A圖和第11B圖、第12A圖和第12B圖、第13A圖和第13B圖、第14A圖和第14B圖、第15A圖和第15B圖、第16A圖和第16B圖、第17A圖和第17B圖、第18A圖和第18B圖、以及第19圖顯示了形成具有OTP記憶體單元的積體電路晶片的方法的一些實施例的各種示意圖，OTP記憶體單元包括比讀取介電層更受損壞的寫入介電層。 第20圖顯示了對應圖第6圖、第7圖、第8A圖和第8B圖至第18A圖和第18B圖以及第19圖的方法的一些實施例的流程圖。
無
100A:剖面圖
101:讀取電晶體
102:基板
103:寫入電晶體
104:第一源極/汲極區
105:讀取通道區
106:第二源極/汲極區
107:寫入通道區
108:第三源極/汲極區
110:讀取閘極堆疊
112:寫入閘極堆疊
114:讀取閘極電極
116:讀取介電層
116t:頂表面
118:寫入閘極電極
120:寫入介電層
120t:頂表面
BL:位元線
WLR:讀取字元線
WLP:寫入字元線

Claims (1)

  1. 一種一次性寫入(OTP)記憶體單元，包括： 一讀取電晶體，包括一讀取介電層和覆蓋上述讀取介電層的一讀取閘極電極；以及 一寫入電晶體，相鄰於上述讀取電晶體，其中上述寫入電晶體包括一寫入介電層和覆蓋上述寫入介電層的一寫入閘極電極， 其中上述寫入電晶體的一崩潰電壓小於上述讀取電晶體的一崩潰電壓。
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