TW202119221A

TW202119221A - 高速序列電腦匯流排的訊號調整方法及其相關電腦系統

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Publication number: TW202119221A
Application number: TW108139604A
Authority: TW
Inventors: 張世輝
Original assignee: 緯穎科技服務股份有限公司
Priority date: 2019-11-01
Filing date: 2019-11-01
Publication date: 2021-05-16
Also published as: US11556443B2; CN112783815A; TWI762828B; US20210133071A1

Abstract

一種高速序列電腦匯流排的訊號調整方法，其包含有將一第一訊號設定存入該高速序列電腦匯流排以產生一第一PCIe訊號；以該第一PCIe訊號調整一鏈路；以及根據該鏈路之一訊號狀態，決定是否將一第二訊號設定存入該高速序列電腦匯流排，以產生一第二PCIe訊號以調整該鏈路；其中，該高速序列電腦匯流排透過該鏈路連接複數個電子裝置。

Description

高速序列電腦匯流排的訊號調整方法及其相關電腦系統

本發明係指一種高速序列電腦匯流排的訊號調整方法及其相關電腦系統，尤指一種可動態地調整高速序列電腦匯流排的訊號設定以達到較佳傳輸訊號的訊號調整方法及其相關電腦系統。

隨著現今高速輸入/輸出匯流排資料速率的提升，傳輸通道更加難以維持穩定可靠的訊號品質。其中，高速序列電腦匯流排（Peripheral Component Interconnect Express，PCIe）是一種符合高速串列互連協定的傳輸介面，可用來解決日益成長的頻寬需求，提供更高效能。一般而言，當製造商生產完成PCIe後，會選定一固定的訊號設定。然而，PCIe 所採用的串列鏈路會因各種物理現象而受到影響，例如交互干擾、抖動、符際干擾（Intersymbol Interference，ISI）等，進而影響PCIe訊號的傳輸品質，例如錯誤位元率（Bit Error Rate，BER）。在此情形下，由於每一PCIe所應用的環境不同，例如溫度、濕度，並且其元件的老化速度也不同，因此，若僅皆採用固定的訊號設定，將影響PCIe訊號的傳輸品質或穩定性，而無法滿足使用者對於訊號品質的需求。換言之，習知技術確實有改進的必要。

因此，本發明提供一種高速序列電腦匯流排的訊號調整方法及其相關電腦系統，動態地調整高速序列電腦匯流排的訊號設定以達到較佳的訊號傳輸品質。

本發明之一實施例揭露一種高速序列電腦匯流排的訊號調整方法，其包含有：將一第一訊號設定存入該高速序列電腦匯流排以產生一第一PCIe訊號；以該第一PCIe訊號調整一鏈路；以及根據該鏈路之一訊號狀態，決定是否將一第二訊號設定存入該高速序列電腦匯流排，以產生一第二PCIe訊號以調整該鏈路；其中，該高速序列電腦匯流排透過該鏈路連接複數個電子裝置。

本發明之另一實施例揭露一種電腦系統，用於一高速序列電腦匯流排，包含有：一處理器；以及一PCIe裝置，耦接於該處理器，儲存有一程式碼，用來指示該處理器將一第一訊號設定存入該高速序列電腦匯流排以產生一第一PCIe訊號；以該第一PCIe訊號調整一鏈路；以及根據該鏈路之一訊號狀態，決定是否將一第二訊號設定存入該高速序列電腦匯流排，以產生一第二PCIe訊號以調整該鏈路；其中，該高速序列電腦匯流排透過該鏈路連接複數個電子裝置。

現有的高速序列電腦匯流排（Peripheral Component Interconnect Express，PCIe）的訊號設定（Signal Setting）在出廠後為固定的，即用來產生PCIe訊號的波形參數為固定的。也就是說，在製造商完成高速序列電腦匯流排的製造後，不論在任何環境下高速序列電腦匯流排的訊號設定皆相同。因此，當高速序列電腦匯流排因環境（例如，溫度、濕度）改變或元件老化時，PCIe訊號的傳輸品質，例如，訊號的錯誤位元率（Bit Error Rate，BER），或者於訊號的信心程度（Confidence Level，CL）等，都會受到影響。為了改善習知技術的缺點，本發明實施例提供一種用於高速序列電腦匯流排的調整機制，以動態地調整高速序列電腦匯流排的訊號設定，進而改善高速序列電腦匯流排的傳輸訊號。

請參考第1圖，第1圖為本發明實施例之一電腦系統10之示意圖。電腦系統10可用於一高速序列電腦匯流排（未繪示於圖），高速序列電腦匯流排為用來連接複數個電子裝置，並且建立電子裝置之間的一鏈結（link）以進行訊號傳輸。電腦系統10包含有一處理器102及一PCIe裝置104，其中PCIe裝置104可以是儲存裝置、網路卡、圖形處理單元上的通用計算（General-purpose computing on graphics processing units， GPGPU）、加速卡等。PCIe裝置104儲存有一程式碼，用來指示處理器102進行相關運作。

請參考第2圖，第2圖為本發明實施例之一調整流程20之示意圖。調整流程20可被編譯為程式碼而儲存於PCIe裝置104中，以指示處理器102執行對應操作。調整流程20包含有下列步驟：

步驟202：開始。

步驟204：將一第一訊號設定存入高速序列電腦匯流排以產生一第一PCIe訊號。

步驟206：以第一PCIe訊號調整一鏈路。

步驟208：根據鏈路之一訊號狀態，決定是否將一第二訊號設定存入高速序列電腦匯流排，以產生一第二PCIe訊號以調整鏈路。

步驟210：結束。

根據調整流程20，在步驟204及步驟206中，電腦系統10可以第一訊號設定存入高速序列電腦匯流排，以產生第一PCIe訊號並據以調整高速序列電腦匯流排所連接的電子裝置之間的鏈路。接著，於步驟208中，電腦系統再根據高速序列電腦匯流排所連接的電子裝置之間的鏈路的訊號狀態，例如錯誤位元率或信心程度，決定是否以不同於第一訊號設定的第二訊號設定存入高速序列電腦匯流排，以產生第二PCIe訊號並且據以調整鏈路。如此一來，電腦系統10即可動態地監測高速序列電腦匯流排所連接的電子裝置之間的鏈路的訊號狀態，當鏈路的錯誤位元率無法達到一使用者的要求時，則以不同於原本的訊號設定存入高速序列電腦匯流排，進而達到使用者對於錯誤位元率或信心程度的要求。

在一實施例中，鏈路的訊號狀態可以是在一預設時間內之錯誤位元率。以高速序列電腦匯流排PCIe Gen 3為例，當使用者要求其訊號狀態的錯誤位元率為10^-14 以及信心程度為95%時，即代表在131500秒內只能產生5個錯誤的位元。因此，在本發明的實施例中，即可以131500秒作為預設時間，並據以檢測高速序列電腦匯流排在預設時間內是否產生超過5個錯誤的位元。

此外，為了適應高速序列電腦匯流排所應用的不同環境（例如，溼度或溫度），電腦系統10可以不同的訊號設定存入高速序列電腦匯流排。因此，本發明的電腦系統10可另包含一訊號設定表，其中訊號設定表中的每一訊號設定可對應至不同PCIe訊號之波形參數。也就是說，在上述實施例中，當第一訊號設定無法滿足使用者的需求時，電腦系統10可自訊號設定表中按照一特定順序或隨機地改為其他訊號設定，例如第二訊號設定或一第N訊號設定，以指示高速序列電腦匯流排以不同的訊號設定調整鏈路。值得注意的是，本發明並未限制訊號設定表的組數，而可以針對各種環境濕度、溫度來制定不同組數的波形參數。如此一來，電腦系統10於步驟208中即可動態調整對於不同環境的最佳訊號設定，進而以最適合所在環境的訊號設定進行訊號傳輸。

在另一實施例中，可進一步以一錯誤位元計數器及一計時器檢測電腦系統10的訊號狀態，也就是說，電腦系統10可檢測錯誤位元計數器中的錯誤位元的一數量是否在預設時間內大於可容忍的一錯誤數量。請參考第3圖，第3圖為本發明實施例之一調整流程30之示意圖。調整流程30也可被編譯為程式碼而儲存於PCIe裝置104中，以指示處理器102執行對應操作。調整流程30包含有下列步驟：

步驟302：開始。

步驟304：將第一訊號設定存入高速序列電腦匯流排以產生第一PCIe訊號。

步驟306：以第一PCIe訊號調整一鏈路。

步驟308：將計時器T設為0。

步驟310：將錯誤位元計數器R設為0。

步驟312：確認鏈路是否有錯誤位元產生。若是，執行步驟314；若否，則持續執行步驟312。

步驟314：錯誤位元計數器R= R+1。

步驟316：確認錯誤位元計數器R是否大於一最大錯誤位元筆數C。若是，執行步驟318；若否，則執行步驟312。

步驟318：確認計時器T是否小於或等於一預設時間D。若是，執行步驟320；若否，則執行步驟308。

步驟320：以第二訊號設定存入高速序列電腦匯流排，以產生第二PCIe訊號以調整鏈路，並回到步驟308。

根據調整流程30，本發明實施例以計時器T、錯誤位元計數器R檢測高速序列電腦匯流排的訊號狀態是否符合要求。在步驟304先將預設的第一訊號設定存入高速序列電腦匯流排以產生第一PCIe訊號，再於步驟306以第一PCIe訊號調整鏈路，並且於步驟308、310分別將計時器T、錯誤位元計數器R設為0。接著，於步驟312中確認鏈路是否有錯誤位元產生，若有錯誤位元產生，則進入步驟314將錯誤位元計數器加1（即R=R+1）；若沒有錯誤位元產生，則持續於步驟312中確認鏈路是否有錯誤位元產生。接著，於步驟316中確認錯誤位元計數器R是否大於最大錯誤位元筆數C，若錯誤位元計數器R大於最大錯誤位元筆數C，則執行步驟318，反之，則回到步驟312。在此情形下，調整流程30於步驟316以及步驟318中確認第一PCIe訊號的鏈路是否符合要求的訊號狀態，當步驟318確定在計時器T的時間內小於或等於預設時間D時（即代表在預設時間D之內的錯誤位元數量大於最大錯誤位元筆數C），則執行步驟320，以第二訊號設定存入高速序列電腦匯流排，以產生第二PCIe訊號以調整鏈路；相反地，當步驟318確定在計時器T的時間內大於預設時間D時（即代表在預設時間D之內的錯誤位元數量小於或等於最大錯誤位元筆數C），則回到步驟308繼續以第一PCIe訊號進行訊號傳輸。依此類推，電腦系統10可於訊號狀態不符合要求時，動態調整高速序列電腦匯流排的訊號設定，進而以最佳的訊號設定存入高速序列電腦匯流排，以提升訊號傳輸的品質及穩定性。

值得注意的是，在上述實施例中，當高速序列電腦匯流排為PCIe Gen 3、錯誤位元率的要求為10^-14 以及信心程度的要求為95%時，在預設時間131500秒內的最大錯誤位元比數為5個錯誤的位元，即最大錯誤位元筆數C為5，預設時間D為131500秒。

除此之外，本領域具通常知識者可根據不同系統需求適當設計電腦系統。舉例來說，本發明的調整流程除了可以一軟體方式編譯並儲存於PCIe裝置，也可以一硬體方式實作，例如特定應用積體電路（Application Specific Integrated Circuit，ASIC）或現場可程式化邏輯閘陣列（Field Programmable Gate Array，FPGA）實現。前述的高速序列電腦匯流排僅以PCIe Gen 3作為範例，但不限於此，其他世代的高速序列電腦匯流排也適用於本發明，並可根據使用者或製造商的指示或電腦系統的設定來調整，皆屬本發明之範疇。

綜上所述，本發明可根據高速序列電腦匯流排的訊號狀態，動態地調整高速序列電腦匯流排的訊號設定，進而符合所在環境與元件狀態，以達到使用者或系統對於傳輸訊號的品質要求。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10:電腦系統 20、30:調整流程 102:處理器 104:PCIe裝置 202、204、206、208、210、302、304、306、308、310、312、314、316、318、320:步驟 C:最大錯誤位元筆數 D:預設時間 R:錯誤位元計數器 T:計時器

第1圖為本發明實施例之一電腦系統之示意圖。第2圖為本發明實施例之一調整流程之示意圖。第3圖為本發明實施例之另一調整流程之示意圖。

20:調整流程

202、204、206、208、210:步驟

Claims

一種高速序列電腦匯流排（Peripheral Component Interconnect Express，PCIe）的訊號調整方法，其包含有：將一第一訊號設定存入該高速序列電腦匯流排以產生一第一PCIe訊號；以該第一PCIe訊號調整一鏈路；以及根據該鏈路之一訊號狀態，決定是否將一第二訊號設定存入該高速序列電腦匯流排，以產生一第二PCIe訊號以調整該鏈路；其中，該高速序列電腦匯流排透過該鏈路連接複數個電子裝置。
如請求項1所述之訊號調整方法，其中該訊號狀態係在一預設時間內之一錯誤位元率。
如請求項2所述之訊號調整方法，其中當該錯誤位元率在該預設時間內大於一最大位元錯誤筆數時，以該第二訊號設定替換該第一訊號設定存入該高速序列電腦匯流排以調整該鏈路。
如請求項1所述之訊號調整方法，其中該第一訊號設定與該第二訊號設定係選自一訊號設定表，且該第一訊號設定與該第二訊號設定分別為對應於不同PCIe訊號之波形參數。
一種電腦系統，用於一高速序列電腦匯流排（Peripheral Component Interconnect Express，PCIe），包含有：一處理器；以及一PCIe裝置，耦接於該處理器，儲存有一程式碼，用來指示該處理器將一第一訊號設定存入該高速序列電腦匯流排以產生一第一PCIe訊號；以該第一PCIe訊號調整一鏈路；以及根據該鏈路之一訊號狀態，決定是否將一第二訊號設定存入該高速序列電腦匯流排，以產生一第二PCIe訊號以調整該鏈路；其中，該高速序列電腦匯流排透過該鏈路連接複數個電子裝置。
如請求項5所述之電腦系統，其中該訊號狀態係在一預設時間內之一錯誤位元率。
如請求項6所述之電腦系統，其中當該錯誤位元率在該預設時間內大於一最大位元錯誤筆數時，以該第二訊號設定替換該第一訊號設定存入該高速序列電腦匯流排以調整該鏈路。
如請求項5所述之電腦系統，其中該第一訊號設定與該第二訊號設定係選自一訊號設定表，且該第一訊號設定與該第二訊號設定分別為對應於不同PCIe訊號之波形參數。