TW202114129A - 用於緊縮節距互連體的自對準柵和製造方法 - Google Patents

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李奧納 古勒
保羅 奈赫斯
戈賓德 比什特
喬納森 萊布
大衛 夏肯
果培 辛格
韓應諾
佐藤昇志
查理斯 沃蘭斯
珍妮 阿洛修斯
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Abstract

一種積體電路互連結構，其包含第一金屬化級，該第一金屬化級包含第一金屬線，該第一金屬線具有在第一方向上延伸一段長度的第一側壁和第二側壁。第二金屬線與該第一金屬線相鄰以及介電質在該第一金屬線和該第二金屬線之間。第二金屬化級在該第一金屬化級之上，其中該第二金屬化級包含在垂直於該第一方向的第二方向上延伸一段長度的第三金屬線。該第三金屬線在該第一金屬線和該第二金屬線上方延伸但未超過該第一側壁。導電通孔在該第一金屬線和該第三金屬線之間，其中該導電通孔未延伸超過該第一側壁或超過該第二側壁。

Description

用於緊縮節距互連體的自對準柵和製造方法
本發明係有關一種積體電路，尤其是一種具有用於緊縮節距互連體的自對準柵之積體電路。
電晶體縮減要求互連電路的各個元件之間進行精確對準，以避免短路或防止錯誤接線。藉由利用自組裝方法和結構之間的自對準可以克服利用習用微影方法對準的局限，所述結構例如是單個晶粒內和晶圓內的互連線段和通孔。 關於這些和其他考慮因素，需要目前的改進。隨著對高密度高性能電晶體製造需求的增加，這種改進可能變得至關重要。
及
描述了積體電路互連結構和製造方法。於之後的敘述，提出了許多細節，例如結構方案和詳細的製造方法，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。熟知的特徵，例如與嵌入式記憶體相關聯的電晶體操作和開關操作，以較少細節的方式敘述，以避免非必要地混淆本揭露的實施方式。再者，將被理解的是，於圖式所示的多樣的實施方式僅為說明性表示且非必需為實際尺寸。 在某些情況下，在下面的描述中，熟知的方法及裝置係以方塊圖而非細節的形式來顯示，以避免模糊了本揭露。本說明書全文中提及「實施方式」或「一實施方式」或「一些實施方式」意指所描述與實施方式有關之特定的特徵、結構、功能、或特性，係包含在本揭露的至少一個實施方式中。因此，本說明書全文各處所出現的「在實施方式中」或「在一實施方式中」或「在一些實施方式」等詞組，不必然意指本揭露之相同的實施方式。此外，在一或多個實施方式中，可按任何適當的方式結合特定的特徵、結構、功能、或特性。例如，第一實施方式與第二實施方式可在與該兩實施方式相關聯之不互斥的特定特徵、結構、功能、或特性任意處結合。 如本發明及所附申請專利範圍之描述中所使用的「一」與「該」等單數形式，除非上下文中有明確指示，否則也意欲包含複數形式。亦須瞭解，本文中所使用的用語「及/或」意指且涵蓋一或多個相關表列項目之任何或所有可能的組合。 本文所使用的用語「耦接」與「連接」連同它們的衍生字是描述各組件之間的功能性或結構上的關係。須瞭解，這些用語彼此並無意成為同義字。反之，在特定的實施方式中，「連接」可用來指示兩或多個元件彼此直接實體、光學、或電接觸。「耦接」可用來指示兩或多個元件彼此直接或間接(兩者之間具有其它的中介元件)實體或電接觸，及/或兩或多個元件彼此合作或交互作用(例如，如在因果關係的關係中)。 本文中所使用的用語「上方」、「下方」、「之間」、及「上」意指一組件或材料關於其它組件或材料的相對位置，而這些實體關係是需要注意的。例如，在材料的情況中，一材料或配置在另一材料上方或下方的材料可直接接觸，或可具有一或多個中介材料。此外，配置在兩種材料之間的一材料可與該兩層直接接觸或可具有一或多層中介層。反之，第一材料在第二材料「上」係與該第二材料/材料直接接觸。關於組件總成的情況也是做類似的區別。如本描述全文中及申請專利範圍中所使用，與表列項目結合的用語「至少其中一個」或「一或多個」意指表列各用語的任意組合。 用語「相鄰」在這裡通常是指物的位置接在另一物(例如，緊接在另一物或靠近它們之間的一個或多個物)或與另一個物毗鄰(例如，鄰接它)。 用語「信號」可指至少一電流信號、電壓信號、電磁信號、或資料/時脈信號。「一」(a)、「一」(an)、以及「該」之含義包含複數參考。「在...中」之含義包含「在...中」和「在...上」。 用語「裝置」通常可以指根據該用語的使用的上下文的設備。例如，裝置可以指的是層或結構的堆疊、單個結構或層、具有有主動及/或被動元件的各種結構的連接等。通常，裝置是三維結構，具有沿xyz笛卡爾座標系的xy方向的平面和沿z方向的高度的三維結構。該裝置的平面也可以是包括該裝置的設備的平面。 如本描述全文中及申請專利範圍中所使用，與表列項目結合的用語「至少其中一個」或「一或多個」意指表列各用語的任意組合。除非在其使用的明確上下文中另外指明，否則用語「實質上相等」、「大約相等」和「近似相等」是指在所描述的兩件事之間僅存在偶然的變化。在本領域中，這種變化通常不大於預定目標值的+/-10%。 在說明書和申請專利範圍中若有任何「左」、「右」、「前」、「後」、「頂」、「底」、「上方」、「下方」、以及類似用語，其被用於描述目的並且不必然用於描述永久的相對位置。例如，本文使用的用語「上方」、「下方」、「正面」、「背面」、「頂」、「底」、「上方」、「下方」和「上」是指一個組件，結構或材料相對於裝置中其他參考組件、結構、或材料的一相對位置，其中這些實體關係是需要注意的。這些用語在本文中僅用於描述目的，並且主要在裝置z軸的上下文內使用，因此可以是相對於裝置的方位。因此，如果裝置相對於所提供圖式的上下文上下顛倒定向，則在本文提供的圖式上下文中的在第二材料「上方」的第一材料也可以在第二材料「下方」。在材料的情況中，配置在另一材料上方或下方的一材料可為直接接觸，或可具有一或多個中介材料。此外，配置在兩種材料之間的一材料可與該兩層直接接觸或可具有一或多層中介層。反之，第一材料在第二材料「上」係與該第二材料直接接觸。關於組件總成的情況也是做類似的區別。 用語「之間」可以在裝置的z軸、x軸或y軸的上下文中使用。在兩種其他材料之間的材料可以與那些材料中的一或兩者接觸，或者可以藉由一種或多種中介材料與另外兩種材料兩者分開。因此，在兩種其他材料之間的材料可以與另外兩種材料中的任何一者接觸，或者可以經由中介材料將其耦接到另外兩種材料上。兩個其他裝置之間的裝置可以直接連接到那些裝置中的一或兩者，也可以藉由一個或多個中介裝置將其與其他兩個裝置中的一者分開。 積體電路互連結構是用於將第一基板橋接到第二基板的中介基板。第一基板可以是例如包含一個或多個電晶體的積體電路晶粒。第二基板可以是例如記憶體模組，電腦主機或另一積體電路晶粒。一般而言，積體電路互連結構的目的是將連接散佈至更寬的節距以及重新佈線連接至不同連接。舉例而言，積體電路互連結構可將積體電路晶粒耦接至一或更多電晶體，其接著可被耦接至第二基板。於某些實施方式中，第一及第二基板係附接至積體電路互連結構的對置側。於其他實施方式中，第一及第二基板係附接至積體電路互連結構的相同側。 例如，積體電路晶粒中的電晶體的縮小可以實現高密度邏輯和記憶體應用。然而，隨著電晶體的縮小，優化電晶體與外圍電路之間的間距和連接性變得具有挑戰性。佈線多級互連體(線和通孔)需要精確對準。因為圖案化是經由微影手段完成的，所以一個位置的錯位會在整個晶粒上均勻轉移。錯位會導致放置錯誤，例如，當金屬線之間的節距減小到40nm或更小時，通孔可能會短路到錯誤的金屬線。處理對準的一種方法是使其相對彼此以及相對於電晶體尺寸而言縮小通孔和線的尺寸。但是，當將電晶體縮小到10nm或更小尺寸時，進一步縮小線徑甚至更具挑戰性。此外，例如在不工程化材料的情況下減小線寬會增加電線電阻，這從電功耗的角度來看是不利的。 然而，可以藉由用導向式自組裝和鑲嵌方法的組合取代習用微影技術以形成可以耦接到一個或多個電晶體的積體電路互連結構來減輕這種情況。方法的這種組合可以實現在兩個基板之間的兩層或更多層金屬線、插塞或導電通孔之間的自對準。更重要地，也可以控制在金屬線的最低層級之上的線和導電通孔的形狀和尺寸，以使得例如導電通孔未延伸超過其下金屬線的側壁。因此，不僅可以減輕錯位和與錯位有關的問題，而且還可以預先確定線、插塞(線端)或導電通孔的特徵尺寸。 圖1A示出了根據本揭露的實施方式的積體電路互連結構100的等角視圖。在示例性實施方式中，該積體電路互連結構100包含第一金屬化級101，該第一金屬化級101包含第一金屬線102，該第一金屬線102具有在X方向上延伸一段長度的第一側壁102A和第二側壁102B。金屬化級101進一步包含與第一金屬線相鄰的第二金屬線106。介電質110在第一金屬線102和第二金屬線106之間。金屬化級101在基板108之上。 積體電路互連結構100進一步包含在第一金屬化級101之上的第二金屬化級111。金屬化級111包含在金屬線102和金屬線106上方在Y方向上延伸一段長度的第三金屬線114。如圖所示，金屬線114具有未延伸超過第一側壁102A的側壁114A。在說明性實施方式中，金屬線114具有未延伸超過側壁106B的側壁114B。導電通孔118在金屬線102和金屬線114之間。如圖所示，導電通孔118未延伸超過側壁102A或側壁102B。 積體電路互連結構100進一步包含在金屬化級101和金屬化級111之間的第二導電通孔122。如圖所示，第二導電通孔122未延伸超過第二金屬線106的第一側壁106A或第二側壁106B。在說明性實施方式中，導電通孔122在X方向上與金屬線106的一部分接觸。金屬線106具有長度LM (在X方向上)。如圖所示，導電通孔122在X方向上延伸一段長度LC ，該長度LC 是LM 的一部分。金屬線102還具有沿X方向的長度LM (圖中未示出)，並且導電通孔118也沿X方向延伸一段長度LC ，該長度LC 是LM 的一部分。 金屬線114可以沿著X方向與通孔122和118對準。如圖所示，金屬線114沿X方向具有寬度WMT 。在一些實施方式中，WMT 實質上等於LC ，並且在其他實施方式中，WMT 大於或小於LC 。理想的是使LC 實質上等於金屬線114的寬度WMT ，以優化通孔122的電性電阻。 圖1B是沿圖1A中的積體電路互連結構100的面(沿線A-A’)截取的橫截面圖示。通常，金屬線102和106之間的橫向寬度和間距可以指示用於製造積體電路互連結構100的導向式自組裝製程。如圖所示，金屬線102具有橫向寬度WM1 ，並且金屬線106具有橫向寬度WM2 。WM1 可以等於或不等於WM2 。在說明性實施方式中，WM1 等於WM2 。WM1 的範圍可以在5nm至50nm之間，並且WM2 的範圍可以在5nm至50nm之間。在示例性實施方式中，WM1 和WM2 彼此相差至多10%。 諸如與電晶體或其他電路元件相關聯的互連體之間的間距及/或所利用的導向式自組裝製程之類的參數可以確定金屬線102和106之間的間距S1 。在一些實施方式中，S1 在5nm和50nm之間。在示例性實施方式中，S1 在WM1 和WM2 的0-10%之間。 導電通孔118和122的橫向寬度(沿Y方向)分別與金屬線102和106的橫向寬度相關。通常，導電通孔118和122的橫向寬度分別至多等於金屬線102和106的橫向寬度。如圖1B所示，導電通孔118具有橫向寬度WV1 ，而導電通孔122具有橫向寬度WV2 。如上所論述，如圖1B所示，WV1 實質上等於WM1 ，WV2 實質上等於WM2 。 第二介電質124包含在介電質110之上並且在導電通孔118和122之間的介電質部分124A。如圖所示，介電質部分124A的寬度實質上等於介電質110的寬度(沿Y方向)。導電通孔118和122之間的介電質110的寬度也實質上等於間距S1 。 再次參考圖1A，在說明性實施方式中，金屬化級111進一步包含金屬線126，其在Y方向上在金屬線130和金屬線134上方延伸一段長度，其中金屬線130和金屬線134在第一金屬化級101中。如圖所示，金屬線130具有在X方向上延伸一段長度的側壁130A和130B，並且金屬線134具有也在X方向上延伸一段長度的側壁134A和134B。 再次參考圖1B，金屬線126在Y方向上從側壁134A之上橫向延伸到側壁130B。如圖所示，金屬線126具有第一部分126A、第二部分126B和在第一部分126A和第二部分126B之間的第三部分126C(在此為金屬線部分126A、126B或126C)。不同的金屬線部分126A、126B或126C可以具有不同的橫向厚度(在Y方向上)和不同的垂直厚度(在Z方向上)。不同的厚度可以指示用於形成金屬線126的處理技術。 應當理解，金屬線部分126A和126B各自具有寬度WM3 和WM4 (在Y方向上)，其與金屬線134和130的寬度WM5 和WM6 實質上分別相同。在如圖所示的一些實施方式中，WM3 、WM4 、WM5 、和WM6 實質上相同。WM5 的範圍可以在5nm至50nm之間，並且WM6 的範圍可以在5nm至50nm之間。在一些實施方式中，WM1 、WM2 、WM5 、和WM6 每個的範圍在5nm至50nm之間。在示例性實施方式中，WM5 和WM6 彼此相差至多10%。 在一些示例中，金屬線部分126A具有與側壁134A實質上對準的側壁126D，並且金屬線部分126B具有與側壁130B實質上對準的側壁126E。如圖所示，金屬線部分126A未延伸超過側壁134B，並且金屬線部分126B未延伸超過側壁130A。如圖所示，金屬線部分126C未在金屬線130或金屬線134上方延伸。金屬線部分126C具有橫向寬度WC ，該橫向寬度WC 實質上等於金屬線130和134之間的間距S2 。WC 的範圍可以在5nm至50nm之間。在一些示例中，金屬線部分126C所具有的中點(沿著橫向寬度WC )在側壁130A和134B之間的中間點的正上方。在示例性實施方式中，S2 的範圍在WM5 和WM6 的0-10%之間。 在一些示例中，例如在所示示例中，金屬線126具有沿Y方向變化的垂直厚度(在相對於最上表面126G的Z方向上)。金屬線部分126A和126B分別具有垂直厚度TA 和TB 。在一些示例中，如圖所示，TA 和TB 實質上相等。金屬線部分126C具有垂直厚度TC 。在一些示例中，TA 和TB 實質上等於TC 。在其他示例中，如圖所示，TC 大於TA 及/或TB 。在一些實施方式中，TC 小於TA 及/或TB 。金屬線部分126C在Z方向上增加的垂直厚度可以經由金屬線126的總體增加的導電性而提供電益處。 參照金屬線114，沿Y方向的垂直厚度(相對於最上表面114C)沒有變化。在說明性實施方式中，金屬線114具有與金屬線部分126C的最下表面126H實質上共面的最下表面114D。另外，金屬線114的最上表面114C與金屬線126的最上表面126G實質上共面。 介電質124在介電質部分110A之上具有介電質部分124B。如圖所示，介電質部分124B佔據金屬線部分126B和金屬線114之間的空間。介電質部分124B具有橫向寬度WD 。在說明性實施方式中，WD 沿Z方向沒有變化，並且實質上等於金屬線102和金屬線130之間的間距S3 。 介電質124也包含介電質部分124C，該介電質部分124C直接在金屬線部分126A、126B和126C分別與金屬線134、金屬線130和介電質110之間。介電質部分124C具有沿Y方向變化的垂直厚度TD 。在說明性實施方式中，介電質部分124C在金屬線126C和介電質110之間具有最小的垂直厚度TD 。另外，導電通孔118和122之間的介電質部分124A具有垂直厚度TD ，該垂直厚度TD 與金屬線126C和介電質110之間的介電質部分124C的垂直厚度實質上相同。 在其他實施方式中，金屬線126的最下表面126H和金屬線114的最下表面114C可以不是平坦的。圖1C是圖1B中的結構的橫截面圖示，其中最下表面126H和114C實質上是彎曲的。彎曲表面指示用於形成金屬線126和114的處理操作。這樣的彎曲表面可以指示所利用的特定處理技術，如將在下面進一步討論的。在說明性實施方式中，表面126H和114D的最下部分分別相對於最上表面126G和114C處於實質上相同的高度，其中最上表面126G和114C實質上共面。 在一些示例中，側壁118B和118A或側壁122B和122A實質上不如圖1B或1C所示那樣垂直。圖1D是圖1B中描繪的積體電路互連結構100的一部分的橫截面圖示。在一些這樣的示例中，橫向寬度WV1 沿著Z方向減小。如圖所示，橫向寬度WV1 從金屬線114和導電通孔118之間的界面136處的最大橫向寬度減小到金屬線102和導電通孔118之間的界面138處的最小橫向寬度。在說明性實施方式中，在界面136處的橫向寬度WV1 實質上等於金屬線102的橫向寬度WM1 。如圖所示，側壁118A和118B相對於界面138具有實質上相似的傾斜度。同樣如圖所示，側壁118A和118B分別未延伸超過側壁102A和102B。 在一個實施方式中，橫向寬度WV2 沿著Z方向減小。如圖所示，橫向寬度WV2 從金屬線114和導電通孔122之間的界面140處的最大橫向寬度減小到金屬線106和導電通孔122之間的界面142處的最小橫向寬度。在說明性實施方式中，在界面140處的橫向寬度WV2 實質上等於金屬線106的橫向寬度WM2 。如圖所示，側壁122A和122B相對於界面142具有實質上相似的傾斜度。同樣如圖所示，側壁122A和122B分別未延伸超過側壁106A和106B。在示例性實施方式中，側壁122A和122B分別具有與側壁118A和118B實質上相似的傾斜度。 在其他實施方式中(未示出)，金屬線102和106可以是成錐形的，其中金屬線102和106的最大寬度分別在界面138和142處。在這樣的示例中，界面136處的導電通孔118的最大橫向寬度WV1 實質上等於界面138處的金屬線102的最大橫向寬度WM1 。在進一步這樣的示例中，界面140處的導電通孔122的最大橫向寬度WV2 實質上等於界面142處的金屬線106的最大橫向寬度WM2 。 當界面138和142處的橫向寬度WV1 和WV2 小於WM1 和WM2 時，介電質部分124與金屬線102和106的部分接觸。如圖所示，介電質124與金屬線102的最上表面102C的一部分直接接觸，並且與金屬線106的最上表面106C的一部分直接接觸。 再次參考圖1A，在一些示例中，金屬化級111中的金屬線具有在X方向上變化的橫向寬度。這樣的變化可以是周期性的並且與積體電路互連結構100中的介電質110的部分對準。在說明性實施方式中，金屬線114具有部分114E(在虛線144A中)，該部分114E的寬度WMT 大於金屬線114的剩餘部分的寬度。如圖所示，部分114E在介電質部分124A和介電質110的正上方。如圖所示，金屬線114的具有較大寬度WMT 的部分也不在金屬線102或106之上。 在一個實施方式中，金屬線部分126C具有的寬度WMT (虛線144B內部)大於金屬線部分126A或126B的寬度WMT 。金屬線部分126C也在介電質110正上方。應當理解，在一些實施方式中，金屬線部分114E和126C的寬度WMT 實質上相似。如圖所示，金屬線126的具有較大寬度WMT 的部分也不在金屬線130或134之上。在其他示例中，即使當每個金屬線部分126A、126B和126C具有單個厚度TM 時，金屬線部分126C仍可具有大於金屬線部分126A或126B的寬度WMT 的寬度WMT (在虛線144B內部)。 在一些示例中，諸如金屬化級111中的金屬線146的金屬線可以在第一金屬化級101中的多於兩個的金屬線上方延伸。在說明性實施方式中，金屬線146具有厚度TM ，該厚度TM 相對於最上表面146A在Y方向上跨過金屬線的面而變化。金屬線146位於金屬線126的平面後面的平面上，其中兩個平面沿X方向分開。在說明性實施方式中，金屬線126的平面藉由一個或多個介電質與金屬線146的平面分開。積體電路互連結構100進一步包含在金屬線146的平面後面的平面上的金屬線148和金屬線150。 在一些實施方式中，金屬線146在虛線144C、144D和144E內還具有橫向寬度WMT 大於金屬線146的其他部分的部分。虛線144C、144D和144E內的金屬線部分也對應於介電質110之上的位置。 在一些實施方式中，金屬線148在虛線144F和144G內還具有橫向寬度WMT 大於在金屬線148的其他部分中的部分。虛線144F和144G內的金屬線部分也對應於介電質110之上的位置。 取決於積體電路互連結構100的布局，金屬化級111中的金屬線146、148和150可以具有金屬線114和126的一個或多個特徵。 圖1E是穿過圖1A中的線B-B’的橫截面圖示。如圖所示，積體電路互連結構100包含在金屬線102、106、130和134上方延伸的金屬線146。金屬線146包含金屬線部分146B、146C以及在部分146B和146C之間的金屬線部分146D。 在各種示例中，金屬線146的不同部分相對於最上表面146G可以具有不同的厚度。例如，如圖所示，金屬線部分146B和146C每個具有垂直厚度T1 ，並且金屬線部分146C具有垂直厚度T2 。在一個實施方式中，如圖所示，T1 小於T2 。不同的垂直厚度可能是製造製程的結果。應當理解，T1 和T2 可以分別與圖1B所示的TA 和TC 實質上相同。 再次參考圖1E，在說明性實施方式中，金屬線146具有沿著X方向(進入圖的頁面中)延伸的側壁146E和側壁146F。在一些實施方式中，側壁146E未延伸超過側壁134A，並且側壁146F未延伸超過側壁106B。如圖所示，側壁146E與側壁134A實質上對準(在Y方向上)，並且側壁146F與側壁106B實質上對準(也在Y方向上)。 如上所論述，包含DSA製程的製造製程可能導致金屬線146的部分的垂直厚度(沿Z方向)不同。DSA製程還可能負責使金屬化級111中的不同金屬線部分在金屬化級101中的不同金屬線上方延伸並與在金屬化級101中的不同金屬線對準。例如，金屬線部分146D在金屬線130和102上方延伸，但未在金屬線134上方或106上方延伸。 在一些實施方式中，金屬線146也可以與一個或多個與導電通孔118或122實質上相似的導電通孔耦接。在說明性實施方式中，金屬線部分146D與導電通孔150和導電通孔152接觸。如圖所示，導電通孔150和152每個在金屬化級101中分別與金屬線130和金屬線102耦接。導電通孔150和152在YZ平面中藉由介電質124的一部分彼此分開。導電通孔150和152每個包含導電通孔118和122的一種或多種性質，例如長度和寬度(分別在X和Y方向上)、高度(在Z方向上)和材料組成。 再次參考圖1A，在一個實施方式中，金屬線102、106、130和134每個包含相同的材料。在一些實施方式中，金屬線102、106、130和134包含襯墊層和在襯墊層上的填充金屬。例如，襯墊層可以包含釕或鉭，並且填充金屬可以包含鎢、鈷、鎳或銅。 在一個實施方式中，金屬線114、126、146、148和150每個包含相同的材料。在一些實施方式中，金屬線114、126、146、148和150包含襯墊層和在襯墊層上的填充金屬。例如，襯墊層可以包含釕或鉭，並且填充金屬可以包含鎢、鈷、鎳或銅。金屬線114、126、146、148和150可以包含與金屬線102、106、130和134的材料不同的材料。 介電質110包含矽以及氧、碳或氮中的至少一種或多種，例如SiO2 、SiOC、SiOCN、SiN或SiC。 在一個實施方式中，基板108包含合適的半導體材料，例如但不限於單晶矽，多晶體矽和絕緣體上矽(SOI)。在另一個實施方式中，基板108包含其他半導體材料，例如鍺、矽鍺或合適的III-N族或III-V族化合物。在其他實施方式中，基板108包含矽以及氧、碳或氮中的至少一種或多種，例如，SiO2 、SiOC、SiOCN、SiN或SiC。在一些示例中，基板108包含與介電質110的材料實質上相似的材料。諸如MOSFET電晶體和存取電晶體的邏輯裝置可以形成在基板108上。諸如存取電晶體的邏輯裝置可以與積體電路互連結構100和諸如SOT記憶體裝置的記憶體裝置整合以形成嵌入式記憶體。可以將包含SOT記憶體裝置和邏輯MOSFET電晶體的嵌入式記憶體組合起來以形成功能積體電路，例如系統單晶片。 圖2示出了根據本揭露實施方式的用於製造積體電路互連結構的方法的流程圖。方法200藉由在基板之上形成複數金屬線而在操作210處開始，其中每個線藉由介電質分開。方法200在操作220處繼續，其中在複數金屬線的每個上選擇性地形成聚合物結構的堆疊。聚合物結構具有實質上相等的高度和與金屬線的橫向寬度相關的橫向寬度。方法200在操作230處繼續，其中形成與聚合物結構的堆疊相鄰的介電質的堆疊。方法200在操作240處繼續，其中移除聚合物結構的堆疊並且形成網格結構，該網格結構包含第一介電質堆疊和與第一介電質垂直相交的第二介電質。方法200在操作250處繼續，其中在選定位置中蝕刻介電質網格以暴露出下伏的金屬線。該方法在操作260處結束，其中在垂直於第一複數金屬線的方向的方向上在金屬線和第二複數金屬線的部分上形成通孔結構。 圖3A示出了在基板108之上形成金屬線102、106、130和134之後的橫截面視圖。在一個實施方式中，金屬線102、106、130和134是使用鑲嵌製程藉由在介電質110中圖形化出複數溝槽而形成的。金屬線可以具有實質上垂直的側壁或成錐形。在說明性實施方式中，側壁102A、102B、106A、106B、130A、130B、134A和134B相對於基板108的最上表面實質上垂直。在說明性實施方式中，金屬線106、130和134每個具有實質上相等的橫向寬度WM ，並且以間距S1 均勻地間隔開。在一些實施方式中，WM 和S1 實質上彼此相等，以促成在下面待描述的直接自組裝製程。 圖3B示出了圖3A在選擇性地在金屬線102、106、130和134的每個上形成聚合物線300的製程之後的結構。聚合物線300藉由導向式自組裝製程形成，其中在金屬線102、106、130和134上以及在介電質110上形成二嵌段共聚物。二嵌段共聚物包含第一聚合物(例如聚苯乙烯(PS)300)和與PS 300相鄰的第二聚合物PMMA(在虛線框(301)內部)。在一個實施方式中，利用濕化學製程而相對於PS 300選擇性地移除PMMA 301。在其他實施方式中，可以相對於PMMA 301選擇性地移除PS 300。例如，移除PS 300可以在金屬線102、106、130和134之上的材料選擇上提供更大的靈活性。 如圖所示，聚合物線300選擇性地形成在金屬線134、130、102和106上，其中每個聚合物線300的側壁300A和300B分別與側壁102A和102B、106A和106B、130A和130B、134A和134B實質上對準。在說明性實施方式中，聚合物線300未在介電質110上方延伸。 如圖所示，聚合物線300具有垂直厚度TP 和寬度WP 。TP 和WP 之間的比例定義了聚合物線300的高寬比AR。在實施方式中，聚合物線的AR範圍在2∶1至3∶1之間，其中TP 大於WP 。應當理解，因為每個聚合物線300的WP 取決於每個金屬線102、106、130或134的橫向寬度WM ，所以每個聚合物線300的高寬比可以取決於WM 而變化。期望每個金屬線的WM 為單一值以減少聚合物線300的高寬比的變化。在一些實施方式中，WM 可以在每個金屬線102、106、130和134之間變化多達10%，而不會明顯影響所形成的每個聚合物線300的高寬比。 間距S1 也可能影響高寬比。因為二嵌段共聚物包含PMMA 301，所以PMMA 301的高寬比(TP /S1 )將取決於間距S1 和取決於PS 300的高寬比。可能希望在WM 和S1 之間具有接近1：1的比例，以使PS 300的高寬比和PMMA 301的高寬比實質上相等。在一些實施方式中，WM 與S1 之間的比例可以變化至多10%。 圖3C示出了圖3B的結構在形成介電質302，每個介電質300上的聚合物線304以及介電質306的製程之後的橫截面視圖。 在一個實施方式中，介電質302與每個聚合物線300相鄰而形成。可以在足夠低的溫度下形成介電質，以防止聚合物線300塌陷。在一些實施方式中，介電質302包含SiO2 、SiOC、SiOCN、SiN、SiC。在一些實施方式中，介電質302被形成為與聚合物300相鄰形成的薄氣密襯墊303A和形成在氣密襯墊309A上的介電質303B取代，如虛線303C內部的區域所示。氣密襯墊可以幫助減少金屬線102、106、130和134的氧化並提供氣密蝕刻停止。薄氣密襯墊309A可以包含SiOCN、Al2 O3 或HfO2 ，並且介電質303B包含單個介電質302的材料。可以沉積介電質302以填充每個聚合物線300之間的空間。在其他示例中，介電質302可以整面沉積，並且可以藉由諸如化學機械拋光(CMP)製程的平坦化製程移除形成在聚合物300上的多餘部分。 因為聚合物線300的高寬比是藉由金屬線102、106、130和134所確定，所以當需要較厚的聚合物結構(在Z方向上)時，第二組聚合物線可以形成在第一組聚合物線300上。可能需要較厚的聚合物結構，因為在移除聚合物後隨後將形成的金屬線和通孔可能需要具有最小的厚度才能有效地工作。例如，為了降低電容，期望增加總聚合物厚度TTP 。藉由增加TTP ，可以在金屬線102、106、130及/或134之上形成一個或多個更高的導電通孔。較高的導電通孔可以例如將金屬線102、106、130或134與要形成在較高的導電通孔上的金屬線分開。作為另一示例，為了降低線電阻，期望增加總聚合物厚度TTP 以在金屬線102、106、130及/或134上方形成的一個或多個導電通孔上形成較粗的金屬線。 在說明性實施方式中，第二組聚合物線304形成在第一組聚合物線300上。每個聚合物線304與每個聚合物線300對準。形成聚合物線304的方法與用於形成聚合物線300的製程實質上相同。在形成聚合物線304之後，暴露介電質302。 在介電質302上形成第二介電質306。在一個實施方式中，介電質306包含與介電質302的材料不同的材料。不同的介電質材料使得能夠選擇性移除，並有助於在後續的微影和蝕刻操作中提高容差。可以藉由電漿增強化學氣相沉積(PECVD)或化學氣相沉積(CVD)製程將介電質306整面沉積在聚合物線304之間的空間中。在一些實施方式中，藉由平坦化製程移除形成在聚合物線304上的任何多餘的介電質306。在一些實施方式中，在沉積介電質之前，與聚合物300相鄰而形成包含SiOCN、Al2 O3 或HfO2 的薄氣密襯墊305A。如虛線305C內部的區域所示，可以在氣密襯墊305A上形成介電質305B。在一個實施方式中，介電質305B包含介電質302的材料。 取決於實施方式，可以重複2-4次在聚合物線之間形成介電質的製程以及在給定的聚合物線之上形成附加的聚合物線的製程。 圖3D示出了圖3C的結構在移除聚合物線304和300之後的橫截面視圖。在一個實施方式中，利用濕化學製程選擇性移除聚合物線304和300(相對於金屬線102、106、130和134、介電質302和306而言)。在移除聚合物線300和304之後，在介電質306和介電質302的堆疊之間形成複數開口307。介電質306和介電質302的堆疊具有實質上對準的側壁。介電質306和介電質302的橫向寬度(沿Y方向)實質上等於間距S1 。例如，介電質302具有寬度WD1 ，其與介電質306的寬度WD2 實質上相同，並且實質上等於金屬線134和130之間的間距S2 。 如圖所示，介電質306的側壁306A和306B相對於X和Y軸實質上垂直。側壁306A和306B的垂直度(例如)可以確定隨後將在開口307中形成的金屬線的側壁是否將與金屬線102、106的側壁對準。 圖3E示出了圖3D的結構在形成於金屬線102、106、130和134上並且與介電質302相鄰的介電質308之後的橫截面視圖。在一個實施方式中，介電質308包含與介電質302的材料相同或實質上相同的材料。在一些這樣的實施方式中，在302和308之間的界面可能是不可分辨的。在其他實施方式中，取決於介電質302和308的材料以及每個介電質302之間的間距，可以在介電質308中形成與介電質302相鄰的一些空隙。可以藉由CVD或PECVD製程將介電質308整面沉積在複數開口307中、在介電質306上，與介電質302相鄰以及在金屬線102、106、130和134上。在一個實施方式中，介電質308包含介電質302的材料。 在一些實施方式中，可以藉由平坦化製程移除形成在介電質306之上的任何多餘的介電質308。在平坦化製程之後，可以藉由濕化學製程選擇性凹陷介電質308(相對於介電質306而言)。在介電質308的凹陷期間，寬度WD2 保持不變或實質上不變。在一個實施方式中，凹陷製程形成介電質308的最上表面308A，該最上表面308A與介電質302的最上表面302A處於同一水平。在其他實施方式中，表面302A和308A不是共面的，例如表面302A可以在表面308A之上或之下。 在一些實施方式中，單個介電質308被形成為與介電質302相鄰的薄氣密襯墊309A和形成在氣密襯墊309A上的介電質309B取代，如虛線309C內部的區域所示。薄氣密襯墊309A可以包含SiOCN、Al2 O3 或HfO2 ，並且介電質309B包含介電質308的材料。薄氣密襯墊309A可以與或可以未與介電質306相鄰。例如，在說明性實施方式中，薄氣密襯墊309A未與介電質306相鄰。 在單個介電質302被薄氣密襯墊303A和薄氣密襯墊303A上的介電質303B代替的實施方式中，氣密襯墊303A和氣密襯墊309A如圖所示彼此直接相鄰。 圖4A示出了圖3E中的結構在與介電質306相鄰且在介電質308上的犧牲層310以及在犧牲層310上的遮罩311之後的橫截面視圖。在一個實施方式中，犧牲層310包含矽以及碳和氧中的一種或多種。在說明性實施方式中，犧牲層310形成為超過介電質306的高度HD 的厚度。在一些實施方式中，犧牲層310可以在沉積之後被平坦化。遮罩311可以藉由微影製程形成在犧牲層310上。 圖4B示出了垂直於圖4A中的線A-A’的橫截面視圖。遮罩311被設計成形成開口312，該開口將限定一段長度的金屬線和隨後要形成的導電通孔。如圖所示，介電質306和302在X方向上形成線。 圖5A示出了圖4B的結構在蝕刻藉由遮罩311暴露的犧牲層310和介電質306的部分的製程之後的橫截面視圖。在一個實施方式中，利用電漿蝕刻製程來蝕刻犧牲層310和介電質306。在一個實施方式中，電漿蝕刻製程是充分各向異性的，並且在介電質306中形成相對於最上表面302A實質上垂直的側壁306A和306B。電漿蝕刻的製程移除了介電質306的部分並且暴露了介電質302的最上表面302A。 圖5B示出了圖5A的結構在沉積介電質314之後的橫截面視圖。在一個實施方式中，在沉積介電質314之前移除遮罩311。在一個實施方式中，介電質314被整面沉積在犧牲層310上、在與最上介電質表面302A上的介電質306相鄰的開口313中。 在一個實施方式中，介電質314藉由PECVD或CVD製程沉積。介電質314包含與介電質306或302的材料不同的材料。在一個實施方式中，介電質314包含SiO2 、SiOC、SiOCN、SiN或SiC。 圖6A示出了圖5B的結構在平坦化介電質314、犧牲層310和介電質306以形成網格結構315的製程之後的等角視圖。在一個實施方式中，平坦化製程包含化學機械拋光(CMP)製程。CMP製程形成了共面或實質上共面的最上表面310A、306C、和314A。如圖所示，介電質314沿Y方向延伸。如圖所示，每個介電質306形成柱結構，其中，介電質306的每個柱藉由犧牲材料310在Y方向上與介電質306的另一個柱分開，並在X方向上藉由介電質314分開。 圖6B示出了穿過圖6A中的結構的線A-A’的橫截面視圖。在說明性實施方式中，犧牲層310具有與介電質306相鄰的實質上垂直的側壁310B(相對於最上表面310A)。 圖7A示出了圖6A的結構在移除犧牲層310和凹陷介電質308的部分的製程之後的等角視圖。在一個實施方式中，藉由電漿蝕刻製程移除犧牲層310。電漿蝕刻製程可以具有足夠低的離子能量並且不使最上表面306C和314A凹陷。在移除犧牲層310之後，介電質308凹陷到在與介電質308介接的最下表面314B之下。在一個實施方式中，藉由與用於移除犧牲層310的蝕刻製程不同的電漿蝕刻製程使介電質308凹陷。在說明性實施方式中，介電質302的側壁302B和側壁308A在電漿蝕刻製程之後暴露。在一個實施方式中，如圖所示，側壁302B和308A實質上垂直。在一些示例中，介電質308的暴露的最上表面308B具有凹輪廓，如圖7B的增強等角圖示所示。最上表面308B可以藉由電漿蝕刻製程塑形為凹形。 圖7C示出了在移除犧牲層310和凹陷介電質308的部分的製程之後，穿過圖7A中的結構的線A-A’的橫截面視圖。在一個實施方式中，介電質308可以具有在電漿蝕刻製程之後保持與側壁302B相鄰的部分308C。在其他實施方式中，介電質308具有部分308C，其保持與側壁302B相鄰並具有彎曲表面308B。剩餘部分308C可改變導電通孔的輪廓，其可形成在一或多個金屬線102、106、130或134之上。 圖8A示出了圖7A的結構在形成犧牲材料316之後，在平坦化和形成在犧牲材料316上、在介電質306上、和在介電質314上的遮罩318之後的等角視圖。 在一個實施方式中，犧牲材料316與結合圖4A描述的犧牲材料310相同或實質上相同。可以使用PVD或PECVD製程整面沉積犧牲材料316。犧牲材料316在沉積期間具有黏度，其在介電質308上填充介電質314之間以及介電質306之間的開放空間。在一個實施方式中，可以藉由CMP製程來平坦化犧牲材料316。平坦化製程還移除了介電質306和介電質314的上部分。 遮罩318可以藉由微影製程形成。遮罩318包含各種開口，這些開口限定了在後續操作中將形成導電通孔的位置。如圖所示，遮罩318包含暴露犧牲材料部分316A和316B的開口319。在說明性實施方式中，在移除犧牲材料部分316A和316B以及下伏介電質308之後，將在金屬線102和106的一部分上形成導電通孔。微影製程允許遮罩318和犧牲材料316之間的某些微影錯位。例如，只要犧牲材料部分316A和316B的某些部分被暴露，就可以移除犧牲材料部分316A和316B的期望部分。在說明性實施方式中，遮罩318完全暴露犧牲材料部分316A和316B。遮罩318也進一步包含開口320、321和322。 圖8B示出了穿過圖8A中的結構的線A-A’的橫截面視圖。如圖所示，開口319部分地覆蓋介電質部分306D並且完全暴露犧牲材料部分316A和316B(在Y方向上)。利用導向式自組裝技術來限定犧牲材料316的位置是有利的，因為遮罩318不需要對準要移除的確切犧牲材料部分。然而，重要的是要確保遮罩充分覆蓋所有不需要移除的犧牲材料部分。 圖9A示出了圖8B中的結構在移除犧牲材料316之後並且在蝕刻介電質308之未被遮罩318覆蓋的區域的製程之後的橫截面視圖。在一個實施方式中，犧牲材料部分316A和316B藉由電漿蝕刻製程被移除。電漿蝕刻製程可以具有足夠低的離子能量，並且不會使介電質306D和306E的上部分凹陷。在移除犧牲材料部分316A和316B之後，移除介電質308以分別暴露金屬線102和106。在一個實施方式中，介電質308藉由電漿蝕刻製程而凹陷。在說明性實施方式中，介電質302的側壁302B在電漿蝕刻製程之後被暴露。在一實施方式中，在電漿蝕刻製程之後，側壁302B的實質上垂直的輪廓保持不變。在實施方式中，在介電質308包含與介電質302的材料相同的材料的情況下，介電質308的某些部分可以保留在側壁302B上以及在金屬線102C和106C的頂表面上。在一些這樣的實施方式中，介電質部分306D和306E之間的開口323例如具有比在金屬線102的頂表面102C上的寬度WO 大的寬度WO 。應當理解，如果金屬化級101中的金屬線具有實質上相同的寬度(在Y方向上)，則所有開口323將具有實質上相同的尺寸和形狀。在形成開口323之後，移除遮罩318。 圖9B示出了圖9A中的結構在開口323中形成犧牲材料326之後，在形成遮罩層328和在遮罩層328上的遮罩330之後的橫截面視圖。 在一個實施方式中，犧牲材料326與結合圖9A描述的犧牲材料316相同或實質上相同。可以使用PVD或PECVD製程整面沉積犧牲材料326。犧牲材料326在沉積期間具有填充開口323的黏度。在一個實施方式中，可以藉由CMP製程來平坦化犧牲材料326。平坦化製程還移除了介電質306和犧牲材料316的上部分。 在一個實施方式中，遮罩層328沉積在介電質306上、在犧牲材料316上和在犧牲材料326上。在一個實施方式中，遮罩層328可以是光阻材料或可以藉由濕化學製程移除的合金。遮罩330可以藉由微影技術形成。遮罩330被設計成在圖案化遮罩層328之後暴露介電質306的選擇部分。 圖9C示出了圖9B中的結構在蝕刻遮罩層328以及介電質306之未被遮罩330覆蓋的部分的製程之後的橫截面視圖。在一個實施方式中，藉由電漿蝕刻製程來蝕刻遮罩層328。如圖所示，遮罩330被設計成能夠移除介電質306的選擇部分。這樣，遮罩330可能不需要相對於犧牲材料326和316精確對準。遮罩330對介電質306的選擇部分的部分曝露是足夠的。 在蝕刻遮罩層328之後，使用濕化學蝕刻製程移除介電質306的選擇部分。在圖示中，虛線表示藉由濕化學蝕刻製程蝕刻的介電質部分306E和306F。如圖所示，蝕刻製程對遮罩層328、犧牲層316和326以及介電質302而言是選擇性。如圖所示，遮罩層328未與介電質部分306E完全對準。然而，由於介電質部分306E是預定的，所以它佔據固定的體積，所有這些都藉由濕法化學蝕刻移除。介電質部分306E和306F的移除形成開口332。 圖9D示出了圖9C中的結構在移除遮罩330、遮罩層328和選擇性蝕刻介電質302的部分(相對於介電質306以及犧牲材料316和326而言)的製程之後的橫截面視圖。在一實施方式中，藉由電漿蝕刻製程凹陷介電質302。雖然可能希望使用濕化學製程來蝕刻介電質302，但是也可以藉由濕化學蝕刻來蝕刻介電質302的部分(在介電質314下方的X方向上-在圖中不可見)。方向性蝕刻，例如電漿蝕刻是理想的。 在說明性實施方式中，電漿蝕刻使介電質302的表面302C凹陷到介電質308的最上表面308A之下。在其他實施方式中，介電質表面302C可以與表面308A處於同一水平或在表面308A之上的水平。如圖所示，介電質302具有厚度TD ，並且介電質302具有厚度TD2 。TD 和TD2 的相對差異將取決於介電質302的凹陷量而變化。 在一些示例中，電漿蝕刻製程形成凹或彎曲表面302C。彎曲表面302C導致形成以上結合圖1C描述的彎曲金屬線部分。 應當理解，具有凹陷到表面308A之下的表面302C的介電質部分302D導致形成結合圖1B描述的第三金屬線部分126C。當藉由方向性電漿蝕刻(在負Z方向上)使介電質302凹陷時，介電質308的側壁不被蝕刻並且如圖所示實質上保持垂直。在這樣的示例中，介電質302的橫向寬度WD 與金屬線134和130之間的間距S2 實質上相同。 圖9E示出了圖9D中的結構在移除犧牲材料316和的326製程之後的等角視圖。在一個實施方式中，當犧牲材料316和326是相同的材料時，單個電漿蝕刻製程可以移除犧牲材料316和326。 在移除犧牲材料316和326之後，取決於在製造製程中使用的遮罩的布局，可以暴露金屬線102、106、130和134的各個部分。金屬線102、106、130和134的暴露部分提供了在後續操作中將形成導電通孔的位置。如圖所示，將要形成的每個導電通孔在空間上被限制為在X方向上的長度LV 。 如圖所示，可以保留一些柱狀介電質部分，例如介電質部分308D。在一個實施方式中，介電質部分308D在隨後將形成的兩個金屬線之間提供隔離。同樣如圖所示，由於結合圖9D所述的凹陷製程，相較於網格結構315中的表面308A，表面302C處於較低的水平。 開口334為導電通孔和將要形成的金屬線提供空間。開口336提供了用於金屬線的空間，該金屬線將在隨後的操作中形成。應當理解，圖10A所示的開口334和336的形狀由聚合物線300和結合圖3B描述的聚合物線300之間的空間限定。 圖10A示出了圖10A中的結構在沉積導電材料338以形成導電通孔118和122以及金屬線114和126的製程之後的等角視圖。 應當理解，藉由沉積製程同時形成導電通孔118和122以及金屬線114。如圖所示，導電通孔118和122的邊界由虛線340限定。沉積在開口336中的虛線340和虛線342之間的導電金屬338限定金屬線114。沉積在開口336中的導電金屬338限定金屬線126。 在說明性實施方式中，金屬線114、126和146沒有被隔離。隨後的平坦化製程將使金屬線114、126和146彼此隔離。 圖10B示出了一個實施方式中的圖10A中的結構的橫截面視圖，其中導電材料338可以包含一種以上的材料。例如，襯墊層338A可以整面沉積在開口334和336中，然後在襯墊層338A上沉積諸如鎢、鈷、或鎳的填充金屬338B。 在說明性實施方式中，在開口338中的介電質部分302E的側壁上的暴露的最上表面302C和308A上沉積襯墊層338A。襯墊層也沉積在介電質306的側壁和上表面上。在開口334中，襯墊層338A也沉積在金屬線102和106分別的最上表面102C和106C上、在表面302C上以及介電質部分302F的側壁上。 在一個實施方式中，襯墊層338A包含釕或鉭，並且填充金屬338B包含鎢、鈷、鎳或銅。 圖11示出了圖10A中的結構在平坦化導電材料之後的等角視圖。在一個實施方式中，可以藉由CMP製程來平坦化導電材料。可以利用CMP製程從介電質302、308、306和314之上移除多餘的導電材料。在說明性實施方式中，繼續平坦化製程，直到還完全移除了介電質306和314，並且在開口336中形成了金屬線126，並且在開口334中形成了導電通孔118和122以及金屬線114。 結合圖3A至圖10B描述的處理操作描述了導致圖11A和1A所示的結構的操作的某種組合。應當理解，儘管在製造製程中使用的遮罩限定了要形成的各種開口的位置，但是形成的金屬線及/或通孔相對於穿過每條金屬線102、106、130或134的軸線是自對準的。儘管各種導電通孔可以具有垂直或傾斜的側壁，但是由於上述的自對準製程，在金屬化級101和111中的導電通孔和金屬線之間沒有錯位。 圖12示出了根據本揭露實施方式的與MOS電晶體1200耦接的諸如積體電路互連結構100之類的積體電路結構的橫截面視圖。積體電路互連結構100包含金屬線102、106、130和134，金屬線102、106、130和134嵌入在MOS電晶體1200之上的平面上的介電質110中。 在一個實施方式中，電晶體1200在基板1201上，並且具有閘極1202、源極區1204和汲極區1206。在說明性實施方式中，隔離物1208與源極區1204、汲極區1206和基板1201的部分相鄰。在如圖所示的本揭露的一些實施方案中，一對側壁間隔物1210在閘極1202的相對側上。電晶體1200進一步包含在閘極1202之上並電耦接至閘極1202的閘極接點1212，在汲極區1206之上並電耦接至汲極區1206的汲極接點1214，以及在源極區1204之上並電耦接至源極區1204的源極接點1216，如圖12所示。電晶體1200進一步包含與閘極1202、源極區1204、汲極區1206、隔離物1208、側壁間隔物1210、閘極接點1212、接點1214和接點1216相鄰的介電質1218。在說明性實施方式中，導電互連體1222直接在接點1216上並與接點1216接觸。在其他實施方式中，在源極區1204和導電互連體1222之間存在一個或多個附加互連結構。 閘極接點1212和接點1214每個與互連體耦接。在說明性實施方式中，閘極接點1212與閘極互連體1224耦接，並且接點1214與互連體1226耦接。介電質1228與互連體1226、互連體1224、互連體1222、基板1201、源極接點1216和閘極接點1212和接點1214相鄰。 在一實施方式中，積體電路互連結構100具有以上結合圖1A所示的積體電路互連結構100描述的一個或多個結構和材料性質。在說明性實施方式中，該積體電路互連結構100包含第一金屬化級101，該第一金屬化級101包含金屬線102，金屬線102具有在X方向上延伸一段長度的第一側壁102A和第二側壁102B。金屬化級101在MOS電晶體1200之上。金屬線102直接在互連體1226上並與互連體1226耦接。金屬線102直接在互連體1226上並與互連體1226耦接，其在X方向上的長度小於或等於互連體1226在X方向上的長度。金屬線102可具有在Y方向上的寬度WM1 ，該寬度WM1 等於、大於或小於互連體1226在Y方向上的寬度WC1 。 積體電路互連結構100進一步包含在金屬化級101上方的金屬化級111。在說明性實施方式中，金屬化級111包含金屬線114，該金屬線114在Y方向上在金屬線102上方延伸一段長度，但未超過側壁102A或102B。導電通孔118在金屬化級101和第二金屬化級111之間。如圖所示，導電通孔118未延伸超過側壁102A或側壁102B。 在說明性實施方式中，金屬化級111進一步包含金屬線126，其在Y方向上在金屬線130和金屬線134上方延伸一段長度，其中金屬線130和金屬線134在金屬化級101中。如圖所示，金屬線130具有在X方向上延伸一段長度的側壁130A和130B，並且金屬線134具有也在X方向上延伸一段長度的側壁134A和134B。 金屬線130直接在互連體1224上並與互連體1224耦接，其在X方向上的長度小於或等於互連體1224在X方向上的長度。金屬線130可具有在Y方向上的寬度WM2 ，該寬度WM2 等於、大於或小於互連體1224在Y方向上的寬度WC2 。 金屬線134直接在互連體1222上並與互連體1222耦接，其在X方向上的長度小於或等於互連體1222在X方向上的長度。金屬線134可具有在Y方向上的寬度WM2 ，該寬度WM2 等於、大於或小於互連體1222在Y方向上的寬度WC3 。 金屬線126具有一種或多種性質，例如以上結合圖1B所述的橫向寬度、部分和材料組成。如圖所示，金屬線126與金屬線134和130以及與互連體1222和1224對準。在其他實施方式中，即使金屬線126與金屬線134和130實質上對準，金屬線126也可未與互連體1222和1222實質上對準。 在一些實施方式中，虛線1230內部的單個導電通孔在金屬線126和金屬線134之間並且與金屬線134直接相鄰並在金屬線134上。在其他實施方式中，虛線1232內部的單個導電通孔在金屬線126和金屬線130之間並且直接與金屬線130相鄰並且在金屬線130上。在一些這樣的實施方式中，虛線1230內部或虛線1232內部的導電通孔與導電通孔118在同一平面上。 在其他實施方式中，實質上類似於金屬線126的金屬線在所示的YZ平面後面的平面上，其中金屬線未與金屬線126電接觸。所示的YZ平面後面的平面上的金屬線可以與虛線1230內部的單個導電通孔或虛線1232內部的單個導電通孔連接，並分別提供與金屬線134或金屬線130的電傳導性。YZ平面後面的平面上的金屬線分別與金屬線134或金屬線130之間以及與互連體1222或1224之間的實體(和電)連接是可能的，因為金屬線134和130和互連體1222和1224可以在X方向上延伸(出該圖的頁面)。在其他實施方式中，儘管導電通孔118在圖12的YZ平面中示出，但是導電通孔118可以在所示的YZ平面後面的平面中。在一些這樣的實施方式中，虛線1230內部的單個導電通孔或虛線1232內部的單個導電通孔可以在導電通孔118前面的平面上。 在一個實施方式中，下伏的基板1201代表用於製造積體電路的表面。合適的基板1201包含諸如單晶矽、多晶體矽和絕緣體上矽(SOI)的材料，以及由其他半導體材料形成的基板。在一些實施方式中，基板1201與基板108相同或實質上相同。基板1201亦可包含半導體材料、金屬、介電質、摻雜物、及一般出現於半導體基板中的其它材料。 在一個實施方式中，與基板1201相關聯的電晶體1200是在基板1201上製造的金屬氧化物半導體場效電晶體(MOSFET或簡單地為MOS電晶體)。在一些實施方式中，電晶體1200是存取電晶體1200。在本揭露的各種實施方案中，電晶體1200可以是平面電晶體、非平面電晶體或兩者的組合。非平面電晶體包含FinFET電晶體，例如雙閘極電晶體及三閘極電晶體，以及環繞周圍或全環繞閘極電晶體，例如奈米帶及奈米線電晶體。 在一些實施方式中，閘極1202包含至少兩層，閘極介電質層1202A和閘極電極1202B。閘極介電質層1202A可以包含一層或層的堆疊。一層或多層可以包含氧化矽、二氧化矽(SiO2 )及/或高介電常數(high-k)介電質材料。高介電常數介電質材料可包含諸如如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可用於閘極介電質層中的高介電常數材料的實施例包含，但不限於，氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭氧化物和鈮酸鉛鋅。在某些實施方式中，當使用高介電常數材料時，退火製程可實施於閘極介電質層1202A上以增進它的品質。 基板1201的存取電晶體1200的閘極電極1202B形成於閘極介電質層1202A上且可由至少一P型功函數金屬或N型功函數金屬組成，取決於電晶體要作為PMOS或NMOS電晶體而定。在某些實施方案中，閘極電極1202B可由二或更多金屬層的堆疊組成，其中一或更多金屬層為功函數金屬層且至少一金屬層為導電填充層。 對於PMOS電晶體，可用於閘極電極1202B的金屬包含，但不限於，釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如，氧化釕。P型金屬層會使得能夠形成有大約4.6 eV及大約5.2 eV之間功函數的PMOS閘極電極。對於NMOS電晶體，可用於作為閘極電極的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會使得能夠形成有大約3.6 eV及大約4.2 eV之間功函數的NMOS閘極電極。 在某些實施方案中，閘極電極可由「U」型結構所組成，其包含實質上平行於基板的表面的底部分及實質垂直於基板的頂表面的二側壁部分。在另一實施方案中，形成閘極電極1202B的金屬層的至少一者可簡單的為平面層，其實質上平行於基板的頂表面且不包含實質上垂直於基板的頂表面的側壁部分。於本揭露的進一步實施方案中，閘極電極可由U形結構及平面、非U形結構的組合組成。例如，閘極電極1202B可由形成於一或更多平面、非U形層頂上的一或更多U形金屬層組成。 側壁間隔物1210可由材料形成，例如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽、和氮氧化矽。形成側壁間隔物的製程包含沉積和蝕刻製程操作。在替代實施方案中，可使用複數間隔物對，例如，二對、三對或四對側壁間隔物可形成於閘極堆疊的對置側上。如圖所示，源極區1204和汲極區1206形成於基板內，與各MOS電晶體的閘極堆疊相鄰。源極區1204和汲極區1206一般使用佈植/擴散製程或蝕刻/沉積製程形成。於較前的製程，摻雜物，例如硼、鋁、銻、磷或砷，可被離子佈植進入基板以形成源極區1204和汲極區1206。典型地，在離子佈植製程後，退火製程活化摻雜物且造成它們進一步擴散進入基板。在之後的製程中，基板1201可首先被蝕刻以形成凹陷於源極和汲極區的位置。磊晶沉積製程可之後被實施而以用於製造源極區1204和汲極區1206的材料填充凹陷。在某些實施方案中，源極區1204和汲極區1206可使用矽合金，例如矽鍺或碳化矽製造。在某些實施方案中，磊晶沉積的矽合金可以用諸如硼、砷或磷的摻雜物原位摻雜。在進一步實施方式中，源極區1204和汲極區1206可使用一或更多替代半導體材料，例如鍺或III-V族材料或合金來形成。並且在進一步實施方式中，金屬及/或金屬合金的一或更多層可用於形成源極區1204和汲極區1206。 在一個實施方式中，源極接點1216、汲極接點1214和閘極接點1212每個都包含襯墊層和填充金屬。在一個實施方式中，襯墊層包含Ti、Ru或Al以及襯墊層上的導電蓋。導電蓋可以包含諸如W、Co或Cu的材料。 在一個實施方式中，源極互連體1222、閘極互連體1224、導電互連汲極互連體1226包含與源極接點1216、閘極接點1212或汲極接點1214的材料相同或實質上相同的材料。在一個這樣的實施方式中，填充金屬包含銅。 隔離物1208以及介電質1218和1228每個可包含具有足夠的介電質強度以提供電隔離的任何材料。材料可以包含矽和氧、氮或碳中的一種或多種，例如二氧化矽、氮化矽、氮氧化矽、碳摻雜的氮化物或碳摻雜的氧化物。 圖13示出了根據本揭露的實施方式的計算裝置1300。如圖所示，計算裝置1300容納主板1302。主板1302可包含一些組件，包含但不限於，處理器1301以及至少一通訊晶片1304或1305。處理器1301實體且電耦接至主板1302。於一些實施方案例，通訊晶片1305亦與主板1302實體且電耦接。在進一步的實施方案中，通訊晶片1305是處理器1301的一部分。 取決於其應用而定，計算裝置1300可包含其它的組件，這些組件可以與也可以不與主機板1302實體及電耦接。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理、密碼處理器、晶片組1306、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。通訊晶片1305使得能夠對計算裝置1300進行資料傳輸的無線通訊。用語「無線」及其衍伸詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可經由使用經由非固體介質的調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不含有任何電線，儘管在某些實施方式中它們可能沒有。通訊晶片1305可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.11家族)、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G及更新者的其他無線協定。計算裝置1300可包含複數通訊晶片1304和1305。舉例而言，第一通訊晶片1305可以專用於較短範圍的無線通訊，例如Wi-Fi及藍牙，而第二通訊晶片1304可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。 計算裝置1300的處理器1301包含封裝於處理器1301中的積體電路晶粒。在一些實施方式中，處理器1301的積體電路晶粒包含一個或多個電晶體(諸如與積體電路互連結構100(結合圖12描述的)耦接的電晶體1200)、互連結構以及非揮發性記憶體(NVM)裝置(諸如磁性穿隧接面和電阻性隨機存取記憶體裝置)。用語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部分。 通訊晶片1305亦包含積體電路晶粒，封裝在通訊晶片1305中。在另一實施方式中，通訊晶片1304、1305的積體電路晶粒包含一個或多個電晶體、互連結構(諸如積體電路互連結構100(結合圖1A-1E描述))、以及非揮發性記憶體裝置(諸如磁穿隧接面和電阻性隨機存取記憶體裝置)。取決於其應用而定，計算裝置1300可包含其它的組件，這些組件可以與也可以不與主板1302實體及電耦接。這些其他組件可以包含但不限於揮發性記憶體(例如DRAM) 1307、1308、非揮發性記憶體(例如ROM)1310、圖形CPU 1312、快閃記憶體、全球定位系統(GPS)裝置1313、羅盤1314、晶片組1306、天線1316、功率放大器1309、觸控螢幕控制器1311、觸控螢幕顯示器1317、喇叭1315、相機1303和電池1318、以及其他組件、例如數位信號處理器、密碼處理器、音訊編解碼器、視訊編解碼器、加速度計、陀螺儀、以及大量儲存裝置(諸如硬碟驅動器、固態驅動器(SSD)、光碟(CD)、數位多功能碟(DVD)等)或等等。在進一步的實施方式中，容納在計算裝置1300內並在上面討論的任何組件可以含有獨立的積體電路記憶體晶粒，其包含一個或多個NVM裝置陣列，該NVM裝置陣列與藉由一個或多個互連結構(諸如積體電路互連結構100)連接到外部電路的電晶體耦接(結合圖1A-1E描述)。在一個實施方式中，NVM裝置可以包含基於自旋電子學(spintronics)的裝置、磁性穿隧接面裝置、電阻性隨機存取裝置。在其他實施方式中，兩個或三個終端自旋軌道轉矩記憶體裝置可以與一個或多個電晶體耦接。 在各式各樣的實施方案中，電腦裝置1300可以是膝上型電腦、隨身型易網機、筆記型電腦、超薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、及超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。於更多實施方案中，計算裝置1300可為處理資料的任意其它的電子裝置。 因此，本揭露的一個或多個實施方式可以總體上涉及用於邏輯和嵌入式記憶體的積體電路互連結構的製造。 在第一示例中，一種積體電路互連結構，其包含第一金屬化級，該第一金屬化級包含第一金屬線，該第一金屬線具有在第一方向上延伸一段長度的第一側壁和第二側壁。第二金屬線與該第一金屬線相鄰以及介電質在該第一金屬線和該第二金屬線之間。第二金屬化級在該第一金屬化級之上，其中該第二金屬化級包含在垂直於該第一方向的第二方向上延伸一段長度的第三金屬線。該第三金屬線在該第一金屬線和該第二金屬線上方延伸但未超過該第一側壁。導電通孔在該第一金屬線和該第三金屬線之間，其中該導電通孔未延伸超過該第一側壁或超過該第二側壁。 在第一示例中，一種積體電路互連結構，其包含第一金屬化級，該第一金屬化級包含第一金屬線，該第一金屬線具有在第一方向上延伸一段長度的第一側壁和第二側壁。第二金屬線與該第一金屬線相鄰以及介電質在該第一金屬線和該第二金屬線之間。第二金屬化級在該第一金屬化級之上，其中該第二金屬化級包含在垂直於該第一方向的第二方向上延伸一段長度的第三金屬線。該第三金屬線在該第一金屬線和該第二金屬線上方延伸但未超過該第一側壁。導電通孔在該第一金屬線和該第三金屬線之間，其中該導電通孔未延伸超過該第一側壁或超過該第二側壁。 在第二示例中，對於第一示例中的任何一者，該導電通孔為第一導電通孔且該積體電路互連結構進一步包含在該第二金屬線和該第三金屬線之間的第二導電通孔，該第二導電通孔未延伸超過該第二金屬線的第一側壁或第二側壁。 在第三示例中，對於第一至第二示例中的任何一者，該第一導電通孔具有在該第二方向上的第一橫向寬度，以及該第二導電通孔具有在該第二方向上的第二橫向寬度，其中，該第一橫向寬度實質上等同於該第一橫向寬度。 在第四示例中，對於第一至第三示例中的任何一者，該第一金屬線具有在該第二方向上的第三橫向寬度，以及該第二金屬線具有在該第二方向上的第四橫向寬度，其中，該第三橫向寬度實質上等於該第四橫向寬度，以及其中，該第一橫向寬度實質上等於該第三橫向寬度以及該第二橫向寬度實質上等於該第四橫向寬度。 在第五示例中，對於第一至第四示例中的任何一者，該第一橫向寬度從在與該第三金屬線的界面處的最大值減小到在與該第一金屬線的界面處的最小值。 在第六示例中，對於第一至第五示例中的任何一者，該第二橫向寬度從在與該第三金屬線的界面處的最大值減小到在與該第二金屬線的界面處的最小值。 在第七示例中，對於第一至第六示例中的任何一者，該第二金屬化級進一步包含在該第二方向上在第五金屬線和第六金屬線上方延伸一段長度的第四金屬線，以及其中，該第五金屬線和第六金屬線在該第一金屬化級中。 在第八示例中，對於第一至第七示例中的任何一者，該第五金屬線具有在該第一方向上延伸一段長度的第一側壁和第二側壁以及該第六金屬線具有在該第一方向上延伸一段長度的第一側壁和第二側壁。 在第九示例中，對於第一至第八示例中的任何一者，第四金屬線包含第一部，該第一部具有在垂直於該第二方向且垂直於該第一方向的第三方向上的第一垂直厚度。第四金屬線進一步包含具有該第一垂直厚度的第二部以及在該第一部和該第二部之間具有第二垂直厚度的第三部，其中，該第二垂直厚度大於該第一垂直厚度。 在第十示例中，對於第一至第九示例中的任何一者，該第三部未在該第五金屬線或該第六金屬線上方延伸。 在第十一示例中，對於第一至第十示例中的任何一者，該第五金屬線和該第六金屬線在該第二方向上被一段間距所分開，其中，該第三部具有在該第二方向上的橫向寬度，以及其中，該橫向寬度所具有的中點在該間距中間的一個點的正上方。 在第十二示例中，對於第一至第十一示例中的任何一者，該第二垂直厚度實質上等於該第三金屬線沿著該第二方向的垂直厚度。 在第十三示例中，一種製造積體電路互連結構的方法，其包含在第一金屬化級中形成在第一方向上延伸一段長度的第一金屬線和第二金屬線，其中，該第一金屬線藉由第一介電質與該第二金屬線分開。該方法進一步包含在該第一金屬線上和在該第二金屬線上選擇性地形成聚合物結構的堆疊，其中，該聚合物結構的堆疊包含在第二聚合物結構上的第一聚合物結構。該方法進一步包含形成與該第一聚合物結構相鄰的第二介電質和與該第二聚合物結構相鄰的第三介電質，其中，該第二介電質和該第三介電質未在該第一金屬線或該第二金屬線上方延伸。該方法進一步包含從該第一金屬線和該第二金屬線之上移除該聚合物結構的堆疊，以及在該第一金屬線上和在該第二金屬線上形成與該第二介電質相鄰的第四介電質。該方法進一步包含在垂直於該第一方向的第二方向上在該第三介電質中圖案化出開口，其中，該開口暴露該第四介電質的部分。該方法進一步包含在該第四介電質的部分上在該開口中形成第五介電質，以及藉由蝕刻該第二介電質和該第三介電質暴露該第一金屬線或該第二金屬線的一部分。該方法進一步包含在該第一金屬線或該第二金屬線的該暴露的部分上形成導電通孔，以及在該導電通孔上在第二金屬化級中形成第三金屬線，其中，該第三金屬線在垂直於該第一方向的第二方向上延伸一段長度。 在第十四示例中，對於第一至第十三示例中的任何一者，蝕刻移除該第二介電質和該第三介電質的部分以暴露在第一平面中的該第一金屬線的一部分和在該第一平面中的該第二金屬線的一部分。 在第十五示例中，對於第十三至第十四示例中的任何一者，該導電通孔為第一導電通孔，以及該方法進一步包含形成第二導電通孔，其中，該第一導電通孔形成在該第一金屬線上以及該第二導電通孔形成在該第二金屬線上。 在第十六示例中，對於第十三至第十五示例中的任何一者，該第一導電通孔被形成為具有在該第一方向上的側壁，其在該第一方向上未延伸超過該第一金屬線的側壁，以及該第二導電通孔被形成為具有沿著該第一方向的側壁，其在該第一方向上未延伸超過該第二金屬線的側壁。 在第十七示例中，對於第十三至第十六示例中的任何一者，形成該導電通孔和該金屬線包含在該第一金屬線或該第二金屬線上沉積襯墊層以及在該襯墊層上沉積填充材料。 在第十八示例中，對於第十三至第十七示例中的任何一者，該方法進一步包含在該第二金屬化級中形成第四金屬線於該第一金屬化級中的第五金屬線和第六金屬線之上。 在第十九示例中，一種系統，其包含處理器和耦接至該處理器的無線電收發器，其中該收發器包含電晶體。該電晶體包含耦接至汲極的汲極接點、耦接至源極的源極接點以及耦接至閘極的閘極接點。一種積體電路互連結構，其與該汲極接點耦接，其中該積體電路互連結構包含第一金屬化級，該第一金屬化級包含第一金屬線，該第一金屬線具有在第一方向上延伸一段長度的第一側壁和第二側壁。第二金屬化級在該第一金屬化級之上，其中該第二金屬化級包含在垂直於該第一方向的第二方向上延伸一段長度的第二金屬線。該第二金屬線在該第一金屬線上方延伸但未超過該第一側壁。導電通孔在該第一金屬線和該第二金屬線之間，其中該導電通孔未延伸超過該第一側壁或超過該第二側壁。 在第二十示例中，對於第十九示例中的任何一者，該系統進一步包含電池，其耦接以為該處理器或記憶體中的至少一者供電。
100:積體電路互連結構 101:第一金屬化級 102:第一金屬線 102A:第一側壁 102B:第二側壁 102C:最上表面 106:第二金屬線 106A:第一側壁 106B:第二側壁 106C:最上表面 108:基板 110:介電質 110A:介電質部分 111:金屬化級 114:金屬線 114A:側壁 114B:側壁 114C:最上表面 114D:最下表面 114E:部分 118:導電通孔 118A:側壁 118B:側壁 122:導電通孔 122A:側壁 122B:側壁 124:介電質 124A:介電質部分 124B:介電質部分 124C:介電質部分 126:金屬線 126A:金屬線部分 126B:金屬線部分 126C:金屬線部分 126D:側壁 126E:側壁 126G:最上表面 126H:最下表面 130:金屬線 130A:側壁 130B:側壁 134:金屬線 134A:側壁 134B:側壁 136:界面 138:界面 140:界面 142:界面 144:金屬線 144A:虛線 144B:虛線 144C:虛線 144D:虛線 144E:虛線 144F:虛線 144G:虛線 146:金屬線 146A:最上表面 146B:金屬線部分 146C:金屬線部分 146D:金屬線部分 146E:側壁 146F:側壁 146G:最上表面 148:金屬線 150:導電通孔 152:導電通孔 200:方法 210:操作 220:操作 230:操作 240:操作 250:操作 260:操作 300:聚合物線 300A:側壁 300B:側壁 301:PMMA 302:介電質 302A:最上表面 302B:側壁 302C:表面 302D:介電質部分 302E:介電質部分 302F:介電質部分 303A:氣密襯墊 303B:介電質 303C:虛線 304:聚合物線 305A:氣密襯墊 305B:介電質 305C:虛線 306:介電質 306A:側壁 306B:側壁 306C:最上表面 306D:介電質部分 306E:介電質部分 306F:介電質部分 307:開口 308:介電質 308A:側壁 308B:最上表面 308C:部分 308D:介電質 309A:氣密襯墊 309B:介電質 309C:虛線 310:犧牲材料 310A:最上表面 310B:側壁 311:遮罩 312:開口 313:開口 314:介電質 314A:最上表面 314B:最下表面 315:網格結構 316:犧牲材料 316A:犧牲材料部分 316B:犧牲材料部分 318:遮罩 319:開口 320:開口 321:開口 322:開口 323:開口 326:犧牲材料 328:遮罩層 330:遮罩 332:開口 334:開口 336:開口 338:導電金屬 340:虛線 342:虛線 1200:電晶體 1201:基板 1202:閘極 1202A:閘極介電質層 1202B:閘極電極 1204:源極區 1206:汲極區 1208:隔離物 1210:側壁間隔物 1212:閘極接點 1214:汲極接點 1216:源極接點 1218:介電質 1222:導電互連體 1224:閘極互連體 1226:互連體 1228:介電質 1230:虛線 1232:虛線 1300:計算裝置 1301:處理器 1302:主板 1303:相機 1304:通訊晶片 1305:通訊晶片 1306:晶片組 1307:DRAM 1308:DRAM 1309:功率放大器 1310:ROM 1311:觸控螢幕控制器 1312:圖形CPU 1313:GPS 1314:羅盤 1315:喇叭 1316:天線 1317:觸控螢幕顯示器 1318:電池 TA :厚度 TB :厚度 TC :厚度 TD :厚度 TD2 :厚度 TM :厚度 T1 :厚度 T2 :厚度 T3 :厚度 TP :厚度 TTP :厚度 WC :寬度 WC1 :寬度 WC2 :寬度 WC3 :寬度 WD :寬度 WD1 :寬度 WD2 :寬度 WM :寬度 WMT :寬度 WM1 :寬度 WM2 :寬度 WM3 :寬度 WM4 :寬度 WM5 :寬度 WM6 :寬度 WVI :寬度 WV2 :寬度 WO :寬度 Wp :寬度 LC :長度 LM :長度 LV :長度 HD :高度 S1 :間距 S2 :間距 S3 :間距
[圖1A]示出了根據本揭露的實施方式的積體電路互連結構的等角視圖。 [圖1B]示出了圖1A中的積體電路互連結構的橫截面視圖。 [圖1C]示出了積體電路互連結構的橫截面視圖。 [圖1D]示出了積體電路互連結構的橫截面視圖。 [圖1E]示出了積體電路互連結構的橫截面視圖。 [圖2]示出了根據本揭露實施方式的用於製造積體電路互連結構的方法的流程圖。 [圖3A]示出了在基板之上形成的複數金屬線的橫截面視圖。 [圖3B]示出了圖3A在形成第一組聚合物線的製程之後的結構，其中每個聚合物線直接位於複數金屬線上的每個上。 [圖3C]示出了圖3B的結構在形成與第一組聚合物線相鄰的第一介電質的製程之後以及在形成第二組聚合物線之後，並在第一介電質上形成並與第二組聚合物線相鄰的第二介電質之後的橫截面視圖，其中第二組聚合物線中的每個聚合物線直接設置在第一組聚合物線中的聚合物線的每個上。 [圖3D]示出了圖3C的結構在移除第一和第二組聚合物線之後的橫截面視圖。 [圖3E]示出了圖3D的結構在形成與第一介電質相鄰的第三介電質之後的橫截面視圖。 [圖4A]示出了圖3E中的結構在形成與第二介電質相鄰的犧牲圖案化層和在犧牲層上的遮罩之後的橫截面視圖。 [圖4B]示出了垂直於圖4A中的線A-A’的橫截面視圖。 [圖5A]示出了圖4B的結構在蝕刻藉由遮罩暴露的第二介電質的部分的製程之後的橫截面視圖。 [圖5B]示出了圖5A的結構在沉積與第二介電質的部分相鄰並在第三介電質上的第四介電質之後的橫截面視圖。 [圖6A]示出了圖5B的結構在平坦化第四介電質、犧牲層和第二介電質的製程之後的等角視圖。 [圖6B]示出了在平坦化犧牲層和第二介電質的製程之後，穿過圖6A中的結構的線A-A’的橫截面視圖。 [圖7A]示出了圖6A的結構在移除犧牲層和凹陷第三介電質的部分的製程之後的等角視圖。 [圖7B]示出了在移除犧牲層和凹陷第三介電質的部分的製程之後，穿過圖7A中的結構的線A-A’的橫截面視圖。 [圖7C]示出了在平坦化犧牲層和第二介電質的製程之後圖7A中的結構的一部分的增強等角視圖，其示出了由於蝕刻製程而彎曲的表面。 [圖8A]示出了圖7A的結構在形成犧牲材料之後，在平坦化和形成在犧牲材料、第二介電質、和第四介電質上的遮罩之後的等角視圖。 [圖8B]示出了在形成犧牲材料之後，在平坦化和形成在犧牲材料上、在第二介電質上、和在第四介電質上遮罩之後，穿過圖8A中的結構的線A-A’的橫截面視圖。 [圖9A]示出了圖8B中的結構在移除犧牲材料並且蝕刻第三介電質材料之未被遮罩覆蓋的區域之後的橫截面視圖。 [圖9B]示出了圖9A中的結構在形成在金屬線的暴露部分上的第二犧牲材料、平坦化第二犧牲材料、形成遮罩層和在遮罩層上的遮罩之後的橫截面視圖。 [圖9C]示出了圖9B中的結構在蝕刻遮罩層以及第二介電質之未被遮罩覆蓋的部分的製程之後的橫截面視圖。 [圖9D]示出了圖9C中的結構在移除遮罩層並選擇性蝕刻第一介電質的部分(相對於第二介電質和第三犧牲材料而言)的製程之後的橫截面視圖。 [圖9E]示出了圖9D中的結構在移除第三犧牲材料的製程之後的等角視圖。 [圖10A]示出了圖10A中的結構在導電材料的整面沉積之後的等角視圖。 [圖10B]示出了圖9D中的結構在整面沉積襯墊且接著在襯墊上整面沉積導電材料之後的橫截面視圖。 [圖11]示出了根據本揭露實施方式的圖10A中的結構在形成導電通孔和金屬線的製程之後的等角視圖。 [圖12]示出了與電晶體耦接的積體電路結構的橫截面視圖。 [圖13]示出了根據本揭露的實施方式的計算裝置。
100:積體電路互連結構
101:第一金屬化級
102:第一金屬線
102A:第一側壁
102B:第二側壁
106:第二金屬線
106A:第一側壁
106B:第二側壁
108:基板
110:介電質
111:金屬化級
114:金屬線
114E:部分
118:導電通孔
122:導電通孔
124:介電質
124A:介電質部分
126A:金屬線部分
126B:金屬線部分
126C:金屬線部分
130:金屬線
130A:側壁
130B:側壁
134:金屬線
134A:側壁
134B:側壁
144A:虛線
144B:虛線
144C:虛線
144D:虛線
144E:虛線
144F:虛線
144G:虛線
146:金屬線
146A:最上表面
148:金屬線
150:導電通孔
LC:長度
LM:長度
TM:厚度
WMT:寬度

Claims (20)

  1. 一種積體電路互連結構，包括： 第一金屬化級，包括： 第一金屬線，具有在第一方向上延伸一段長度的第一側壁和第二側壁； 第二金屬線，與該第一金屬線相鄰；以及 介電質，在該第一金屬線和該第二金屬線之間； 第二金屬化級，在該第一金屬化級之上，該第二金屬化級包括在垂直於該第一方向的第二方向上延伸一段長度的第三金屬線，該第三金屬線在該第一金屬線和該第二金屬線上方，但未延伸超過該第一側壁；以及 導電通孔，在該第一金屬線和該第三金屬線之間，該導電通孔未延伸超過該第一側壁且未延伸超過該第二側壁。
  2. 如請求項1之積體電路互連結構，其中，該導電通孔為第一導電通孔且該積體電路互連結構進一步包括在該第二金屬線和該第三金屬線之間的第二導電通孔，該第二導電通孔未延伸超過該第二金屬線的第一側壁或第二側壁。
  3. 如請求項2之積體電路互連結構，其中，該第一導電通孔具有在該第二方向上的第一橫向寬度，以及該第二導電通孔具有在該第二方向上的第二橫向寬度，其中，該第一橫向寬度實質上等同於該第一橫向寬度。
  4. 如請求項3之積體電路互連結構，其中，該第一金屬線具有在該第二方向上的第三橫向寬度，以及該第二金屬線具有在該第二方向上的第四橫向寬度，其中，該第三橫向寬度實質上等於該第四橫向寬度，以及其中，該第一橫向寬度實質上等於該第三橫向寬度以及該第二橫向寬度實質上等於該第四橫向寬度。
  5. 如請求項3之積體電路互連結構，其中，該第一橫向寬度從在與該第三金屬線的界面處的最大值減小到在與該第一金屬線的界面處的最小值。
  6. 如請求項4之積體電路互連結構，其中，該第二橫向寬度從在與該第三金屬線的界面處的最大值減小到在與該第二金屬線的界面處的最小值。
  7. 如請求項1之積體電路互連結構，其中，該第二金屬化級進一步包括在該第二方向上在第五金屬線和第六金屬線上方延伸一段長度的第四金屬線，以及其中，該第五金屬線和第六金屬線在該第一金屬化級中。
  8. 如請求項7之積體電路互連結構，其中，該第五金屬線具有在該第一方向上延伸一段長度的第一側壁和第二側壁以及該第六金屬線具有在該第一方向上延伸一段長度的第一側壁和第二側壁。
  9. 如請求項7之積體電路互連結構，其中，該第四金屬線包括： 第一部，具有在垂直於該第二方向且垂直於該第一方向的第三方向上的第一垂直厚度； 第二部，具有該第一垂直厚度；以及 第三部，在該第一部和該第二部之間具有第二垂直厚度，其中，該第二垂直厚度大於該第一垂直厚度。
  10. 如請求項9之積體電路互連結構，其中，該第三部未在該第五金屬線或該第六金屬線上方延伸。
  11. 如請求項9之積體電路互連結構，其中，該第五金屬線和該第六金屬線在該第二方向上被一段間距所分開，其中，該第三部具有在該第二方向上的橫向寬度，以及其中，該橫向寬度所具有的中點在該間距中間的一個點的正上方。
  12. 如請求項9之積體電路互連結構，其中，該第二垂直厚度實質上等於該第三金屬線沿著該第二方向的垂直厚度。
  13. 一種製造積體電路互連結構的方法，該方法包括： 在第一金屬化級中形成在第一方向上延伸一段長度的第一金屬線和第二金屬線，其中，該第一金屬線藉由第一介電質與該第二金屬線分開； 在該第一金屬線上和在該第二金屬線上選擇性地形成聚合物結構的堆疊，其中，該聚合物結構的堆疊包括在第二聚合物結構上的第一聚合物結構； 形成與該第一聚合物結構相鄰的第二介電質和與該第二聚合物結構相鄰的第三介電質，其中，該第二介電質和該第三介電質未在該第一金屬線或該第二金屬線上方延伸； 從該第一金屬線和該第二金屬線之上移除該聚合物結構的堆疊； 在該第一金屬線上和在該第二金屬線上形成與該第二介電質相鄰的第四介電質； 在垂直於該第一方向的第二方向上在該第三介電質中圖案化出開口，其中，該開口暴露該第四介電質的部分； 在該第四介電質的部分上在該開口中形成第五介電質； 藉由蝕刻該第二介電質和該第三介電質暴露該第一金屬線或該第二金屬線的一部分； 在該第一金屬線或該第二金屬線的該暴露的部分上形成導電通孔；以及 在該導電通孔上在第二金屬化級中形成第三金屬線，其中，該第三金屬線在垂直於該第一方向的第二方向上延伸一段長度。
  14. 如請求項13之方法，其中，蝕刻移除該第二介電質和該第三介電質的部分以暴露在第一平面中的該第一金屬線的一部分和在該第一平面中的該第二金屬線的一部分。
  15. 如請求項13之方法，其中，該導電通孔為第一導電通孔，以及該方法進一步包括形成第二導電通孔，其中，該第一導電通孔形成在該第一金屬線上以及該第二導電通孔形成在該第二金屬線上。
  16. 如請求項15之方法，其中，該第一導電通孔被形成為具有在該第一方向上的側壁，其在該第一方向上未延伸超過該第一金屬線的側壁，以及該第二導電通孔被形成為具有沿著該第一方向的側壁，其在該第一方向上未延伸超過該第二金屬線的側壁。
  17. 如請求項13之方法，其中，形成該導電通孔和該金屬線包括在該第一金屬線或該第二金屬線上沉積襯墊層以及在該襯墊層上沉積填充材料。
  18. 如請求項14之方法，其中，該方法進一步包括在該第二金屬化級中形成第四金屬線於該第一金屬化級中的第五金屬線和第六金屬線之上。
  19. 一種系統，包括： 處理器； 無線電收發機，耦接至該處理器，其中，該收發機包括： 電晶體，包括： 汲極接點，耦接至汲極； 源極接點，耦接至源極；以及 閘極接點，耦接至閘極；以及 積體電路互連結構，與該汲極接點耦接，該積體電路互連結構包括： 第一金屬化級，包括第一金屬線，其具有在第一方向上延伸一段長度的第一側壁和第二側壁； 第二金屬化級，在該第一金屬化級之上，該第二金屬化級包括第二金屬線，其在該第一金屬線上方在第二方向上延伸一段長度但未超過該第一側壁和該第二側壁；以及 導電通孔，在該第一金屬線和該第二金屬線之間，該導電通孔未延伸超過該第一側壁且未延伸超過該第二側壁。
  20. 如請求項19之系統，進一步包括電池，耦接以對該處理器或記憶體中的至少一者供電。
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