TW202113932A - 製造具有在與作用表面平行的表面上的電性接觸的晶圓 - Google Patents

製造具有在與作用表面平行的表面上的電性接觸的晶圓 Download PDF

Info

Publication number
TW202113932A
TW202113932A TW109132590A TW109132590A TW202113932A TW 202113932 A TW202113932 A TW 202113932A TW 109132590 A TW109132590 A TW 109132590A TW 109132590 A TW109132590 A TW 109132590A TW 202113932 A TW202113932 A TW 202113932A
Authority
TW
Taiwan
Prior art keywords
die
layer
carrier
fan
silicon wafer
Prior art date
Application number
TW109132590A
Other languages
English (en)
Inventor
雅文 安瑪迪
約翰 阿戴伊
阿里 阿加
阿爾諾德 萊佛
Original Assignee
美商伊路米納有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商伊路米納有限公司 filed Critical 美商伊路米納有限公司
Publication of TW202113932A publication Critical patent/TW202113932A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/01—Arrangements or apparatus for facilitating the optical investigation
    • G01N21/03—Cuvette constructions
    • G01N21/05—Flow-through cuvettes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/62—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light
    • G01N21/63—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light optically excited
    • G01N21/64—Fluorescence; Phosphorescence
    • G01N21/645—Specially adapted constructive features of fluorimeters
    • G01N21/6452—Individual samples arranged in a regular 2D-array, e.g. multiwell plates
    • G01N21/6454—Individual samples arranged in a regular 2D-array, e.g. multiwell plates using an integrated detector array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/62—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light
    • G01N21/63—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light optically excited
    • G01N21/64—Fluorescence; Phosphorescence
    • G01N21/645—Specially adapted constructive features of fluorimeters
    • G01N2021/6482—Sample cells, cuvettes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Micromachines (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Apparatus Associated With Microorganisms And Enzymes (AREA)

Abstract

在此所提出的是包含一種用於製造設備，亦即感測器系統的特點之方法的各種例子。所述方法可包含獲得被接合到所述矽晶圓的上表面的第一載體。此晶圓包含延伸穿過在鈍化堆疊中的開口的矽穿孔(TSV)，其中電性接點是耦接至所述TSV的透過這些開口所露出的部分。所述方法可包含從所述矽晶圓的所述上表面去接合所述第一載體。所述方法可包含切割所述矽晶圓成為包括晶粒的子區段。

Description

製造具有在與作用表面平行的表面上的電性接觸的晶圓
本申請案是有關於製造具有在與作用表面平行的表面上的電性接觸的晶圓之方法。 ＜相關的申請案＞ 此申請案主張2019年9月26日申請的美國臨時專利申請案第62/906,515號的益處及優先權，所述美國臨時專利申請案的內容是以其整體並且為了所有目的而被納入在此作為參考。
在生物學或化學研究中的各種實驗方案是牽涉到執行控制的反應。所指定的反應接著可加以觀察或偵測，並且後續的分析可以有助於識別或透露出在所述反應中牽涉到的化學品的性質。在某些多重分析中，具有可識別的標記(例如，螢光標記)的未知的分析物可以在受控制的條件之下曝露到數千個已知的探針。每一個已知的探針可加以存放到微板的對應的井中。觀察發生在所述已知的探針以及在所述井之內的未知的分析物之間的任何化學反應可以幫助識別或或透露出所述分析物的性質。其它此種實驗方案的例子包含已知的DNA定序處理，例如合成性定序(SBS)或是循環陣列定序。
在某些螢光偵測的實驗方案中，光學系統被用來導引激勵光到例如是螢光標記的分析物的螢光團(fluorophore)之上，並且亦偵測可能從所述已經附在螢光團的分析物發射的螢光的發射信號光。然而，此種光學系統可能是相當昂貴的，而且牽涉到相當大的工作台覆蓋區。例如，所述光學系統可包含透鏡、濾光片及光源的配置。在其它被提出的偵測系統中，在流體槽中的受控的反應是藉由固態光感測器陣列(例如，互補金屬氧化物半導體(CMOS)偵測器)來加以定義。這些系統並不牽涉到大的光學組件來偵測所述螢光的發射。然而，在某些現有包含CMOS的流體槽中，為了致能所述功能，頂端層並非完全透明的、或是不包含光擴散或光散射特點，因為在這些舉例的流體槽中，這些特點可能會阻擋或干擾所述激勵或發射光的路徑。因此，某些改善非CMOS流體槽的效能的機制，例如是達成較快的SBS動力學的電性構件(例如，電極)或物理結構(例如，魚骨式溝槽)的整合是被排除在外，此影響到這些流體槽在SBS中的效能。
於是，對於所述流體槽而言，成為小型且價格低廉的裝置可以是有利的。在相當小的流體槽中，利用盡可能多的光偵測裝置的感測器作用(active)區域、及/或提供盡可能大的感測器或偵測器作用區域可以是有利的。此感測器或偵測器區域(被稱為作用表面)可包含所述偵測器的表面以及利用所述偵測器所封裝的區域；此區域延伸超出所述偵測器水平距離(例如，扇出區域)。在其中CMOS感測器被利用作為所述流體槽中的偵測器的例子中，所述扇出是指在所述CMOS感測器的水平邊界的每一側上的額外的水平距離。在這些配置中，為了致能電連接至所述感測器區域，凸塊是被形成在CMOS偵測器的前側上。但是當利用CMOS感測器作為偵測裝置及/或影像感測器時，此表面(包含延伸所述表面的扇出區域)是作用表面，因而其平坦度以及在所述作用表面之上的透明度是相關其實用性的。因此，在此表面形成凸塊是不利地影響到此功能。而在某些例子中，其形成是在此被描述的，凸塊是被加到CMOS(光)偵測裝置的背面，而在接合矽穿孔(TSV)墊上，此是可行的，因為一或多個TSV提供從所述CMOS偵測器的作用(亦即，光敏的)表面至所述TSV墊(亦即，所述CMOS影像感測器的背表面)的電連接，其是藉由延伸穿過至少一基底基板到至少一重分佈層(RDL)。
所產生的裝置被利用到的包含DNA定序的活動是利用在模具以及CMOS的表面之間的藉由扇出製程所產生的平坦的表面，並且儘管納入TSV到所述設計中是提供此平坦的表面，但是為了做出所述TSV，其對於製造此結構的所述方法帶來某些挑戰。例如，在所述裝置中的矽晶圓是藉由拋光，從所述背面被薄化至厚度範圍(例如，大約70-140um)，其使得搬運根據此厚度的晶圓是具有挑戰性的。明確地說，產生此結構是呈現出挑戰性，其藉由在此所述的方法的特點來處理，所述特點包含但不限於在形成所述凸塊時釋放保持所述TSV的載體玻璃、以及薄化所述晶圓。
因此，習知技術的缺點可被克服，並且如同稍後在此揭露內容中敘述的益處可以透過一種製造用於感測器系統的裝置之方法的提出而被達成。所述方法的各種例子是在以下加以描述，並且以任意的組合(假設這些組合並非不一致的)包含及不包括在以下列舉的額外的例子的所述方法克服這些缺點。所述方法包括：獲得被接合到所述矽晶圓的上表面的第一載體，其中一或多個矽穿孔是延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊是被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的部分是透過在所述鈍化堆疊中的一或多個開口的一開口而被露出，其中每一個被露出的部分是耦接至一或多個電性接點；從所述矽晶圓的所述上表面去接合所述第一載體；以及切割所述矽晶圓成為包括晶粒的子區段，使得每一個晶粒包括所述矽晶圓的所述上表面的部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔、以及在所述晶粒的第二表面上的所述一或多個電性接點的至少一電性接點，所述晶粒的所述第二表面是平行於所述作用表面。
在某些例子中，所述方法亦包括形成扇出區域，所述形成包括：耦接所述晶粒的所述作用表面至扇出載體，所述耦接是產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間；藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層；以及拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述電性接點以及所述模製層的經拋光後的頂表面形成連續的表面。
在某些例子中，所述連續的表面包括具有相等的高度及厚度的平坦的電性接點。
在某些例子中，所述方法進一步包括藉由在所述連續的表面上以圖案來塗覆金屬以形成金屬化層。
在某些例子中，所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個電性接點的所述電性接點的位置不同之位置處分佈額外的電性接點。
在某些例子中，所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置處分佈額外的電性接點。
在某些例子中，在所述連續的表面上塗覆所述金屬包括：利用光微影技術以產生所述圖案；電鍍所述圖案，其中所述電鍍包括在所述一或多個開口上沉積，其中所述一或多個開口包括光阻；以及剝除所述光阻以露出所述金屬化層。
在某些例子中，所述方法進一步包括在所述連續的表面上形成新的鈍化層以平坦化所述連續的表面；在所述新的鈍化層中形成開口以露出在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點；以及藉由在所述新的鈍化層上以圖案來塗覆金屬以形成金屬化層。
在某些例子中，所述方法進一步包括在所述金屬化層上沉積防止電性短路的鈍化層；以及利用光微影以在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接墊至所述金屬化層。
在某些例子中，所述方法進一步包括釋放所述扇出載體以露出作用裝置表面，其中所述作用裝置表面包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面，所述釋放包括：利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
在某些例子中，所述第二載體是由以下所構成的群組所選的材料所構成：玻璃、矽、金屬、聚對苯二甲酸乙二酯以及膠帶。
在某些例子中，所述方法進一步包括製備所述作用裝置表面以作用為感測器。在某些例子中，所述製備包括：清洗所述作用裝置表面；以及利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
在某些例子中，所述方法進一步包括：在所述作用裝置表面之上形成流體的流動通道，其包括：附接一或多個蓋子至所述模具的一部分以在所述作用裝置表面以及所述一或多個蓋子之間形成所述流體的流動通道；以及從所述防止電性短路的鈍化層移除所述第二載體，以創建所產生的結構。
在某些例子中，所述方法進一步包括：切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子。
在某些例子中，所述鈍化堆疊包括金屬化層。
在某些例子中，所述金屬化層包括重分佈層。
在某些例子中，獲得包括在所述鈍化堆疊中的所述一或多個開口上製造所述一或多個電性接點。
在某些例子中，所述製造是利用由以下所構成的群組所選的技術來加以達成：電鍍技術以及濺鍍技術。
在某些例子中，所述第一載體包括玻璃載體，並且其中所述載體是利用由以下所構成的群組所選的接合劑來接合至所述影像感測器的所述作用表面：環氧樹脂、樹脂以及黏著劑。
在某些例子中，所述矽晶圓包括互補金屬–氧化物–半導體。
在某些例子中，所述方法進一步包括：在切割所述矽晶圓成為子區段之前，將所述矽晶圓設置在另一載體上，使得所述另一載體是耦接至所述鈍化堆疊；在形成扇出區域之前，從所述矽晶圓釋放所述另一載體。
在某些例子中，所述第二載體包括膠帶，並且其中所述釋放包括施加由以下所構成的群組所選的元素：熱能以及紫外線輻射。
在某些例子中，耦接所述晶粒的所述作用表面至所述扇出載體包括在所述作用表面以及所述扇出載體之間形成臨時的接合層，其中所述臨時的接合層是在所述扇出區域的形成期間保護所述作用表面。
在某些例子中，所述模製層是被沉積到達大於在每一個晶粒的所述第二表面上的所述至少一電性接點的高度之高度。
在某些例子中，每一個晶粒包括光偵測裝置。
在某些例子中，形成所述模製層進一步包括固化所述模具以達到機械穩定性。
在某些例子中，所述固化是在約攝氏一百度到約攝氏一百八十度的溫度。
在某些例子中，所述固化是約三十分鐘到約三百分鐘。
在某些例子中，所述防止電性短路的鈍化層包括由以下所構成的群組所選的材料：聚醯胺、環氧樹脂以及焊料遮罩。
在某些例子中，所述一或多個電性接點包括一或多個柱凸塊。
習知技術的缺點可被克服，並且如同稍後在此揭露內容中敘述的益處可以透過一種製造用於感測器系統的裝置之方法的提出而被達成。所述方法的各種例子是在以下加以描述，並且以任意的組合(假設這些組合並非不一致的)包含及不包括在以下列舉的額外的例子的所述方法克服這些缺點。所述方法包括：獲得被接合到所述矽晶圓的上表面的第一載體，其中一或多個矽穿孔是延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊是被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的一部分是透過在所述鈍化堆疊中的一或多個開口的一開口而被露出；在所述鈍化堆疊中的所述開口上製造一或多個柱凸塊；從所述矽晶圓的所述上表面去接合(de-bond)所述第一載體；以及切割所述矽晶圓成為包括晶粒的子區段。
在某些例子中，所述晶粒的每一個晶粒包括所述矽晶圓的所述上表面的一部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔、以及在所述晶粒的第二表面上的所述一或多個柱凸塊的至少一柱凸塊，所述晶粒的所述第二表面是平行於所述作用表面。
在某些例子中，所述方法進一步包括：耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間；藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層；以及拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個柱凸塊的所述至少一柱凸塊以及所述模製層的所述拋光後的頂表面形成連續的表面。
在某些例子中，所述方法進一步包括：藉由在所述連續的表面上以圖案來塗覆金屬以形成金屬化層；在所述金屬化層上沉積防止電性短路的鈍化層；在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接墊至所述金屬化層；釋放所述扇出載體以露出作用裝置表面，所述作用裝置表面包括所述晶粒的所述作用表面、以及與所述作用表面為連續的所述第一空間及所述第二空間的表面；以及製備所述作用裝置表面以作用為感測器。
在某些例子中，所述方法進一步包括：附接一或多個蓋子至所述模具的一部分，以形成用於在所述作用裝置表面以及所述一或多個蓋子之間的流體的流動通道的空間；以及切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子，並且其中每一個子結構包括所述感測器系統。
在某些例子中，所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少一柱凸塊的位置不同之位置處分佈額外的柱凸塊。
在某些例子中，所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個柱凸塊的所述至少一柱凸塊的位置處分佈額外的柱凸塊。
在某些例子中，釋放所述扇出載體包括：利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
在某些例子中，製備所述作用裝置表面以作用為感測器包括：清洗所述作用裝置表面；以及利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
在某些例子中，所述方法進一步包括：從所述防止電性短路的鈍化層移除所述第二載體。
習知技術的缺點可被克服，並且如同稍後在此揭露內容中敘述的益處可以透過一種製造用於感測器系統的裝置之方法的提出而被達成。所述方法的各種例子是在以下加以描述，並且以任意的組合(假設這些組合並非不一致的)包含及不包括在以下列舉的額外的例子的所述方法克服這些缺點。所述方法包括：獲得被接合到所述矽晶圓的上表面的第一載體，其中一或多個矽穿孔是延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊是被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的一部分是透過在所述鈍化堆疊中的一或多個開口的一開口而被露出，其中一或多個電性接點是被設置在所述鈍化堆疊中的所述一或多個開口上；從所述矽晶圓的所述上表面去接合所述第一載體；以及切割所述矽晶圓成為包括晶粒的子區段。
在某些例子中，每一個晶粒包括所述矽晶圓的所述上表面的部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔、以及在所述晶粒的第二表面上的所述一或多個電性接點的至少一電性接點，所述晶粒的所述第二表面是平行於所述作用表面。
在某些例子中，所述方法進一步包括：在所述一或多個開口上製造所述電性接點，其中所述電性接點包括柱凸塊。
在某些例子中，所述方法進一步包括：耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間；藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層；拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點以及所述模製層的所述拋光後的頂表面形成一連續的表面；在所述連續的表面上形成新的鈍化層以平坦化所述連續的表面；在所述新的鈍化層中形成開口以露出在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點；藉由在所述新的鈍化層上以圖案來塗覆金屬以形成金屬化層；在所述金屬化層上沉積防止電性短路的鈍化層；在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接墊至所述金屬化層；釋放所述扇出載體以露出作用裝置表面，其包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面；製備所述作用裝置表面以作用為感測器；附接一或多個蓋子至所述模具的一部分以在所述作用裝置表面以及所述一或多個蓋子之間形成用於流體的流動通道的空間；以及切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子，並且其中每一個子結構包括所述感測器系統。
在某些例子中，所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置不同之位置處分佈額外的電性接點。
在某些例子中，所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置處分佈額外的電性接點。
在某些例子中，釋放所述扇出載體包括：利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
在某些例子中，製備所述作用裝置表面以作用為感測器包括：清洗所述作用裝置表面；以及利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
在某些例子中，所述方法進一步包括：從所述防止電性短路的鈍化層移除所述第二載體。
在某些例子中，所述一或多個額外的電性接點包括一或多個柱凸塊。
額外的特點是透過在此所述的技術來實現。其它的例子及特點是在此被詳細地描述，並且被視為所主張的特點的一部分。此揭露內容的這些及其它的目標、特點及優點從以下本揭露內容的各種特點的詳細說明結合所附的圖式來看將會變成是明顯的。
應該體認到的是，先前的特點以及在以下更加詳細描述的額外的概念的所有組合(假設此種概念不會相互不一致的)是被思及為本發明的標的之部分，並且達成在此所揭露的優點。
所附的圖式是進一步描繪本實施方式，並且和所述實施方式的詳細說明一起用以解說本實施方式的原理，其中相同的元件符號是指所有個別的視圖中的相同或是功能上類似的元件，並且其被納入本說明書中而且構成本說明書的一部分。如同具有此項技術的技能者所理解的，所附的圖式是為了便於理解而被提供的，並且描繪本實施方式的某些例子的特點。所述實施方式並不限於在圖式中所描繪的例子。
所述術語“連接”、“連接的”、“接觸”、“耦接”及/或類似者是在此被廣義地定義為涵蓋各種不同的配置和組裝技術。這些配置和技術包括但不限於(1)一構件和另一構件的直接接合，其間沒有介入的構件(亦即，所述構件是直接物理接觸)；以及(2)一構件和另一構件的接合，在兩者之間有一或多個構件，前提是“連接到”、“接觸”或“耦接到”另一構件的一構件是以某種方式與該另一構件進行(例如，電、流體、物理、光學等)操作性通信(儘管它們之間存在一或多個額外的構件)。應當理解，彼此直接物理接觸的一些構件可以彼此電接觸和/或流體接觸，也可以不彼此電接觸和/或流體接觸。此外，電連接、電耦合、光學連接、光學耦合、流體連接或流體耦合的兩個構件可以直接物理接觸，也可以不直接物理接觸，並且一或多個其它構件可以位於它們之間。
如同在此所用的術語“包含”及“包括”是表示相同的意義。
可能在包含所述請求項的此整個揭露內容被使用的術語“實質”、“大致”、“大約”、“相當”或是其它此種類似的術語是被用來描述及考量小的變動，例如是由於處理中的變化而引起的相對於參考或參數的變動。此種小的變動也包含相對參考或參數的零波動。例如，它們可以是指小於或等於±10%、例如小於或等於±5%、例如小於或等於±2%、例如小於或等於±1%、例如小於或等於±0.5%、例如小於或等於±0.2%、例如小於或等於±0.1%、例如小於或等於±0.05%。若在此被使用的話，所述術語“實質”、“大致”、“大約”、“相當”或是其它此種類似的術語亦可以是指沒有變動。
如同在此所用的，“流體槽”可包含一種裝置，其具有延伸在反應結構之上的蓋子以在兩者之間形成流動通道，所述流動通道是和所述反應結構的複數個反應位置連通，並且所述裝置可包含偵測裝置，其偵測發生在所述反應位置或是接近所述反應位置的指定反應。流體槽可包含固態光偵測或“成像”裝置，例如是電荷耦合裝置(CCD)或互補金屬氧化物半導體(CMOS)(光)偵測裝置。作為特定的例子，流體槽可以流體且電性耦接至卡匣(具有整合的泵)，所述卡匣可以流體且/或電性耦接至生物測定系統。卡匣及/或生物測定系統可以根據預設的實驗方案(例如，合成性定序)來傳遞反應溶液至流體槽的反應位置，並且執行複數個成像事件。例如，卡匣及/或生物測定系統可以導引一或多種反應溶液通過所述流體槽的流動通道，從而是沿著所述反應位置來導引反應溶液。所述反應溶液中的至少一種可包含具有相同或不同的螢光標記的四種類型的核苷酸。在某些例子中，所述核苷酸結合到所述流體槽的反應位置，例如是結合到在所述反應位置的對應的寡核苷酸。在這些例子中，所述卡匣及/或生物測定系統接著利用激勵光源(例如，固態光源，例如是發光二極體(LED))來照射所述反應位置。在某些例子中，所述激勵光具有一或多個預設的波長，其包含波長範圍。由所述入射的激勵光激勵的螢光標記可以提供發射信號(例如，具有一或多個不同於所述激勵光並且可能是彼此不同的波長的光)，其可被所述流體槽的光感測器偵測到。
在此所述的流體槽是執行各種的生物學或化學過程。更明確地說，在此所述的流體槽可被用在其中偵測指出指定反應的事件、性質、品質、或特徵是所要的各種過程及系統中。例如，在此所述的流體槽可包含或是整合光偵測裝置、感測器(其包含但不限於生物感測器)、以及其構件、以及與感測器(包含生物感測器)一起運作的生物測定系統。
所述流體槽促成複數個指定反應，其可以個別或全體地加以偵測。所述流體槽是執行許多個循環，其中所述複數個指定反應是平行發生的。例如，所述流體槽可被用來透過酶操作和光或影像偵測/獲得的疊代循環來對密集陣列的DNA特徵進行定序。就此而論，所述流體槽可以是和一或多個微流體的通道流體連通，其將反應溶液中的試劑或其它反應成分傳遞到所述流體槽的反應位置。所述反應位置可以用一種預設的方式(例如是以均勻或重複的模式)來設置或是間隔開。或者是，所述反應位置可以隨機分佈。所述反應位置的每一個可以是和一或多個光導以及一或多個偵測來自相關的反應位置的光的光感測器相關的。在一例子中，光導是包含一或多個濾波器，以用於濾波某些波長的光。所述光導例如可以是吸收濾波器(例如，有機吸收濾波器)，使得所述濾波器材料吸收某一波長(或是波長範圍)，並且容許至少一預設的波長(或是波長範圍)通過。在某些流體槽中，所述反應位置可以是位在反應凹處或反應室中，其可以至少部分地分隔其中的指定反應。
如同在此所用的，“指定反應”是包含所關注的化學或生物物質(例如所關注的分析物)的化學、電性、物理或光學性質(或質量)中的至少一種的變化。在特定的流體槽中，指定反應是陽性結合事件，例如是螢光標記的生物分子與所關注的分析物的結合。更一般地說，指定反應可以是化學轉化、化學變化或化學相互作用。指定反應亦可以是在電氣特性上的改變。在特定的流體槽中，指定反應包含螢光標記的分子與分析物的結合。所述分析物可以是寡核苷酸，而所述螢光標記的分子可以是核苷酸。當激勵光被導引朝向具有標記的核苷酸的寡核苷酸，並且螢光團發射可偵測的螢光信號時，指定反應可被偵測到。在流體槽的另一例子中，所偵測到的螢光是化學發光或生物發光的結果。指定反應亦可以例如透過使供體(donor)螢光團靠近受體(acceptor)螢光團來增加螢光(或福斯特(Förster))共振能量轉移(FRET)、透過使供體螢光團和受體螢光團分離來減少FRET、透過使猝滅劑與螢光團分離來增加螢光、或者透過將猝滅劑和螢光團共同定位來減少螢光。
如同在此所用的，“電耦接”以及“光學耦合”分別是指在電源、電極、基板的導電部分、液滴、導電線路、線、波導、奈米結構、其它的電路區段、與類似者的任意組合之間的電能及光波的傳輸。所述術語電耦接以及光學耦合可以相關直接或間接的連接而被利用，並且可以通過各種的中介物，例如是流體中介物、空氣間隙與類似者。
如同在此所用的，“反應溶液”、“反應成分”或“反應物”是包含任何可被用來獲得至少一指定反應的物質。例如，可能的反應成分是包含例如試劑、酶、樣品、其它生物分子以及緩衝溶液。所述反應成分可以在溶液中而被傳遞至在此揭露的流體槽中的反應位置，且/或固定在反應位置。所述反應成分可以直接或間接與另一種物質，例如是固定在所述流體槽的反應位置的所關注的分析物相互作用。
如同在此所用的，所述術語“反應位置”是其中可以發生至少一指定反應的局部區域。反應位置可包含反應結構或是基板的支撐表面，其中一物質可以固定於其上。例如，反應位置可包含反應結構的表面(其可被設置在流體槽的通道中)，於其上具有反應成分，例如是於其上的核酸菌落。在某些流體槽中，在菌落中的核酸具有相同的序列，其例如是單鏈或雙鏈模板的克隆拷貝。然而，在某些流體槽中，反應位置可以只包含單個核酸分子，例如是單鏈或雙鏈形式的核酸分子。
所述術語“扇出”在此是被使用來敘述和偵測器一起被封裝的區域的特徵，所述區域延伸超出所述偵測器水平距離。例如，在其中CMOS感測器被利用作為所述流體槽中的偵測器的例子中，所述扇出是指在所述CMOS感測器的水平邊界的每一側的額外的水平距離。
如同在此所用的，所述術語“柱凸塊”是被用來描述在此所描繪及敘述的例子中的電性接點。不論所述術語“柱凸塊”被利用於何處，各種例子的電性接點亦可被利用在本發明的各種實施例中。所述電性接點可以是柱凸塊，其可包括一種導電材料，例如是一種金屬材料(例如，Cu(銅)、Au(金)、W(鎢)、Al(鋁)或是其之一組合)，但所了解的是其它的導電材料亦可被利用。
在以下是參考到所述圖式，其為了便於理解而未按照比例繪製，其中相同的元件符號是在所有不同的圖中被使用來指明相同或類似的構件。
可在流體槽中被利用作為感測器(例如生物感測器)的偵測裝置及影像感測器是包含影像感測器或偵測器，其包含CMOS以及扇出區域。所述CMOS以及所述扇出區域(在任一側上)的表面是形成作用表面。一般而言，為了致能在CMOS偵測器中的電連接，凸塊是被形成在所述CMOS的前側，亦即所述作用表面上。但是當利用所述CMOS作為影像感測器時，如同在此論述的例子，此表面(包含延伸所述表面的扇出區域)是作用表面，因而其透明度影響到其實用性。因此，對此表面形成凸塊將會不利地影響到所述功能。反而，此揭露內容中的例子是描述一種其中凸塊是在接合(TSV)墊上被加到CMOS影像感測器的背面的製程，但是至所述CMOS的電連接性被維持，因為一或多個TSV是藉由延伸穿過基底基板而例如是至重分佈層(RDL)來提供從所述CMOS的作用(亦即，光敏的)表面至所述TSV墊(亦即，所述CMOS影像感測器的背表面)的電連接。
此揭露內容是描述製程的例子，其致能裝置(其可被利用作為感測器，例如生物感測器)的形成，所述裝置包含CMOS(被利用作為影像感測器或偵測器)，其中一或多個TSV是提供從所述CMOS，穿過基板，而電連接至一層凸塊。此晶圓是在晶圓層級的扇出製程中被利用，其致能流體及電性的扇出。
因為所產生的裝置被利用所針對的活動是包含在模具以及CMOS的表面之間的平坦的表面以容納扇出晶圓，並且納入至少一TSV，尤其是為了做成所述TSV，對於製造此結構的製程帶來某些挑戰。例如，所述矽晶圓藉由從所述背面拋光而被薄化至所要的範圍(例如，70-140um)的厚度，此使得搬運根據此厚度的晶圓是具有挑戰性的。產生此結構是呈現出挑戰性，其藉由在此所述的方法的特點來處理，所述特點包含但不限於在形成所述凸塊時釋放保持所述TSV的載體玻璃、以及薄化所述晶圓至在前述所要的範圍之內的厚度。
圖1是提供流體槽100的一個例子，其是利用在此所述的方法來加以形成。如同在圖1的例子中所繪，流體槽是包含矽晶圓130(例如，CMOS)的作用(光敏的)表面110，其是被利用於光感測活動(例如，DNA定序)。化學塗層108已經施加至此作用表面110。在包含所述化學塗層108的矽晶圓130的作用表面110之上的是(微)流體的流動通道192，其中所述(微)流體的流動通道192的一側是藉由所述流體槽100的蓋子190來描繪以及另一側是藉由連續的表面來描繪，所述連續的表面包含矽晶圓130的作用表面110以及在所述矽晶圓130的此表面的任一側上的模製的扇出區域180的部分。所述(微)流體的流動通道192是在每一側進一步藉由堤壩147所界定，所述堤壩147亦被稱為中介體。當所述矽晶圓130作為數位影像感測器利用時，所述數位影像感測器的作用表面110包含用於感測光的光位點(photo-site)或像素。在這些例子中，所述感測器的功能的非限制性的例子例如包含光感測(例如，具有預設範圍的感測的波長)、偵測一或多種物質的存在(例如，生物學或化學的物質)、以及偵測某物的濃度(例如，離子濃度)上的改變。
在圖1中，所述流體槽100亦包含穿過所述矽晶圓130而至少到一或多個背面金屬化層上的鈍化層140的一或多個TSV 120，所述背面金屬化層在某些例子中是RDL的金屬化層。在某些例子中，所述鈍化層140是聚醯胺層，其是在較高溫(例如，大約100o C-180o C)沉積及固化的。因此，與所述TSV 120以及所述矽晶圓130的連接是藉由所述鈍化層140中的開口區域150來促成的。這些開口區域是被利用以做成電連接至所述鈍化層140，以形成墊160。電性接點(通常被稱為柱凸塊170或是柱凸塊)是被形成在所述墊160上。所述柱凸塊170可包括任何適當的材料，包含一種導電材料。例如，所述柱凸塊170可包括一種導電材料，例如是一種金屬材料(例如，Cu(銅)、Au(金)、W(鎢)、Al(鋁)或是其之一組合)，但所了解的是其它的導電材料亦可被利用。在一實施方式中，所述金屬(例如，Cu(銅)、Au(金)、W(鎢)、Al(鋁)或是其之一組合)可以是元素、合金、或是含有金屬的複合材料。應注意的是，儘管所述術語“銅柱凸塊”被使用，但銅只是被使用作為用於柱凸塊的代表的材料，並且所述柱凸塊並不必要是由銅所組成或包括銅。
回到圖1，柱凸塊170是被形成在所述墊160上。這些柱凸塊170延伸穿過模製的扇出區域180。至少一RDL或是其它鈍化層182(例如，聚醯胺)產生在所述扇出區域180的模具上。開口形成在所述RDL或是其它鈍化層182中，以提供接達至所述柱凸塊170(用於電性連接)。另一沉積在所述RDL或是其它鈍化層182上的鈍化層184(例如，聚醯胺、環氧樹脂、焊料遮罩、等等)保護所述RDL或其它鈍化層182，增進可靠度，並且避免電性短路。在所述其它鈍化層184中的開口186使墊電連接至所述RDL或其它鈍化層182。
如同前述的，形成(例如是在圖1中的)流體槽包含各種製造的挑戰，這些挑戰是和內含所述TSV以及在所述矽晶圓的背面上形成柱凸塊相關的。如同在此所描繪的，某些製程活動可以減輕這些挑戰，其包含但不限於：1)利用電鍍及濺鍍技術以在RDL中的開口上製造/沉積柱凸塊；2)從CMOS的表面去接合TSV玻璃載體，以清潔CMOS的(現在被露出的)表面；3)將所產生的(在所述去接合之後)薄的晶圓設置在容易釋放的載體或膠帶以及框架上；4)切割所述晶圓，並且藉由將具有在TSV RDL墊上的柱凸塊的CMOS晶粒設置到扇出載體之上(利用犧牲/臨時的接合層來保護所述作用表面)來開始所述扇出製程；5)在所述扇出晶圓以及載體上沉積模具；6)固化所述模具；7)在所述模具側上拋光所述晶圓以露出所述凸塊；8)根據Cu凸塊位置金屬化所述晶圓(例如，用以重分佈凸塊位置至外部的墊)，其形成金屬化層(例如，第二RDL(或是扇出RDL)或是凸塊下金屬(UBM)層；8)剝除在電鍍期間沉積的光阻，因而RDL及/或UBM層留下；9)在所述RDL及/或UBM層上沉積鈍化層以保護所述層，此增加可靠度並且避免電性短路，並且利用光微影技術；10)施加感測器(例如，生物感測器)至所述CMOS扇出晶圓的作用表面(例如，經由旋轉塗覆、藉由溶膠-凝膠而被施加、及/或被噴塗在所述晶圓上)；11)在所述CMOS上產生(微)流體的流動通道；12)利用雷射技術或機械式地來移除所述臨時的載體(在所述模製CMOS上留下所述蓋子(晶圓層級或是個別的))；以及13)藉由機械手段(例如，鋸開(切割))來執行單粒化。
圖2是描繪製造用於感測器系統(例如是圖1的流體槽100的裝置)之製程的工作流程200。在此描繪的例子中，所述方法包含獲得接合(例如，經由環氧樹脂、樹脂、及/或黏著劑)至所述矽晶圓的上表面的第一載體(205)。圖3是此獲得的結構300的舉例說明的例子，其包含被接合到所述矽晶圓330的上表面310之第一載體312(例如，TSV玻璃載體)。如同在圖3中所繪，(一或多個)TSV 320延伸穿過所述矽晶圓330以及鈍化層340。所述鈍化層340可包括一或多個層，並且在某些例子中亦可被理解為鈍化堆疊，其可包含金屬化層，所述金屬化層可以是重分佈層(RDL)。此鈍化層340是被設置在所述矽晶圓330的底表面342之下。所述TSV的每一個的一部分透過在所述鈍化層340中的每一個開口350而被露出。
回到圖2，所述方法進一步包含在所述鈍化堆疊中的所述開口上製造一或多個柱凸塊(215)。在某些例子中，所述獲得的結構包含所述柱凸塊(或是其它電性接點)，並且此方法並不包含製造所述接點。圖4是強化的結構400的圖示，其包含圖3的最初的結構以及所述柱凸塊470，所述柱凸塊470的增加在圖2中指出。達成此製造的各種方式包含但不限於：電鍍技術以及濺鍍技術。參照圖4，在某些例子中，所述柱凸塊470是藉由利用電鍍及/或濺鍍技術中的一或多個而被製造及/或沉積在所述開口450上。此鈍化層440可以是RDL。前述在所述鈍化層440中的開口450(其在某些例子中是RDL)是利用電鍍及濺鍍技術中的一或多個而形成。從後勤觀點來看，所述柱凸塊470的製造有時是在和製造所述TSV相同的設施及/或在執行所述扇出製程的設施中達成，其稍後將會在此揭露內容中論述。某些製程可被執行之所在的彈性(至少部分)是根據所述晶圓330、430在此製造期間當其仍然是和所述第一載體312、412接合時可被運送的便利性而定，所述第一載體312、412在某些例子中是一玻璃載體。當所述晶圓330、430以及所述第一載體312、412保持接合，所述結構300、400是比無所述載體312、412時更強健的，並且因此可以從一位置被傳輸至另一位置以執行在圖2中所描繪的方法的不同的部分。
再次參照圖2，所描繪的方法亦包含從所述矽晶圓的上表面去接合所述第一載體(225)。例如，此去接合可以藉由施加溶劑至所述第一載體以及所述矽晶圓的上表面以從所述矽晶圓的上表面去接合所述第一載體，並且清潔所述矽晶圓的上表面來加以促成。在其它例子中，所述去接合是藉由利用機械力、紫外線波、熱、等等來加以促成。所產生的結構可被置放在第二載體上，此載體是被選擇成容易釋放的，例如是膠帶架。此第二載體可以是膠帶，並且釋放所述膠帶在某些例子中是透過熱能及/或紫外線(UV)輻射的一或多個的施加來加以達成。如同現在是去接合的第一載體的情形，若必要的話，此第二載體在結構上穩定所述結構以用於運輸。在某些例子中，所述方法包含切割所述矽晶圓成為包括晶粒的子區段(235)。在此方法的完成時，每一個晶粒都可被利用作為光偵測裝置。在其中此第二載體被利用的例子中，其是在形成扇出區域之前，先從所述結構被釋放(245)，亦即在以下更加詳細描述的製程。
圖5A是描繪在所述方法中的在所述第一載體被去接合、一第二載體572被附接以及所述晶圓被切割之後的時點的晶粒573a-573c(此特定的數字只是為了舉例說明的目的所選的而已)的例子。如同在圖5A中所繪，每一個晶粒573a-573c包含所述矽晶圓530的上(作用)表面510的一部分，所述矽晶圓的上表面的所述部分包括作用表面。在此描繪的例子中，每一個晶粒573a-573c亦包含至少兩個TSV 520以及在所述晶粒573a-573c的最終的底表面540(所述晶粒的此表面是平行於所述作用表面)上的至少兩個柱凸塊570。
圖5B亦描繪在所述方法中的在所述第一載體被去接合、第二載體572被附接以及所述晶圓被切割之後的時點的晶粒573a-573c的例子，但並不是將所述第二載體572附接至變成所述晶粒573a-573c的底表面540，而是所述(容易釋放的)第二載體572(例如，利用熱能及/或UV輻射而被釋放的膠帶)是被附接至所述晶圓530的作用表面510。
在此方法的某些例子中，在切割所述矽晶圓成為子區段(235)之前，所述矽晶圓被設置在另一載體上(此另一載體是耦接至所述鈍化堆疊)。在形成前述的扇出區域(245)之前，所述另一載體是從所述矽晶圓被釋放。
回到圖2，所述舉例說明的方法亦包含如同在以上所提及的形成扇出區域(245)。在利用容易釋放的載體(例如，膠帶)的例子中，在所述晶圓的任一表面上(因為兩個不同的配置被描繪在圖5A-5B中)，這些扇出區域是在從所述載體釋放所述晶粒之後被形成的。在某些情況中，拾放工具可被利用以從所述第二載體572釋放所述晶粒573a-573c。例如，拾放工具可被利用以從所述第二載體572(例如，膠帶)的底部，藉由將真空探針定位在所述晶粒573a-573c的頂端上以拾起晶粒573a-573c，並且從所述第二載體572釋放所述晶粒。在某些例子中，利用較軟的材料(例如是塑膠，而不是金屬)的真空探針可以降低，並且在某些實例中甚至是最小化刮傷及/或切削所述晶圓530的矽的任何風險。在例如是圖5A描繪的例子中，其中柱凸塊570是在所述膠帶上接觸所述第二載體572(例如，膠帶)，翻轉的操作可以利用所述拾放工具來使用以將所述晶粒的作用表面510設置在另一載體(例如參見圖6的688)上。將在拾放程序期間所施加的任何力分配在較大的表面積之上可以減輕對於所述矽晶圓530的敏感的區域的可能的損壞風險，所述敏感的區域包含所述晶粒573a-573c的作用表面510。
圖7是更詳細描繪用於形成扇出區域(例如，圖2的245)的範例的工作流程700。參照圖7，為了形成所述扇出區域，所述晶粒的作用表面是實際耦接至扇出載體(705)。如上所提到的，圖6是描繪此耦接，因為在作用表面610處每一個晶粒673a-673c實際上耦接至扇出載體688。所述晶粒673a-673c的每一個(在分別連接至TSV 620的TSV RDL墊660上包含柱凸塊670)是被設置到扇出載體688之上。在圖6描繪的例子中，在所述扇出載體的頂端上，並且直接接觸所述晶粒673a-673c的作用表面610而在所述扇出載體688以及所述晶粒673a-673c之間形成接合的是犧牲或臨時的接合層684。所述犧牲或臨時的接合層684是保護所述晶粒673a-673c的作用表面610免於機械及化學製程步驟以及碎片。所述設置是在所述晶粒673a-673c之間留下空間691，使得具有與每一個晶粒673a-673c的每一個作用表面610的第一邊緣相鄰之第一空間以及與每一個晶粒673a-673c的每一個作用表面610的第二邊緣相鄰之第二空間。
回到圖7，形成所述扇出區域包含藉由在所述晶粒的第二表面(具有所述柱凸塊的表面)上沉積模具以形成模製層以及在每一個第一空間以及每一個第二空間中以在所述扇出載體之上形成所述模製層(715)。圖8是描繪在所述晶粒873a-873c之上且在所述晶粒的具有所述柱凸塊870的表面上形成有所述模製層853的結構。如同在圖8中所繪的，所述模具的高度及/或厚度可以是高於所述柱凸塊870。在利用此高度的例子中，所述模製層853在此時高於所述柱凸塊870的增大的高度可以補償在所述柱凸塊870的製造上的容限。所述模具可以在大約100o C-180o C的溫度下固化約0.5-5小時的期間以固化所述模具，直到所述模具是機械式穩定的此種時點為止。參照圖9A及圖7，在所述晶粒973a-973c之上的模製層953是被拋光，直到在每一個晶粒973a-973c的第二表面上的柱凸塊970以及所述模製層953的拋光後的頂表面形成連續的表面為止(725)。在某些例子中，所述連續的表面是包含具有相等的高度及厚度的平坦的柱凸塊。
回到圖2，所描繪的方法是包含藉由在所述連續的表面上以圖案塗覆金屬來形成金屬化層。在某些例子中，所述金屬化層1013(被展示在圖10中)是金屬的組合之線可接合的金屬堆疊，所述金屬包含但不限於鈦、鎳(Ni)、鎢-鈦(TiW)及/或金(Au)(例如，Ti/Au、Ti/Ni/Au、Ni/Au、Ni/TiW/Au、Ti/Ni/TiW/Au、等等)。所述金屬化層的厚度例如是約0.2um到約5um。在所述連續的表面上塗覆所述金屬所牽涉到的製程可包含：利用光微影技術以產生所述圖案；電鍍所述圖案；以及剝除所述光阻以露出所述金屬化層。此電鍍例如包含在所述開口區域中露出的光阻上沉積所述金屬(在所述電鍍期間)。在某些例子中，如以下所解說的，當所述光阻被剝除時，凸塊下層(UBM)或是RDL仍留在所述晶圓上。用以形成所述金屬化層的製程可包含以下的一組合：1)例如利用鈦(Ti)作為晶種層的金屬濺鍍(在所述金屬在所述晶圓上沒有刻意的圖案化之下毯覆現有的結構，對比於以在特定位置的圖案來重分佈柱凸塊)；2)用以產生所述金屬化層的圖案的光微影技術；以及3)電鍍。在此電鍍期間，金屬是被沉積在光阻開口區域上，因而當此光阻被剝除時，RDL或UBM層是維持在所述晶圓上。
經由此金屬化的額外的柱凸塊的分布是決定下一層是凸塊下層(UBM)或是RDL。在所述方法的不同的例子中，產生所述圖案是包含在所述結構(例如，圖9A的900)上，在各種類型的位置分佈額外的柱凸塊：在不同於來自那些現有的柱凸塊的位置之位置、及/或在現有的柱凸塊(例如，圖9A的970)的位置。所述金屬化層是凸塊下層(UBM)，其是根據在每一個晶粒上的柱凸塊的現有的位置分佈額外的柱凸塊的圖案而定。所述金屬化層是RDL(其可被理解為扇出RDL)，其是根據在所述不同的位置分佈額外的柱凸塊的圖案而定。
圖9B是在圖9A中的結構900的一個例子，但是具有一層較厚的模製層953。此例子可被利用在其中此較厚的層是所要的而且根據可利用的製程的情形中，所述柱凸塊970並未被製造成和所述模製層953一樣高。例如，切割膠帶(晶圓在切割期間是位在其上的膠帶)可能是市場上不可購得的、或者對於超過某一高度(例如，約100um的高度)的柱凸塊而言可能不是符合成本效益的。在此例子中，如同在圖9B中所繪，所述模製層953可被拋光、及/或被拋光至一高度以達到所述結構900的機械穩定性。由於在所述模製層953以及所述柱凸塊970之間的高度差異，孔洞968是被形成在所述模製層953中以打開至所述柱凸塊970的路徑，例如是用於電性接觸。各種的技術可被利用以根據圖案來形成所述孔洞，其包含但不限於光微影及蝕刻、及/或利用雷射鑽孔製程。如同在以下敘述的，當金屬化層1013(例如，圖10)被加入時，增加所述金屬化層1013是利用構成所述金屬化層1013的導電材料(例如，Cu、Ti、W、Al)來填入所述孔洞968。在此例子中，所述金屬化既填入所述孔洞968以產生電連接，其亦形成(例如，圖案化的)扇出分布層。
圖10是描繪一結構1000，其包含：1)在圖9A中的特點；2)前述的金屬化層1013；以及3)額外的鈍化層1077。在圖10描繪的例子中，所述金屬化層1013是扇出RDL。除了增加此金屬化層1013之外，所述方法亦可包含形成前述的額外的鈍化層1077(例如，聚醯胺)，以在所述模製區域1053的表面上(其在被拋光之後可能是粗糙的)產生額外的平滑及平坦化。若此額外的鈍化層1077被加入作為一種製造方法的部分，則鈍化層1077是在形成所述金屬化層1013之前被加入，並且接著開口1061被形成至所述柱凸塊1070。這些開口1061可以作用以露出在原始的矽晶圓的每一個晶粒1073a-1073c的底表面1042上的柱凸塊1070。
回到圖2，在此例子中，所述方法包含在所述金屬化層上沉積防止電性短路的鈍化層(255)。此特點可被稱為金屬化分布。因此在某些實例中，所述鈍化層被稱為防止電性短路的層，因為所述鈍化層沉積在所述RDL層(及/或UMP層)上，以增加可靠度並且避免電性短路。不同的材料被用來形成此層，其包含但不限於聚醯胺、環氧樹脂、及/或焊料遮罩。所述層可以利用光微影在一或多個位置來加以開口，用以電連接墊至所述金屬化層。圖11是描繪圖10的結構，其增加所述防止電性短路的鈍化層1118(例如，聚醯胺、環氧樹脂、及/或焊料遮罩)。開口1179亦在此層中被形成，以便於露出在原始的矽晶圓的每一個晶粒1173a-1173c的底表面1142上的柱凸塊1170。
回到圖2及7，當形成扇出區域時(245)，所述晶粒的作用表面實際耦接至扇出載體(705)，並且在圖2描繪的例子中，此扇出載體被釋放。因此，所述方法包含釋放所述扇出載體(265)。釋放此載體露出作用裝置表面(亦即，所述晶粒的作用表面、以及與所述作用表面為連續的所述第一空間以及所述第二空間的表面)。圖12A-12B描繪在扇出載體移除製程中的不同時點處在此論述的結構。如同在圖12A中所繪，釋放所述載體1288可包含利用一種黏著材料以將第二載體1204(例如，玻璃、矽、金屬、聚對苯二甲酸乙二酯、及/或膠帶)附接至所述防止電性短路的鈍化層1218。例如，此第二載體1204在高度上可以是約0.25mm到約1mm。若膠帶被使用作為所述第二載體1204，則其在高度上可以是約0.1mm到約0.3mm。施加所述第二載體1204的可能的原因是用以在所述扇出載體1288的移除期間達成機械穩定性。
在某些例子中，將此第二載體1204保持至所述防止電性短路的鈍化層1218的是例如臨時的接合層1206，其例如是膠帶(例如，雙面的)、或是一種黏著材料(例如，黏著的環氧樹脂)。為了從所述晶粒的作用表面去耦接所述扇出載體，各種的(層釋放)技術可被利用，其包含但不限於施加機械壓力、加熱所述扇出載體、及/或施加溶劑。一旦所述載體1288已經被釋放後，如同在圖12B中所繪，所述作用表面1210是根據圖2而被製備的，因而其例如可被利用作為感測器(例如，生物感測器)(265)。製備所述感測器(265)可以牽涉到清洗所述作用表面1210、以及處理所述作用表面1210。各種的技術可被利用在此製備中，其包含但不限於：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面及/或烘烤所述作用表面1210。所述表面的製備產生所述化學塗層108(圖1)。如同前述的，所述第二載體1204可以是膠帶，因此，在製備所述作用表面1210之前，此第二載體1204可被更加剛性的載體物質(例如，玻璃、矽、聚對苯二甲酸乙二酯(PET)、及/或金屬)所取代。圖12C描繪在所述感測器已經製備之後的圖12A-12B的結構1200，因此所述結構在每一個晶粒1273a-1273c的作用表面1210的一部分上包含化學塗層1208。
回到圖2，所描繪的方法包含利用所產生的結構作為在流體槽中的感測器(275)。圖13是描繪用以製備及實施所產生的結構1200(例如，圖12C)成為所述流體槽100(例如，圖1)以作為感測器或偵測器的製程的揭露的例子的細節的工作流程1300。參照圖13，利用所產生的結構包含在所述作用表面之上形成流體的流動通道(例如，圖1的192)(1305)。形成此通道例如包含附接蓋子(例如，玻璃蓋子)至所述模具(例如，圖12C的1253)以在所述作用表面(例如，圖12C的1210)以及所述蓋子之間形成流體的流動通道(1315)。形成所述通道(例如，圖1的192)亦包含從所述防止電性短路的鈍化層(例如，圖12C的1218)移除所述第二載體(例如，圖12C的1204)(1325)以產生給定的結構。形成所述通道(例如，圖1的192)的製程亦包含切割所述給定的結構成為子結構；每一個子結構(例如，圖1的100)包括至少一晶粒以及至少一蓋子(1325)。所述子結構可作為流體槽利用。
圖14A-14B展示附接蓋子至所述模具(例如，圖12C的1253)以在所述作用表面(例如，圖12C的1210)以及所述蓋子之間形成流體的流動通道的兩個例子(例如，圖13的1315)。在圖14A中，所述蓋子1490a-1490c是在晶圓層級被附接的，在此例子中所述蓋子藉由產生亦被稱為中介體的堤壩1447a-1447b(例如，用環氧樹脂或黏著劑)來附接。(微)流體的流動通道1492在所述堤壩1447a-1447b、蓋子1490a-1490c、以及作用表面(例如，圖12C的1210)之間流動。在所描繪的例子中，所述堤壩1447a-1447b是將所述蓋子1490a-1490c接合到所述結構1401(例如，所述晶圓封裝)之上的黏著劑，所述結構1401亦即所述流體槽1400的底部。在某些例子中，所述堤壩1447a-1447b的厚度是在約40um-120um的範圍內。在圖14B中，拾放個別的蓋子1490a-1490c以安裝在所述結構1401之上。在此例子中，所述蓋子附接至所述結構1401的模具區域1453。所述附接可以利用黏著劑或環氧樹脂並且接著溫度固化來加以達成。
參照圖13，所述第二載體(例如，圖14A-14B的1404)是從所述給定的結構(例如，圖14A-14B的1400)移除(1335)。在此實施方式中，此移除將所述蓋子(例如，圖14A-14B的1490a-1490c)留在所述結構上(例如，所述晶圓封裝、模製CMOS)(例如，圖14A-14B的1401)。被利用以移除此載體的技術可包含但不限於雷射技術、機械技術(例如，施加壓力、或是去接合所述膠帶或黏著劑)。如同在圖13中所述的，(在所述第二載體的移除之後)所產生的結構被單粒化(1345)。所述單粒化可以利用以下的技術中的一或多個而被達成：切割所產生的結構、或是將所述結構設置在切割膠帶上並且接著切割所述結構。所述切割製程可包含劃線且折斷、機械式鋸開、及/或雷射切割。所述切割製程可以在垂直的方向上加以實行。在所述單粒化期間，在某些情況中，保護膠帶是被施加至所述蓋子以密封蓋子且保護蓋子，包含防止來自切割程序的水洩漏到所述流動通道中。
圖15A-15B是工作流程1500，其描繪一種用於製造感測器系統之方法，所述感測器系統包含但不限於生物感測器系統，例如是在圖1中所描繪者。所述方法包含獲得被接合(例如，經由環氧樹脂、樹脂、及/或黏著劑)至所述矽晶圓的上表面的第一載體(1505)。圖3是此獲得的結構300的一舉例說明的例子，其包含被接合到所述矽晶圓330的上表面310的第一載體312(例如，TSV玻璃載體)。如同在圖3中所繪，(一或多個)TSV 320延伸穿過所述矽晶圓330以及鈍化層340。所述鈍化層340可包括一或多個層，並且在某些例子中亦可被理解為鈍化堆疊，其可包含金屬化層(其可以是重分佈層(RDL))。此鈍化層340是被設置在所述矽晶圓330的底表面342之下。所述TSV的每一個的一部分是透過在所述鈍化層340中的每一個開口350而被露出。
回到圖15A-15B，所述方法亦包含在所述鈍化堆疊中的所述開口上製造柱凸塊(作為電性接點的一個例子)(1515)。如同前述的，圖4是強化的結構400的圖示，所述結構包含具有所述柱凸塊470的圖3的最初的結構。參照圖4，在某些例子中，所述柱凸塊470是藉由利用電鍍及/或濺鍍技術中的一或多個，而被製造及/或沉積在所述開口450上。此鈍化層440可以是RDL。在所述鈍化層是RDL的某些例子中，在所述鈍化層440中的前述開口450是利用電鍍及濺鍍技術中的一或多個而被形成。所述方法包含從所述矽晶圓的所述上表面去接合所述第一載體(1525)。例如，此去接合可以藉由各種的層釋放技術來促成，所述層釋放技術包含但不限於施加溶劑至所述第一載體以及所述矽晶圓的所述上表面，以從所述矽晶圓的所述上表面去接合所述第一載體，並且清潔所述矽晶圓的所述上表面。在其它例子中，所述去接合是藉由利用機械力、紫外線波、熱、等等來促成。
如同在圖15A-15B中所述的，所揭露的方法可包含切割(在所述舉例說明的例子中是垂直地切割)所述矽晶圓成為包括晶粒的子區段，使得每一個晶粒包括所述矽晶圓的所述上表面的一部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個TSV的至少兩個TSV、以及在所述晶粒的第二表面上的所述一或多個柱凸塊中的至少兩個，所述晶粒的所述第二表面是平行於所述作用表面(1535)。此方法包含耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間(1545)。在另一特點中，所述方法包含藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層(1555)。此例子的另一特點是拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個以及所述模製層的所述拋光後的頂表面形成連續的表面(1565)。
在此例子中有一特點是藉由以圖案來在所述連續的表面上塗覆金屬以形成金屬化層(1575)。所述方法繼續在所述金屬化層上沉積防止電性短路的鈍化層(1585)。所述金屬化層例如可包含根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個的位置不同之位置處分佈額外的柱凸塊。所述金屬化層可包含根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個的位置處分佈額外的柱凸塊。
回到圖15A-15B，在此例子中，所述方法包含在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接墊至所述金屬化層(1586)。所述方法包含釋放所述扇出載體以露出作用裝置表面，所述作用裝置表面包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面(1587)。為了釋放所述扇出載體，所用的製程的一個例子包含：1)利用一種黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及2)利用各種的層釋放技術以從所述晶粒的所述作用表面去耦接(de-couple)所述扇出載體，其包含但不限於：施加機械壓力、加熱所述扇出載體以及施加溶劑。
回到圖15A-15B，所述方法包含製備所述作用裝置表面以作用為感測器(1588)。此製備可以牽涉到：清洗所述作用裝置表面；以及利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面及/或烘烤所述作用裝置表面。
所述方法亦包含附接一或多個蓋子至所述模具的一部分，以形成用於在所述作用裝置表面以及所述一或多個蓋子之間的流體的流動通道的空間(1592)。為了產生所述感測器系統，所述方法包含切割所產生的結構成為子結構、以及從所述防止電性短路的鈍化層移除所述第二載體(1595)。每一個子結構包括至少一晶粒以及至少一蓋子；每一個子結構包括所述感測器系統。
圖16A-16B也是工作流程1600，其描繪一種用於製造感測器系統(例如是在圖1中所描繪)之方法。所述方法包含獲得被接合(例如，經由環氧樹脂、樹脂及/或黏著劑)至所述矽晶圓的上表面的第一載體(1605)。圖3是此獲得的結構300的舉例說明的例子，所述結構包含被接合到所述矽晶圓330的上表面310的第一載體312(例如，TSV玻璃載體)。如同在圖3中所繪，(一或多個)TSV 320延伸穿過所述矽晶圓330以及鈍化層340。所述鈍化層340可包括一或多個層，並且在某些例子中亦可被理解為鈍化堆疊，其可包含金屬化層(其可以是重分佈層(RDL))。此鈍化層340是被設置在所述矽晶圓330的底表面342之下。所述TSV的每一個的一部分是透過在所述鈍化層340中的每一個開口350而被露出。
回到圖16A-16B，所述方法亦包含在所述鈍化堆疊中的所述開口上製造柱凸塊(1615)。如同前述的，圖4是強化的結構400的圖示，所述結構包含具有所述柱凸塊470的圖3的最初的結構。參照圖4，在某些例子中，所述柱凸塊470是藉由利用電鍍及/或濺鍍技術中的一或多個而被製造及/或沉積在所述開口450上。此鈍化層440可以是RDL。在所述鈍化層440是RDL的某些例子中，在所述鈍化層440中的前述開口450是利用電鍍及濺鍍技術中的一或多個而被形成。所述方法包含從所述矽晶圓的所述上表面去接合所述第一載體(1625)。例如，此去接合可以藉由施加溶劑至所述第一載體以及所述矽晶圓的所述上表面，以從所述矽晶圓的所述上表面去接合所述第一載體，並且清潔所述矽晶圓的所述上表面來促成。在其它例子中，所述去接合是藉由利用機械力、紫外線波、熱、等等來促成。
如同在圖16A-16B中所述的，所揭露的方法可包含切割所述矽晶圓成為包括晶粒的子區段，使得每一個晶粒包括所述矽晶圓的所述上表面的一部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少兩個矽穿孔、以及在所述晶粒的一第二表面上的所述一或多個柱凸塊中的至少兩個，所述晶粒的所述第二表面是平行於所述作用表面(1635)。此方法包含耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間(1645)。在另一特點中，所述方法包含藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層(1655)。另一特點是拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個以及所述模製層的所述拋光後的頂表面形成連續的表面(1665)。
相對於圖15A-15B，此方法亦包含在所述連續的表面上形成新的鈍化層以平坦化所述連續的表面(1666)。所述方法包含在所述新的鈍化層中形成開口，以露出在每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個(1667)。
在此例子中有一特點是藉由在所述新的鈍化層上塗覆金屬以形成金屬化層(1675)。所述方法繼續在所述金屬化層上沉積防止電性短路的鈍化層(1685)。所述金屬化層例如可包含根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個的位置不同之位置處分佈額外的柱凸塊。所述金屬化層可包含根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少兩個的位置處分佈額外的柱凸塊。
回到圖16A-16B，在此例子中，所述方法包含在所述防止電性短路的鈍化層的一或多個位置處形成開口，以電連接墊至所述金屬化層(1686)。所述方法包含釋放所述扇出載體以露出作用裝置表面，其包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面(1687)。為了釋放所述扇出載體，所使用的製程的例子包含：1)利用一種黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及2)利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體、以及施加溶劑。
回到圖16A-16B，所述方法包含製備所述作用裝置表面以作用為感測器(1688)。此製備可以牽涉到：清洗所述作用裝置表面；以及利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、利用所述化學溶液來噴塗所述作用裝置表面、機械式拋光所述作用裝置表面及/或烘烤所述作用裝置表面。
所述方法亦包含附接一或多個蓋子至所述模具的一部分，以形成用於在所述作用裝置表面以及所述一或多個蓋子之間的流體的流動通道的空間(1692)。為了產生所述感測器系統，所述方法包含切割所產生的結構成為子結構、以及從所述防止電性短路的鈍化層移除所述第二載體(1695)。每一個子結構包括至少一晶粒以及至少一蓋子；並且其中每一個子結構包括所述感測器系統。
在所述圖式中的流程圖及方塊圖是描繪根據本實施方式的各種例子的系統、方法、以及電腦程式產品的架構、功能及操作的可能的實施方式。就此點而言，在所述流程圖或方塊圖中的每一個區塊可以代表一模組、區段、或是部分的指令，其包括一或多個可執行的指令以用於實施所指明的邏輯功能。在某些替代的實施方式中，在所述區塊中指出的功能可以不按照在所述圖式中指出的順序來發生。例如，被展示為連續的兩個區塊事實上可以實質同時被執行、或是所述區塊有時可以用相反的順序來執行，此是依據所牽涉到的功能而定。亦將會注意到的是，所述方塊圖及/或流程圖的每一個區塊、以及在所述方塊圖及/或流程圖中的區塊的組合可以藉由特殊用途的硬體為基礎的系統來實施，其執行所指明的功能或動作、或是實行特殊用途的硬體以及電腦指令的組合。
在此所用的術語只是為了描述特定的例子之目的而已，因而並不欲為限制性的。如同在此所用的，除非上下文有清楚相反地指出，否則所述單數形“一”、“一個”以及“所述”也欲包含複數形。進一步將會理解到的是，所述術語“包含”及/或“包括”當被用在此說明書時，其指明所陳述的特點、整數、步驟、操作、元件、及/或構件的存在，但是並不排除一或多個其它特點、整數、步驟、操作、元件、構件、及/或其之群組的存在或增加。
在以下的請求項中的所有手段或步驟功能元件(若有的話)的對應的結構、材料、動作、以及等同物是欲包含任何用於執行所述功能的結構、材料、或是動作結合如同明確所主張的其它主張的元件。一或多個例子的說明已經為了舉例及說明之目的而被提出，但是並不欲為窮舉的、或是被限制到所揭露的形式。對於所述技術中具有通常技能者而言，許多修改及變化都將會是明顯的。所述例子是被選擇及敘述以便於最佳解說各種的特點以及實際的應用，並且使得其他在此項技術中具有普通技能者能夠理解具有適合所思及的特定用途的各種修改的各種例子。
應該體認到的是，先前的概念以及在以下更加詳細描述的額外的概念的所有組合(假設此種概念不會相互不一致的)是被思及為在此揭露的標的之部分，以至少達成如同在此所述的益處。尤其，出現在此揭露內容的結尾處的請求項標的之所有的組合是被思及為在此揭露的標的之部分。亦應該體認到的是，明確在此被採用的術語亦可能出現在任何被納入作為參考的揭露內容中，但是其應該被授予一最和在此所揭露的特定概念一致的意義。
此被書面說明是利用例子來揭示所述標的，並且亦使得任何熟習此項技術者能夠實施所述標的，其包含完成及利用任何裝置或系統以及執行任何被納入的方法。所述標的之可授予專利的範疇是藉由所述請求項所界定，並且可包含熟習此項技術者所思及的其它例子。此種其它例子是欲在所述請求項的範疇之內，只要它們具有的結構元件與所述請求項的字面語言並無不同、或是它們包含與所述請求項的字面語言無實質差異的等同的結構的元件。
將瞭解到的是，以上的說明是欲為舉例說明的，而非限制性的。例如，上述的例子(及/或其之特點)可以與彼此組合地加以利用。此外，可以做出許多修改以將一特定的情況或材料調適至所述各種的例子的教示，而不去接合其範疇。儘管在此所述的材料的尺寸及類型是欲定義所述各種例子的參數，但它們絕非是限制性的，而且僅僅是藉由舉例來提供的。許多其它例子對於具有此項技術中的技能者而言，在檢視以上的說明之後將會是明顯的。因此，所述各種例子的範疇應該是參考所附的請求項、以及此種請求項被授予的等同物的完整範疇來決定。在所附的請求項中，所述術語“包含”以及“其中”是被使用作為所述個別的術語“包括”以及“其中”的簡明英語的等同物。再者，在以下的請求項中，所述術語“第一”、“第二”以及“第三等等是僅僅被使用作為標記而已，因而並不欲在其對象上施加數字的要求。術語“根據”的形式在此是涵蓋其中一元件是部分根據的關係、以及其中一元件是完全根據的關係。所述術語“定義的”形式是涵蓋其中一元件是部分被定義的關係、以及其中一元件完全被定義的關係。再者，以下的請求項的限制條件並未用手段功能的格式來撰寫，因而並不欲根據第35號美國法典第112條第六項來加以解釋，除非且直到此種請求項限制條件明確地使用所述措辭“用於…的手段(means for)”，接著是功能的陳述而無進一步的結構。將瞭解到的是，並不一定所有上述的此種目標或優點都可以根據任何特定的例子來達成。因此，例如，熟習此項技術者將會體認到在此所述的系統及技術可以用一種達成或最佳化如同在此教示的一優點或是優點的群組的方式來體現或實行，而不一定達成其它如同可能在此教示或建議的目標或優點。
儘管所述標的已經只相關有限數量個例子來詳細地敘述，但是應該輕易理解到所述標的並不限於此種被揭露的例子。而是，所述標的可加以修改來納入至此未被敘述，但是其與所述標的之精神及範疇相稱的的任意數量的變化、改變、替代或等同的配置。此外，儘管所述標的之各種例子已經加以敘述，但將瞭解到的是，本揭露內容的特點可以只包含所述例子中的某些個。再者，儘管某些例子是被描述為具有某個數量的元件，但將會瞭解到的是所述標的可以在小於或大於所述某個數量的元件下加以實施。於是，所述標的並非被視為受限於先前的說明，而是只受限於所附的請求項的範疇。
100:流體槽 108:化學塗層 110:作用表面 120:TSV 130:矽晶圓 140:鈍化層 147:堤壩 150:開口區域 160:墊 170:柱凸塊 180:扇出區域 182:鈍化層 184:鈍化層 186:開口 190:蓋子 192:流體的流動通道 200:工作流程 205:步驟 215:步驟 225:步驟 235:步驟 245:步驟 255:步驟 265:步驟 275:步驟 300:結構 310:上表面 312:第一載體 330:矽晶圓 340:鈍化層 342:底表面 350:開口 400:強化的結構 412:第一載體 430:矽晶圓 440:鈍化層 450:開口 470:柱凸塊 510:上表面/作用表面 520:TSV 530:矽晶圓 540:底表面 570:柱凸塊 572:第二載體 573a-573c:晶粒 610:作用表面 620:TSV 660:RDL墊 670:柱凸塊 673a-673c:晶粒 684:犧牲/臨時的接合層 688:扇出載體 691:空間 700:工作流程 705:步驟 715:步驟 725:步驟 853:模製層 870:柱凸塊 873a-873c:晶粒 900:結構 953:模製層 968:孔洞 970:柱凸塊 973a-973c:晶粒 1000:結構 1013:金屬化層 1042:底表面 1053:模製區域 1061:開口 1070:柱凸塊 1073a-1073c:晶粒 1077:額外的鈍化層 1118:鈍化層 1142:底表面 1170:柱凸塊 1173a-1173c:晶粒 1179:開口 1200:結構 1204:第二載體 1206:臨時的接合層 1208:化學塗層 1210:作用表面 1218:防止電性短路的鈍化層 1273a-1273c:晶粒 1288:扇出載體 1300:工作流程 1305:步驟 1315:步驟 1325:步驟 1335:步驟 1345:步驟 1400:流體槽 1401:結構 1404:第二載體 1447a-1447b:堤壩 1453:模具區域 1490a-1490c:蓋子 1492:流體的流動通道 1500工作流程 1505:步驟 1515:步驟 1525:步驟 1535:步驟 1545:步驟 1555:步驟 1565:步驟 1575:步驟 1585:步驟 1586:步驟 1587:步驟 1588:步驟 1592:步驟 1595:步驟 1600工作流程 1605:步驟 1615:步驟 1625:步驟 1635:步驟 1645:步驟 1655:步驟 1665:步驟 1666:步驟 1667:步驟 1675:步驟 1685:步驟 1686:步驟 1687:步驟 1688:步驟 1692:步驟 1695:步驟
一或多個特點是特別被指出，並且在本說明書的結尾的請求項中清楚地主張為實例。前述內容以及一或多個特點的目標、特點及優點從以下的詳細說明結合所附的圖式來看是明顯的，其中： [圖1]是描繪流體槽的一個例子，其包含矽晶圓的作用(光敏的)表面； [圖2]是描繪工作流程，其描繪一種製造用於感測器系統的裝置(例如是圖1的流體槽)的製程； [圖3]是描繪晶圓結構的一個例子，其例如是透過圖2的工作流程而被整合到流體槽中； [圖4]是描繪具有柱凸塊的圖3的最初的結構的一個例子； [圖5A-5B]是描繪圖4的結構在第一載體被去接合之後的不同的例子； [圖6]是在圖5A-5B中描繪的晶粒在其作用表面實際耦接至扇出載體的個例子； [圖7]是描繪工作流程，其更細地描繪圖2的工作流程的包含形成扇出區域的某些特點的例子； [圖8]是描繪在晶粒之上而且在所述晶粒的具有柱凸塊的表面上被形成有模製層的結構； [圖9A-9B]是描繪圖8的結構在所述模製層被拋光之後的例子，其產生具有兩個不同高度的模製層； [圖10]是描繪透過包含在圖2中敘述的方法之方法所形成的結構的一個例子，當相較於圖9的結構時，其包含金屬化層、扇出重分佈層以及額外的鈍化層； [圖11]是描繪圖10的結構的一個例子，其增加防止電性短路的鈍化層； [圖12A-12C]是描繪在製程中的不同時點的在此論述的結構，其是從包含在所述結構的背面利用載體以及增加塗層至所述結構的作用表面的所述結構移除扇出載體； [圖13]是描繪工作流程，其描繪製備及實施在此所述的結構作為感測器或偵測器至所述流體槽100中的製程的例子； [圖14A-14B]是描繪利用在此揭露的方法所形成的附接蓋子至所述模具，以在所述作用表面以及流體槽的所述蓋子之間形成流體的流動通道的不同的例子； [圖15A-15B]是工作流程，其描繪一種用於製造感測器系統之方法的各種特點；以及 [圖16A-16B]是工作流程，其描繪一種用於製造感測器系統之方法的各種特點。
100:流體槽
108:化學塗層
110:作用表面
120:TSV
130:矽晶圓
140:鈍化層
147:堤壩
150:開口區域
160:墊
170:柱凸塊
180:扇出區域
182:鈍化層
184:鈍化層
186:開口
190:蓋子
192:流體的流動通道

Claims (51)

  1. 一種方法，其包括： 獲得被接合到所述矽晶圓的所述上表面的第一載體，其中一或多個矽穿孔是延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊是被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的部分是透過在所述鈍化堆疊中的一或多個開口的一開口而被露出，其中每一個被露出的部分是耦接至一或多個電性接點； 從所述矽晶圓的所述上表面去接合所述第一載體；以及 切割所述矽晶圓成為包括晶粒的子區段，使得每一個晶粒包括所述矽晶圓的所述上表面的部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔、以及在所述晶粒的第二表面上的所述一或多個電性接點的至少一電性接點，所述晶粒的所述第二表面是平行於所述作用表面。
  2. 如請求項1之方法，其進一步包括： 形成扇出區域，所述形成包括： 耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間； 藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層；以及 拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點以及所述模製層的所述拋光後的頂表面形成一連續的表面。
  3. 如請求項2之方法，其中所述連續的表面包括具有相等的高度及厚度的平坦的電性接點。
  4. 如請求項2之方法，其進一步包括： 藉由在所述連續的表面上以圖案來塗覆金屬以形成金屬化層。
  5. 如請求項4之方法，其中所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置不同之位置處分佈額外的電性接點。
  6. 如請求項4之方法，其中所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置處分佈額外的電性接點。
  7. 如請求項4之方法，其中在所述連續的表面上塗覆所述金屬包括： 利用光微影技術以產生所述圖案； 電鍍所述圖案，其中所述電鍍包括在所述一或多個開口上沉積，其中所述一或多個開口包括光阻；以及 剝除所述光阻以露出所述金屬化層。
  8. 如請求項2之方法，其進一步包括： 在所述連續的表面上形成新的鈍化層以平坦化所述連續的表面； 在所述新的鈍化層中形成開口以露出在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點；以及 藉由在所述新的鈍化層上以圖案來塗覆金屬以形成金屬化層。
  9. 如請求項4之方法，其進一步包括： 在所述金屬化層上沉積防止電性短路的鈍化層；以及 利用光微影在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接至所述金屬化層。
  10. 如請求項9之方法，其進一步包括釋放所述扇出載體以露出作用裝置表面，其包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面，所述釋放包括： 利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及 利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
  11. 如請求項10之方法，其中所述第二載體是由以下所構成的群組所選的材料所構成：玻璃、矽、金屬、聚對苯二甲酸乙二酯以及膠帶。
  12. 如請求項9之方法，其進一步包括： 製備所述作用裝置表面以作用為感測器。
  13. 如請求項12之方法，其中所述製備包括： 清洗所述作用裝置表面；以及 利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、用所述化學溶液來噴塗所述作用裝置表面、利用機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
  14. 如請求項12之方法，其進一步包括： 在所述作用裝置表面之上形成流體的流動通道，其包括： 附接一或多個蓋子至所述模具的一部分以在所述作用裝置表面以及所述一或多個蓋子之間形成所述流體的流動通道；以及 從所述防止電性短路的鈍化層移除所述第二載體，以產生所產生的結構。
  15. 如請求項14之方法，其進一步包括： 切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子。
  16. 如請求項1之方法，其中所述鈍化堆疊包括金屬化層。
  17. 如請求項16之方法，其中所述金屬化層包括重分佈層。
  18. 如請求項1之方法，其中所述獲得包括在所述鈍化堆疊中的所述一或多個開口上製造所述一或多個電性接點。
  19. 如請求項18之方法，其中所述製造利用由以下所構成的群組所選的技術來加以達成：電鍍技術以及濺鍍技術。
  20. 如請求項1至19的任一項之方法，其中所述第一載體包括玻璃載體，並且其中所述載體是利用由以下所構成的群組所選的接合劑來接合至所述影像感測器的所述作用表面：環氧樹脂、樹脂以及黏著劑。
  21. 如請求項1至19的任一項之方法，其中所述矽晶圓包括互補金屬–氧化物–半導體。
  22. 如請求項1至19的任一項之方法，其進一步包括： 在切割所述矽晶圓成為子區段之前，將所述矽晶圓設置在第二載體上，使得所述第二載體耦接至所述鈍化堆疊； 在形成扇出區域之前，從所述矽晶圓釋放所述第二載體。
  23. 如請求項22之方法，其中所述第二載體包括膠帶，並且其中所述釋放包括施加由以下所構成的群組所選的元素：熱能以及紫外線輻射。
  24. 如請求項2至19的任一項之方法，其中耦接所述晶粒的所述作用表面至所述扇出載體包括在所述作用表面以及所述扇出載體之間形成臨時的接合層，其中所述臨時的接合層是在所述扇出區域的形成期間保護所述作用表面。
  25. 如請求項2至19的任一項之方法，其中所述模製層被沉積到達大於在每一個晶粒的所述第二表面上的所述至少一電性接點的高度之高度。
  26. 如請求項1至19的任一項之方法，其中每一個晶粒包括光偵測裝置。
  27. 如請求項2至19的任一項之方法，其中形成所述模製層進一步包括固化所述模具以達到機械穩定性。
  28. 如請求項27之方法，其中所述固化是在約攝氏一百度到約攝氏一百八十度的溫度。
  29. 如請求項27之方法，其中所述固化是約三十分鐘到約三百分鐘。
  30. 如請求項9之方法，其中所述防止電性短路的鈍化層包括由以下所構成的群組所選的材料：聚醯胺、環氧樹脂以及焊料遮罩。
  31. 如請求項1至19的任一項之方法，其中所述一或多個電性接點包括一或多個柱凸塊。
  32. 一種方法，其包括： 獲得被接合到所述矽晶圓的上表面的第一載體，其中一或多個矽穿孔延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的一部分是透過在所述鈍化堆疊中的一或多個開口中的開口而被露出； 在所述鈍化堆疊中的所述開口上製造一或多個柱凸塊； 從所述矽晶圓的所述上表面去接合所述第一載體；以及 切割所述矽晶圓成為包括晶粒的子區段。
  33. 如請求項32之方法，其中所述晶粒的每一個晶粒包括所述矽晶圓的所述上表面的一部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔以及在所述晶粒的第二表面上的所述一或多個柱凸塊的至少一柱凸塊，所述晶粒的所述第二表面平行於所述作用表面。
  34. 如請求項32或33之方法，其進一步包括： 耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生相鄰每一個晶粒的每一個作用表面的第一邊緣的第一空間以及相鄰每一個晶粒的每一個作用表面的第二邊緣的第二空間； 藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層；以及 拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個柱凸塊的所述至少一柱凸塊以及所述模製層的經拋光的所述頂表面形成連續的表面。
  35. 如請求項34之方法，其進一步包括： 藉由在所述連續的表面上以圖案來塗覆金屬以形成金屬化層； 在所述金屬化層上沉積防止電性短路的鈍化層； 在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接至所述金屬化層； 釋放所述扇出載體以露出作用裝置表面，其包括所述晶粒的所述作用表面、以及與所述作用表面為連續的所述第一空間及所述第二空間的表面；以及 製備所述作用裝置表面以作用為感測器。
  36. 如請求項35之方法，其進一步包括： 附接一或多個蓋子至所述模具的一部分，以形成用於在所述作用裝置表面以及所述一或多個蓋子之間的流體的流動通道的空間；以及 切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子，並且其中每一個子結構包括所述感測器系統。
  37. 如請求項35之方法，其中所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個柱凸塊中的所述至少一柱凸塊的位置不同之位置處分佈額外的柱凸塊。
  38. 如請求項35之方法，其中所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個柱凸塊的所述至少一柱凸塊的位置處分佈額外的柱凸塊。
  39. 如請求項35之方法，其中釋放所述扇出載體包括： 利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及 利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
  40. 如請求項35之方法，其中製備所述作用裝置表面以作用為感測器包括： 清洗所述作用裝置表面；以及 利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、用所述化學溶液來噴塗所述作用裝置表面、利用機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
  41. 如請求項39之方法，其進一步包括： 從所述防止電性短路的鈍化層移除所述第二載體。
  42. 一種方法，其包括： 獲得被接合到所述矽晶圓的上表面的第一載體，其中一或多個矽穿孔延伸穿過所述矽晶圓以及鈍化堆疊，其中所述鈍化堆疊是被設置在所述矽晶圓的底表面之下，其中所述一或多個矽穿孔的每一個的一部分是透過在所述鈍化堆疊中的一或多個開口的一開口而被露出，其中一或多個電性接點是被設置在所述鈍化堆疊中的所述一或多個開口上； 從所述矽晶圓的所述上表面去接合所述第一載體；以及 切割所述矽晶圓成為包括晶粒的子區段。
  43. 如請求項42之方法，其中每一個晶粒包括所述矽晶圓的所述上表面的部分，所述矽晶圓的所述上表面的所述部分包括作用表面、所述一或多個矽穿孔的至少一矽穿孔以及在所述晶粒的第二表面上的所述一或多個電性接點的至少一電性接點，所述晶粒的所述第二表面是平行於所述作用表面。
  44. 如請求項42之方法，其中所述獲得包括在所述一或多個開口上製造所述電性接點，其中所述電性接點包括柱凸塊。
  45. 如請求項42至44的任一項之方法，其進一步包括： 耦接所述晶粒的所述作用表面至扇出載體，所述耦接產生與每一個晶粒的每一個作用表面的第一邊緣相鄰的第一空間以及與每一個晶粒的每一個作用表面的第二邊緣相鄰的第二空間； 藉由在所述晶粒的所述第二表面上以及在每一個第一空間以及每一個第二空間中沉積模具來形成模製層，以在所述扇出載體之上形成所述模製層； 拋光所述模製層的頂表面，使得在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點以及所述模製層的經拋光的頂表面形成連續的表面； 在所述連續的表面上形成新的鈍化層以平坦化所述連續的表面； 在所述新的鈍化層中形成開口以露出在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點； 藉由在所述新的鈍化層上以圖案來塗覆金屬以形成金屬化層； 在所述金屬化層上沉積防止電性短路的鈍化層； 在所述防止電性短路的鈍化層的一或多個位置處形成開口，用以電連接至所述金屬化層； 釋放所述扇出載體以露出作用裝置表面，所述作用裝置表面包括所述晶粒的所述作用表面以及與所述作用表面為連續的所述第一空間及所述第二空間的表面； 製備所述作用裝置表面以作用為感測器； 附接一或多個蓋子至所述模具的一部分以在所述作用裝置表面以及所述一或多個蓋子之間形成用於流體的流動通道的空間；以及 切割所產生的結構成為子結構，其中每一個子結構包括至少一晶粒以及至少一蓋子，並且其中每一個子結構包括所述感測器系統。
  46. 如請求項45之方法，其中所述金屬化層包括根據所述圖案而定的扇出重分佈層，所述扇出重分佈層在與每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置不同之位置處分佈額外的電性接點。
  47. 如請求項45之方法，其中所述金屬化層包括根據所述圖案而定的凸塊下層，所述凸塊下層在每一個晶粒的所述第二表面上的所述一或多個電性接點的所述至少一電性接點的位置分佈額外的電性接點。
  48. 如請求項45之方法，其中釋放所述扇出載體包括： 利用黏著材料以將第二載體附接至所述防止電性短路的鈍化層；以及 利用由以下所構成的群組所選的技術以從所述晶粒的所述作用表面去耦接所述扇出載體：施加機械壓力、加熱所述扇出載體以及施加溶劑。
  49. 如請求項45之方法，其中製備所述作用裝置表面以作用為感測器包括： 清洗所述作用裝置表面；以及 利用由以下所構成的群組所選的技術來處理所述作用裝置表面：利用化學溶液來旋轉塗覆所述作用裝置表面、藉由溶膠-凝膠來施加所述化學溶液、用所述化學溶液來噴塗所述作用裝置表面、利用機械式拋光所述作用裝置表面以及烘烤所述作用裝置表面。
  50. 如請求項48之方法，其進一步包括： 從所述防止電性短路的鈍化層移除所述第二載體。
  51. 如請求項46之方法，其中所述額外的電性接點包括柱凸塊。
TW109132590A 2019-09-26 2020-09-21 製造具有在與作用表面平行的表面上的電性接觸的晶圓 TW202113932A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962906515P 2019-09-26 2019-09-26
US62/906,515 2019-09-26

Publications (1)

Publication Number Publication Date
TW202113932A true TW202113932A (zh) 2021-04-01

Family

ID=75166805

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109132590A TW202113932A (zh) 2019-09-26 2020-09-21 製造具有在與作用表面平行的表面上的電性接觸的晶圓

Country Status (5)

Country Link
US (1) US12009352B2 (zh)
EP (1) EP4034867A4 (zh)
CN (1) CN113302726A (zh)
TW (1) TW202113932A (zh)
WO (1) WO2021061474A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116417352B (zh) * 2023-04-07 2023-10-13 江苏中科智芯集成科技有限公司 一种半导体封装结构的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960840B2 (en) * 2008-05-12 2011-06-14 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
US8017439B2 (en) * 2010-01-26 2011-09-13 Texas Instruments Incorporated Dual carrier for joining IC die or wafers to TSV wafers
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8697542B2 (en) * 2012-04-12 2014-04-15 The Research Foundation Of State University Of New York Method for thin die-to-wafer bonding
US9287310B2 (en) * 2012-04-18 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for glass removal in CMOS image sensors
CN106098661B (zh) * 2013-08-05 2019-01-22 日月光半导体制造股份有限公司 半导体组件及其制造方法
US9617150B2 (en) * 2013-10-09 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Micro-electro mechanical system (MEMS) device having a blocking layer formed between closed chamber and a dielectric layer of a CMOS substrate
US9373605B1 (en) 2015-07-16 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. DIE packages and methods of manufacture thereof
KR101812980B1 (ko) * 2016-01-07 2017-12-28 주식회사 에스에프에이반도체 웨이퍼 레벨의 팬 아웃 패키지 및 그 제조 방법
TWI622142B (zh) * 2016-11-07 2018-04-21 財團法人工業技術研究院 晶片封裝體以及晶片封裝方法
EP3685426A4 (en) 2017-09-19 2021-06-09 MGI Tech Co., Ltd. MANUFACTURING OF SEQUENCING FLOW CELLS AT THE SLICE LEVEL
SG11202012495YA (en) * 2019-05-21 2021-01-28 Illumina Inc Sensors having an active surface
US20230146020A1 (en) * 2021-11-05 2023-05-11 Illumina, Inc. Sensor having an active surface

Also Published As

Publication number Publication date
WO2021061474A1 (en) 2021-04-01
CN113302726A (zh) 2021-08-24
US20220216191A1 (en) 2022-07-07
EP4034867A4 (en) 2023-09-27
EP4034867A1 (en) 2022-08-03
US12009352B2 (en) 2024-06-11

Similar Documents

Publication Publication Date Title
US12057309B2 (en) Wafer level sequencing flow cell fabrication
US12062674B2 (en) Sensors having an active surface
JP6849829B2 (ja) センサシステム
US8794050B2 (en) Fluid sample analysis systems
US20230420312A1 (en) Fluidic flow channel over active surface of a die
TW202113932A (zh) 製造具有在與作用表面平行的表面上的電性接觸的晶圓
CA3223107A1 (en) Sensor having an active surface
JP7570237B2 (ja) アクティブ面を有するセンサー
TW202231156A (zh) 實現感測器頂側打線接合
RU2815011C2 (ru) Сенсор с активной поверхностью
TWI857061B (zh) 感測器設備和製造感測器設備之方法