TW202101782A - 半導體光元件的製造方法以及半導體光元件 - Google Patents

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Abstract

本發明提供一種半導體光元件的製造方法，能夠改善包括至少包含In以及As及Sb的半導體層的半導體光元件的光元件特性。本發明的半導體光元件的製造方法包括：第一步驟，於InAs成長用基板上形成蝕刻停止層；第二步驟，形成半導體積層體；第三步驟，形成配電部；第四步驟，經由金屬接合層而與支持基板接合；以及第五步驟，除去InAs成長用基板。

Description

半導體光元件的製造方法以及半導體光元件
本發明是有關於一種半導體光元件的製造方法以及半導體光元件。
先前，已知有將波長1700 nm以上的中紅外區域作為發光波長的中紅外發光的半導體發光部件、及將該中紅外區域作為檢測波長的中紅外區域的半導體光接收部件等在中紅外區域發光或接收光的半導體光接收部件。例如，中紅外發光的半導體發光部件於感測器、氣體分析等用途中廣泛使用。
在將此種半導體光元件的接收及發射光波長設為1.7 μm～12 μm的中紅外區域的情況下，通常構成為將GaAs、InP、InAs、GaSb、InSb等化合物基板自晶格常數小者起依序用作成長用基板，使該些化合物的混晶的組合在成長用基板上磊晶（epitaxial）成長。在該些化合物基板中，InAs、GaSb、InSb化合物基板與成為1.7 μm～12 μm的中紅外區域的發光層的晶格常數接近。因此，認為作為中紅外區域的半導體光元件用的成長用基板，較佳為使用InAs、GaSb、InSb。
例如，專利文獻1中，例如在InAs基板上形成InSbP層之後，形成InAsSbP活性層。在專利文獻1中，對於2.6 μm～4.7 μm的波長，將導電性的InAs基板直接用於發光部件。
另外，專利文獻2記載了在InP基板上形成GaSb層及InGaAsSb系的多重量子阱層來作為光接收部件。並且，記載了在GaSb層中存在受自由載子的影響的光吸收，並且InP基板對波長3 μm～12 μm的光透明。
另外，專利文獻3中揭示了一種在成長用的半絕緣性GaAs基板上形成的，工作波長為1 μm以上的串聯連接型光元件。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特表2015-534270號公報 [專利文獻2]日本專利特開2012-256826號公報 [專利文獻3]日本專利特開2010-238999號公報
[發明所欲解決之課題] 近年來，要求進一步提高發光部件的效率及光接收部件的感度等半導體光元件的特性。此處，專利文獻1～專利文獻3中記載的任一技術中，成長用基板亦直接用作半導體光元件的支持基板。但是，在此種情況下，難以應用在支持基板與半導體層間設置包含絕緣材料及導電材料的配電部來改善半導體光元件的特性的方法。因此，本發明者等人嘗試應用在經磊晶成長而形成在成長用基板上的半導體積層體上設置配電部，將該半導體積層體及配電部和與成長用基板不同的支持基板貼合，然後除去成長用基板的方法（以下，稱為「接合法」）。為了製作以中紅外區域為工作波長的半導體光元件，通常使至少包含In以及As及Sb的InAsSbP系III-V族化合物半導體在成長用基板上磊晶成長。在使用至少包含Sb的InAsSbP系III-V族化合物半導體的情況下，如專利文獻2、專利文獻3般將InP基板或GaAs基板用作成長用基板是一種選擇。但是，考慮到與形成在成長用基板上的半導體層的晶格常數差，在該些成長用基板中，半導體層的結晶性有可能惡化。因此，本發明者等人想起使用InAs基板作為成長用基板。但是，在使用InAs基板作為成長用基板，同時應用接合法以在半導體積層體上形成配電部的情況下，需要除去InAs基板，但是根據本發明者等人的實驗確認到：在不蝕刻在InAs基板上成長的半導體積層體的情況下，作為製造製程不經過過度複雜的步驟難以除去InAs基板。作為新的課題，本發明者等人想到：為了實現使用接合法來設置配電部，且包括至少包含In以及As及Sb的半導體層的半導體光元件的特性改善，需要確立InAs基板的除去技術。若在接合法中能夠適當地除去InAs基板，則能夠配置配電部，因此，具備InAsSbP系III-V族化合物半導體的半導體光元件的特性有望充分改善。
因此，本發明的目的在於提供一種半導體光元件的製造方法，可改善包括至少包含In以及As及Sb的半導體層的半導體光元件的光元件特性。進而，本發明的目的在於提供一種藉由該製造方法製造的半導體光元件。 [解決課題之手段]
本發明者對解決所述課題的方法進行了深入研究，發現一種蝕刻停止層，其在使用接合法時能夠在不蝕刻設置在InAs成長用基板上的半導體積層體的情況下，作為製造製程不經過過度複雜的步驟而除去InAs成長用基板，從而完成了本發明。即，本發明的主旨構成如下。
（1）一種半導體光元件的製造方法，包括： 第一步驟，在InAs成長用基板上形成蝕刻停止層，所述蝕刻停止層包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體； 第二步驟，在所述蝕刻停止層上形成半導體積層體，所述半導體積層體積層有多層包括至少包含In及As的InAsSbP系III-V族化合物半導體的層； 第三步驟，在所述半導體積層體上形成配電部，所述配電部包括具有貫通孔的透明絕緣層及設置於所述貫通孔的歐姆電極部； 第四步驟，至少經由金屬接合層將所述半導體積層體及所述配電部與支持基板接合；以及 第五步驟，除去所述InAs成長用基板，且 所述半導體積層體中的至少一個所述層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
（2）如所述（1）所述的半導體光元件的製造方法，其中構成所述蝕刻停止層的GaAsSb系III-V族化合物半導體至少包含Ga以及As及Sb。
（3）如所述（1）所述的半導體光元件的製造方法，其中所述蝕刻停止層包括超晶格積層體，且 所述超晶格積層體包括包含Ga以及As及Sb的層。
（4）如所述（1）～（3）所述的半導體光元件的製造方法，其中所述半導體積層體依次包括n型包覆層、活性層及p型包覆層。
（5）如所述（4）所述的半導體光元件的製造方法，其中所述半導體積層體具有雙異質結構，且構成所述活性層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
（6）如所述（4）所述的半導體光元件的製造方法，其中所述半導體積層體具有包括障壁層及阱層的量子阱結構，且構成所述障壁層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
（7）如所述（1）～（6）中任一項所述的半導體光元件的製造方法，其中所述半導體光元件的工作波長為3.4 μm以上。
（8）一種半導體光元件，包括： 支持基板； 金屬接合層，設置於所述支持基板的表面； 配電部，位於所述金屬接合層上，且包括具有貫通孔的透明絕緣層以及設置於所述貫通孔的歐姆電極部；以及 半導體積層體，位於所述配電部上，積層多層至少包含In及As的InAsSbP系III-V族化合物半導體而成。
（9）如所述（8）所述的半導體光元件，其中所述半導體積層體依次包括n型包覆層、活性層及p型包覆層。
（10）如所述（9）所述的半導體光元件，其中所述半導體積層體具有雙異質結構，且構成所述活性層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
（11）如所述（9）所述的半導體光元件，其中所述半導體積層體具有包括障壁層及阱層的量子阱結構，且構成所述障壁層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
（12）如所述（8）至所述（11）中任一項所述的半導體光元件，其中所述半導體光元件的工作波長為3.4 μm以上。 [發明的效果]
根據本發明，可提供一種半導體光元件的製造方法，可改善包括至少包含In以及As及Sb的半導體層的半導體光元件的光元件特性。進而，本發明能夠提供一種藉由該製造方法製造的半導體光元件。
於對依照本發明的實施方式進行說明前，預先對以下方面進行說明。
＜組成＞ 首先，本說明書中，於不明確III-V族化合物的組成比而僅表述為「AlInGaAsSbP」的情況下，是指如下任意的化合物：III族元素（Al、In、Ga的合計）與V族元素（As、Sb、P）的化學組成比為1：1，且作為III族元素的Al、In及Ga的比率、以及作為V族元素的As、Sb及P的比率分別不一定。該情況設為包含在III族元素中不含Al、In及Ga的任意一種或兩種元素的情況，且包含在V族元素中不含As、Sb及P的任意一種或兩種的情況者。但是，在明確地記載為「至少包含」具體的III族元素及V族元素中的任一者或兩者的情況下，包含作為記載對象的III族元素及V族元素分別超過0%且100%以下。例如，「至少包含In及Sb」的AlInGaAsSbP中分別包含超過0%且100%以下的In及Sb。在此種情況下，可分別包含亦可不包含除In及Sb以外的Al及Ga以及As及P。另外，AlInGaAsSbP「系」III-V族化合物半導體中可包含任意的摻雜劑。再者，AlInGaAsSbP的各III-V族元素的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。
另一方面，在自「AlInGaAsSbP」的表述中除去具體的III族元素或V族元素來記載的情況下，作為對象的III族元素或V族元素不包含在組成中。例如，在表述為「InAsSbP」的情況下，其組成由通式：（InAsx Sby Pz ）表示，不包含Al及Ga。再者在此種情況下，關於各元素的組成比以下的關係成立，並且V族元素的組成比的合計為1。另外，III族元素的組成比的合計亦為1。 z=1-x-y，0≦x≦1，0≦y≦1，0≦z≦1。
＜p型、n型及i型以及摻雜劑濃度＞ 本說明書中，將作為p型電性地發揮功能的層稱為p型半導體層（有時簡稱為「p型層」），將作為n型電性地發揮功能的層稱為n型半導體層（有時簡稱為「n型層」）。另一方面，於未有意地添加Si、Zn、S、Sn、Mg等特定雜質而不會作為p型或n型電性地發揮功能的情況下，稱為「i型」或「未摻雜」。亦可於未摻雜的III-V族化合物半導體層中混入製造過程中的不可避免的雜質。具體而言，於摻雜劑濃度低（例如小於7.6×1015 atoms/cm3 ）的情況下，本說明書中視為「未摻雜」。Si、Sn、S、Te、Mg、Zn等雜質濃度的值設為藉由二次離子質譜（Secondary Ion Mass Spectroscopy，SIMS）分析而得者。再者，由於在各半導體層的邊界附近摻雜劑濃度的值變化很大，因此將各層的膜厚方向中央的摻雜劑濃度的值設為摻雜劑濃度的值。
＜各層的膜厚及組成＞ 另外，所形成的各層的厚度整體可根據利用掃描型電子顯微鏡或穿透式電子顯微鏡觀察剖面來算出。進而，各層的厚度分別可根據利用穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量散射光譜（Transmission Electron Microscope-Energy Dispersion Spectrum，TEM-EDS）來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
＜實施方式的圖式的對應關係＞ 於對依照本發明的半導體光元件進行說明前，預先對圖1～圖7B的關係進行說明。圖1～圖7B是說明根據本發明的半導體光元件100的製造方法的一實施方式中的各步驟的一系列的示意剖面圖。再者，圖1～圖5與圖6～圖7B中上下反轉。另外，圖8是形成配電部160的步驟（對應於圖4C）中的配電部160的較佳形態的放大圖。再者，原則上對相同或對應的構成要素標註相同的參照編號，省略重覆的說明。另外，依照本發明的半導體光元件大致分為發光型與光接收型兩個實施方式。發光型半導體光元件更包括單一部件結構的半導體發光部件、及在基板上串聯連接有半導體發光部件的半導體光陣列，圖7B的半導體光元件100是半導體發光部件的一形態，圖9的半導體光元件200是半導體光陣列的一形態。再者，各圖中，為了便於說明，將基板及各層的縱橫比率相對於實際的比率誇張地表示。
繼而，說明根據本發明的半導體光元件的製造方法。根據本發明的半導體光元件的製造方法至少包括後述的第一步驟、第二步驟、第三步驟、第四步驟及第五步驟。
在所述第一步驟中，在InAs成長用基板上形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層。在所述第二步驟中，在所述蝕刻停止層上形成半導體積層體，所述半導體積層體積層了多層包括至少包含In及As的InAsSbP系III-V族化合物半導體的層。在所述第三步驟中，在所述半導體積層體上形成配電部，所述配電部包括具有貫通孔的透明絕緣層及設置於所述貫通孔的歐姆電極部。在所述第四步驟中，至少經由金屬接合層將所述半導體積層體及所述配電部與支持基板接合。在所述第五步驟中，除去所述InAs成長用基板。此處，所述半導體積層體中的至少一個所述層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
如上所述，在本發明中，使包括至少包含In以及As及Sb的InAsSbP系III-V族化合物半導體的層在InAs成長用基板上磊晶成長（第二步驟），進而形成配電部（第三步驟）。進而，在本發明中，在與不同於InAs成長用基板的支持基板進行接合之後（第四步驟），除去InAs成長用基板（第五步驟）。因此，在成長用基板上形成包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層（第一步驟）。
以下，首先，藉由製造作為半導體發光部件的半導體光元件100的方法的實施方式的說明，具體說明根據本發明的製造方法。
（第一實施方式：半導體發光部件） 依照本發明的第一實施方式的半導體光元件100的製造方法至少包括：在InAs成長用基板110（圖1）上形成蝕刻停止層130的第一步驟（圖2）；在蝕刻停止層130上形成半導體積層體140的第二步驟（圖3）；在半導體積層體140上形成配電部160的第三步驟（圖4C）；接合支持基板180的第四步驟（圖5）；以及除去成長用基板110的除去步驟（圖6）。如參照圖1～圖7B般，本製造方法亦可更任意地包括：初始緩衝層形成步驟（參照圖2）、金屬反射層形成步驟（參照圖4D）、金屬接合層形成步驟（參照圖5）、初始緩衝層除去步驟（參照圖7A）、蝕刻停止層除去步驟（參照圖7A）及電極形成步驟（參照圖7B）。以下，包括所述任意步驟，依次說明各步驟。
＜第一步驟＞ 參照圖1、圖2。首先，在第一步驟中，在InAs成長用基板110上至少形成包括包含Ga及Sb的GaAsSb系III-V族化合物半導體的蝕刻停止層130。而且，蝕刻停止層130包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體。再者，本製造方法可在第一步驟之前，更包括在InAs成長用基板110的表面形成初始緩衝層120的初始緩衝層形成步驟。在此種情況下，在初始緩衝層120上形成蝕刻停止層130。
＜＜InAs成長用基板＞＞ InAs成長用基板110亦可使用通常可獲取的n型InAs基板、未摻雜的InAs基板、p型InAs基板的任一者。
＜＜蝕刻停止層＞＞ 蝕刻停止層130是相對於蝕刻InAs成長用基板110時的蝕刻液（濃度8M（mol/L）以上的濃鹽酸等，在第五步驟中後述詳細內容）而言蝕刻速度充分小、且在完全除去InAs成長用基板之前不溶解的半導體層。此外，蝕刻停止層130具有可在InAs成長用基板110上成長的晶格常數。
-蝕刻停止層的組成範圍- 當將As組成比設為xE 時，蝕刻停止層130的GaAsSb系III-V族化合物半導體的組成範圍表示為GaAsxE Sb1-xE 。而且，As組成xE 較佳為0≦xE ≦0.4。當As組成xE 超過0.4時，即使是所述蝕刻液，蝕刻停止層亦有被蝕刻的危險，若As組成比xE 在該範圍內，則蝕刻停止層130具備在所述蝕刻液中的不溶性，並且能夠在InAs成長用基板110上磊晶成長。另外，GaAsSb系III-V族化合物半導體亦較佳為至少包含Ga以及As及Sb。即，As組成比xE 亦更佳為0＜xE ，進而佳為0.02≦xE ≦0.13。若As組成比xE 在該範圍內，則能夠降低與InAs成長用基板的晶格常數差。
-蝕刻停止層的層結構- 再者，蝕刻停止層130可包括單層結構，亦可包括多層結構。此外，亦較佳為蝕刻停止層130包括超晶格積層體，該超晶格積層體包括包含Ga以及As及Sb的層。在圖2中，蝕刻停止層130包括依次重覆積層第一層130a及第二層130b而成的超晶格積層體。例如，即使在難以以單層使與成長基板晶格匹配的組成成長的情況下，亦可藉由以臨界膜厚以下的厚度製成相對於成長基板而晶格常數大的組成與晶格常數小的組成的超晶格結構來補償應變。藉由使超晶格結構的蝕刻停止層整體的平均組成的晶格常數接近成長基板的晶格常數，能夠獲得結晶性良好且膜厚充分的蝕刻停止層。另外，在將第一層130a的成分組成表示為GaAsxE1 Sb1-xE1 的情況下，可設為0.08≦xE1 ≦0.80，較佳設為0.10≦xE1 ≦0.40。另外，在將第二層130b的成分組成表示為GaAsxE2 Sb1-xE2 的情況下，可設為0≦xE2 ≦0.08，較佳設為0≦xE2 ≦0.05。此時，在將第一層130a的膜厚表示為t1 、將第二層130b的膜厚表示為t2 的情況下，其平均組成xE3 可表示為（xE1 ×t1 +xE2 ×t2 ）/（t1 +t2 ）。該平均組成xE3 可設為0≦xE3 ≦0.4，更佳為0.02≦xE3 ≦0.13。
-蝕刻停止層的膜厚- 蝕刻停止層130的整體的膜厚並無限制，例如可設為10 nm～200 nm。在蝕刻停止層130包括超晶格積層體的情況下，可將各層的膜厚設為0.05 nm～10.0 nm，可將兩者的組數設為10組～200組。
-初始緩衝層- 如上所述，亦可在InAs成長用基板110的表面形成初始緩衝層120。這是因為能夠防止在InAs成長用基板110上直接形成蝕刻停止層130的情況下的，InAs成長用基板110的基板表面的氧化膜及污染等的影響。藉由使包含InAs的初始緩衝層成長，可期待蝕刻停止層130與初始緩衝層120的界面的潔淨化。藉此，亦可期待經磊晶成長的半導體層的結晶性的提高、或除去成長基板後的表面穩定的效果。
-成長法- 各半導體層可藉由磊晶成長而形成，例如可藉由有機金屬氣相成長（MOCVD：Metal Organic Chemical Vapor Deposition）法或分子束磊晶（MBE：Molecular Beam Epitaxy）法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦（trimethyl indium，TMIn）、作為Ga源的三甲基鎵（trimethyl gallium，TMGa）或三乙基鎵（triethyl gallium，TEGa）、作為As源的胂（AsH3 ）或第三丁基胂（tertiary butyl arsine，TBAs）、作為Sb源的三甲基銻（trimethyl antimony，TMSb）、三乙基銻（triethyl antimony，TESb）、三-二甲基胺基銻（Tris DiMethyl Amino Antimony，TDMASb）、作為P源的膦（PH3 ）或第三丁基膦（tertiary butyl phosphine，TBP），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成InGaAsSbP層。再者，關於進行磊晶成長的其他InGaAsP、GaAsSb，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，只要進而使用與所需相應的摻雜源氣體即可。第二步驟中亦同樣。
＜第二步驟＞ 參照圖3。第二步驟中，於蝕刻停止層130上形成半導體積層體140，所述半導體積層體140積層有多層包括至少包含In及As的InAsSbP系III-V族化合物半導體的層。本實施方式的半導體積層體140依次包括n型包覆層141、活性層145及p型包覆層147。再者，只要活性層形成在p型包覆層及n型包覆層之間，則亦可由p型包覆層及n型包覆層的任一者形成。以下，參照圖3說明在n型包覆層141上依次形成活性層145及p型包覆層147的形態。
＜＜半導體積層體＞＞ 半導體積層體140可設為用n型包覆層141及p型包覆層147夾持活性層145而成的雙異質（Double Hetero，DH）結構。在此種情況下，較佳為構成活性層145的InAsSbP系III-V族化合物半導體包含In以及As及Sb。另外，活性層145為了藉由抑制結晶缺陷而提高光輸出，亦較佳為具有多重量子阱（Multiple Quantum Well，MQW）結構。此種具有多重量子阱結構的活性層145可藉由交替重覆阱層145w及障壁層145b的結構而形成。而且，可將阱層145w設為至少包含In以及As及Sb的InAsSb。另外，可將障壁層145b設為較阱層145w而言能隙大的InAsSbP。藉由所述半導體積層體140，可將半導體光元件100的發光波長設為所需的中紅外區域的波長。
-工作波長（發光波長）- 例如，藉由活性層145的組成變更，可將半導體光元件100的發光峰值波長設為1700 nm～12000 nm（1.7 μm～12 μm）。亦可將半導體光元件100的工作波長（發光波長）設為3.1 μm以上，亦較佳為設為3.4 μm以上。在所述專利文獻1中，作為成長用基板的InAs基板直接用作支持基板，結果InAs會吸收一部分波長小於3.4 μm的中紅外光，即使波長為3.4 μm以上，光吸收亦不是0。在本實施方式中，由於除去InAs成長用基板110，故不會產生InAs基板吸收來自此種活性層的發光的擔心，半導體光元件的光元件特性變得特別有利。
-活性層的組成- 另外，於將阱層145w的成分組成表示為InAsxw Sb1-xw 的情況下，可設為0.7≦xw≦1.0，較佳為設為0.8≦xw≦1.0。另外，於將障壁層145b的成分組成表示為InAsxb P1-xb 的情況下，可設為0.5≦xb≦1，較佳為設為0.8≦xb≦1。再者，若為量子阱結構的情況，則除了InAsP系III-V族化合物的組成變更以外，亦較佳為調整阱層145w與障壁層145b的組成差，對阱層施加應變。
-包覆層的組成- n型包覆層141及p型包覆層147較佳為包括至少含有In及As的InAsP系III-V族化合物半導體的層。這是因為，藉由使n型包覆層141及p型包覆層147不包含Ga，能在除去蝕刻停止層130的情況下可靠地阻止各包覆層的蝕刻。另外，特佳為使用n型InAs作為n型包覆層141，特佳為使用p型InAs作為p型包覆層147。
-半導體積層體的膜厚- 半導體積層體140的整體的膜厚並無限制，例如可設為2 μm～8 μm。另外，n型包覆層141的膜厚亦無限制，例如可設為0.5 μm～5 μm。進而，活性層145的膜厚亦無限制，例如可設為3 nm～1000 nm。另外，p型包覆層147的膜厚亦無限制，例如可設為0.1 μm～3 μm。於活性層145具有量子阱結構的情況下，可將阱層145w的膜厚設為3 nm～20 nm，可將障壁層145b的厚度設為5 nm～50 nm，可將兩者的組數設為1組～50.5組。再者亦較佳為首先形成障壁層145b，繼而，交替地積層N組（N為整數）阱層145w及障壁層145b（膜厚：8 nm），合計形成N.5組。在此種情況下，量子阱結構的兩端成為障壁層145b。
-半導體積層體中的其他半導體層- 另外，雖未圖示，但半導體積層體140亦較佳為於n型包覆層141及p型包覆層147的與活性層145相反的一側（即形成後述的電極的一側）更包括摻雜劑濃度較各包覆層高的接觸層。另外，半導體積層體140亦可於n型包覆層141與活性層145之間、以及活性層145與p型包覆層147之間分別包括i型間隔層。另外。亦可於活性層145與p型包覆層147之間包括p型的電子阻擋層。
＜第三步驟＞ 在第三步驟中，在p型包覆層147上（進一步設置接觸層時為接觸層上）形成配電部160，所述配電部160包括具有貫通孔161A的透明絕緣層161及設置於貫通孔161A的歐姆電極部165。形成配電部160的具體方法是任意的。步驟的順序可有各種選擇。使用圖4A、圖4B及圖4C說明用以形成配電部160的具體形態。
首先在半導體積層體140上成膜透明絕緣層161（圖4A）。作為成膜法，可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法及濺鍍法等公知的方法。其後，在透明絕緣層161上使用光罩形成抗蝕劑圖案。繼而，利用抗蝕劑圖案藉由蝕刻除去透明絕緣層161的一部分，從而形成貫通孔161A（圖4B）。藉由設置貫通孔161A，半導體積層體140的最表面的一部分區域露出。其後，若形成歐姆電極部165，然後利用抗蝕劑圖案剝離，則可形成配電部160。在配電部160中，並列地設置透明絕緣層161及歐姆電極部165。再者，此處，蝕刻透明絕緣層161時的抗蝕劑圖案與剝離歐姆電極部165時的抗蝕劑圖案可使用相同的圖案，亦可重新進行圖案形成。再者，儘管在圖式中為了簡化，歐姆電極部以填充貫通孔161A的方式圖示，但是不限於此。雖然未圖示，但亦可藉由利用抗蝕劑圖案的組合或抗蝕劑圖案，擴大蝕刻時的對抗蝕劑圖案被覆部的蝕刻，而在透明絕緣層161與歐姆電極部之間產生間隙。
歐姆電極部165可以規定圖案分散成島狀而形成。例如可使用Au、AuZn、AuBe、AuTi等作為歐姆電極部165，亦較佳為使用該些的積層結構。例如，可將Ti/Au設為歐姆電極部165。歐姆電極部165的膜厚（或合計厚度）並無限制，可設為例如300 nm～1300 nm、更佳為350 nm～800 nm。
再者，可將透明絕緣層161的膜厚H1 與歐姆電極部165的膜厚H2 的關係設為H1 ≧H2 ，亦較佳設為H1 ＞H2 。該條件下，可將透明絕緣層161的膜厚設為例如360 nm～1600 nm、更佳設為410 nm～1100 nm。另外，亦較佳為將透明絕緣層161的膜厚H1 與歐姆電極部165的膜厚H2 之差H1 -H2 設為10 nm以上且100 nm以下。另外，如上所述在進一步設置接觸層的情況下，可形成為接觸層僅殘留在貫通孔161A中，在此種情況下，亦可將接觸層與歐姆電極部的合計厚度設為膜厚H2 。
另外，可使用SiO2 、SiN、ITO、Al2 O3 及AlN等作為透明絕緣層161，特佳為透明絕緣層161包含SiO2 。原因在於：SiO2 容易利用緩衝氫氟酸（buffered hydrofluoric acid，BHF）等進行蝕刻加工。
-金屬反射層形成步驟- 如圖4D所示，亦較佳為在配電部160上形成金屬反射層171。金屬反射層171較佳為在金屬反射層171的組成中包含50質量%以上的Au。更佳為Au為80質量%以上。金屬反射層171可包括多層金屬層，但構成金屬反射層171的金屬除了Au以外，可使用Al、Pt、Ti、Ag等。例如，金屬反射層171可為僅包含Au的單一層，金屬反射層171中亦可包含兩層以上的Au金屬層。為了確實地進行後續的第五步驟中的接合，較佳為將金屬反射層171的最表層（與半導體積層體140為相反側的面）設為Au金屬層。
例如，可於配電部160（設置有所述間隙時包含間隙）上以Al、Au、Pt、Au的順序將各金屬層成膜，而形成金屬反射層171。可將金屬反射層171中的Au金屬層的一層的厚度設為例如400 nm～2000 nm，可將包含Au以外的金屬的金屬層的厚度設為例如5 nm～200 nm。藉由使用蒸鍍法等通常的方法，可將金屬反射層171成膜而形成。
＜第四步驟＞ 參照圖5。在第四步驟中，至少經由金屬接合層179將半導體積層體140及配電部160與支持基板180接合。在設置金屬反射層171的情況下，亦可將金屬反射層171與金屬接合層179接合。
-金屬接合層形成步驟- 只要在第四步驟之前，藉由濺鍍法或蒸鍍法等於支持基板180的表面預先形成金屬接合層179即可。例如，將所述金屬接合層179與金屬反射層171相向配置並貼合，並於250℃～500℃左右的溫度下進行加熱壓縮接合，藉此可進行兩者的接合。
＜＜金屬接合層＞＞ 可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬（Sn等）形成金屬接合層179，較佳為將該些積層而形成金屬接合層179。例如，可自支持基板180的表面起依次積層厚度400 nm～800 nm的Ti、厚度5 nm～20 nm的Pt、厚度700 nm～1200 nm的Au來形成金屬接合層179。再者，在金屬反射層171與金屬接合層179接合的情況下，為了進行可靠的接合，較佳為將金屬接合層179的最表層設為Au金屬層，亦將金屬反射層171的最表層設為Au，而利用Au-Au擴散進行Au彼此的接合。
＜＜支持基板＞＞ 支持基板180只要是與成長用基板110不同種類的基板即可，除了Si、Ge等半導體基板、Mo、Cu-W等金屬基板之外，亦能夠使用AlN等陶瓷基板為基礎的子安裝基板。由於使用所述接合法，支持基板180亦可與在本實施方式中形成的各半導體層晶格失配。另外，支持基板180根據用途可為絕緣性，但較佳為導電性基板。自加工性及價格方面出發，較佳為將Si基板用於支持基板180。可藉由使用Si基板而使導電性的支持基板180的厚度較先前大幅度變小，亦適合於與各種半導體元件組合的安裝。另外，Si基板與InAs基板相比，就散熱性而言亦有利。
＜第五步驟＞ 參照圖6。在第五步驟中，除去InAs成長用基板110。再者，此處所說的「除去」並不限定於InAs成長用基板110的「完全除去」。在本步驟的「除去」後蝕刻停止層130露出，只要是能夠容易地與蝕刻停止層130一起除去InAs成長用基板110的程度，就允許InAs成長用基板110的一部分殘留。作為利用蝕刻停止層130除去InAs成長用基板110的方法，可僅用濃鹽酸蝕刻InAs成長用基板110，亦可在蝕刻停止層130露出之前的階段，使用濃鹽酸以外的蝕刻液。例如使用硫酸-過氧化氫混合液及鹽酸-過氧化氫混合液等，亦可蝕刻InAs。但是，包含該些混合液的蝕刻液亦蝕刻蝕刻停止層130。因此，僅利用所述混合液難以在規定位置停止蝕刻。因此，在除去InAs成長用基板110的步驟中，較佳為在使蝕刻停止層130露出的最終階段僅用濃鹽酸進行蝕刻。另外，同樣地，亦可藉由濕式蝕刻以外的方法，例如乾式蝕刻或磨削等機械加工除去InAs的一部分。InAs成長用基板110可使用8M以上的濃鹽酸（例如12M的濃鹽酸）並藉由濕式蝕刻而最終除去，可至少藉由蝕刻停止層130使蝕刻結束。再者，由於蝕刻停止層130是GaAsSb系III-V族化合物半導體，因此用濃鹽酸不會除去。例如，可使用氨-過氧化氫混合液並藉由濕式蝕刻除去蝕刻停止層130。
＜＜蝕刻條件＞＞ 如上所述，InAs成長用基板110可使用8M以上的濃鹽酸（例如12M的濃鹽酸）來進行濕式蝕刻。但是，其蝕刻速度慢，若考慮到生產率，則較佳採用以下的蝕刻條件。例如，自生產率的觀點出發，較佳為藉由將包含12M的濃鹽酸的蝕刻液的液溫保持在35℃以上來提高蝕刻速率，在短時間內除去InAs成長用基板110。另外，亦較佳為使用蝕刻速率快並且能沒有各向異性地平坦地進行蝕刻的蝕刻液（例如硫酸-過氧化氫混合液），將InAs成長用基板110除去到中途之後，在使蝕刻停止層130露出的最終階段，藉由具有蝕刻選擇性的濃鹽酸，將InAs基板完全除去。
-初始緩衝層除去步驟及蝕刻停止層除去步驟- 再者，在設置初始緩衝層120的情況下，可使用與其半導體組成對應的蝕刻條件來除去初始緩衝層120。初始緩衝層120為InAs的情況下，與InAs成長用基板110一起被除去。繼而，亦可除去蝕刻停止層130（圖7A）。
-電極形成步驟- 此外，如圖7B所示，可更包括如下步驟：在半導體積層體140上（圖7B中為n型包覆層141上）形成上部電極191、在支持基板180的背面形成背面電極195。上部電極191可包含配線部及墊片部。上部電極191及背面電極195的形成可使用公知的方法，例如可使用濺鍍法、電子束蒸鍍法或電阻加熱法等。
在本實施方式中，藉由經過以上的步驟，能夠製作半導體光元件100。 由於在該半導體光元件中設置配電部160，故可藉由上部電極191與歐姆電極部165擴散電流。因此，在沒有被上部電極191遮擋的位置處的發光變多能夠部分地有助於發光效率的提高。如此，藉由本發明能夠改善光元件特性。再者，在將InAs成長用基板直接用作支持基板的現有技術中，無法採用此種構成。進而，可將支持基板180的相反側的面作為主要的光取出口。另一方面，在將先前的InAs基板作為成長用基板兼支持基板的半導體發光部件中，沒有反射層，自半導體積層體向成長用基板側射出的光的取出效率低。因此，於依照本實施方式的半導體光元件100的情況下，與先前型半導體發光部件相比，於放射光可為窄指向性的方面而言亦有利。
再者，雖未圖示，但依照本實施方式的製造方法亦可更包括在形成背面電極195之前，將支持基板180的厚度研磨至80 μm以上且小於200 μm的範圍內的研磨步驟。另外，若支持基板180的厚度為80 μm以上，則能夠使半導體光元件100小型化，並且能夠充分地處理。
如圖7B圖示般，能夠藉由以上的製造方法獲得的半導體光元件100包括：支持基板180；設置在支持基板180的表面的金屬接合層179；金屬接合層179上的、包括具有貫通孔的透明絕緣層161及設置於貫通孔的歐姆電極部165的配電部160；以及配電部160上的，積層多層至少包含In及As的InAsSbP系III-V族化合物半導體而成的半導體積層體140。
在該半導體光元件100中，半導體積層體140較佳為依次包括n型包覆層141、活性層145及p型包覆層147。在圖7B中，自支持基板180側起依次設置有p型包覆層147、活性層145、n型包覆層141。另外，亦較佳為半導體積層體140具有雙異質結構，且構成活性層145的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。另外，亦較佳為半導體積層體140更具有包括障壁層145b及阱層145w的量子阱結構，且構成障壁層145b的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。而且，半導體光元件的工作波長較佳為3.4 μm以上。
此外，在半導體發光部件的第一實施方式中，半導體光元件100可視需要包括金屬反射層171、上部電極191及背面電極195。
（第二實施方式：陣列型部件） 與所述的第一實施方式同樣地使用蝕刻停止層，除去InAs成長基板後，藉由蝕刻除去半導體積層體的一部分，從而能夠在支持基板上形成多個電性分離的部件。之後，亦可經由由電介質膜形成的保護膜連接電極，從而形成串聯連接型的部件。
參照圖9說明此種陣列型部件的半導體光元件200。再者，對於與第一實施方式對應的構成標注共同的後2位的符號，並省略重覆的說明。半導體光元件200包括：支持基板280；設置在支持基板280的表面上的金屬接合層279；金屬接合層279上的、包括具有貫通孔的透明絕緣層261及設置在貫通孔中的歐姆電極部265的配電部260；配電部260上的、積層有多層至少包含In以及As的InAsSbP系III-V族化合物半導體而成的半導體積層體。
金屬接合層279較佳為與金屬反射層271接合。在金屬反射層271上，為了確保絕緣性，較佳為在配電部260上設置另一絕緣層262。而且，可藉由保護膜297確保絕緣性，並且藉由上部電極291與歐姆電極部265之間的通電，半導體積層體串聯連接。在本實施方式中，可將支持基板280設為絕緣性。將成長用基板直接用作支持基板時，根據成長用基板的種類，會產生可獲得的導電性及（半）絕緣性、以及晶格常數的制約。但是，半導體光元件200是藉由使用InAs成長用基板，並將其除去的接合法而獲得，所以在不存在此種制約的方面，本發明相對於現有技術亦是有利的。
（第三實施方式：半導體光接收部件） 另外，亦可與所述第一實施方式同樣地使用蝕刻停止層，獲得半導體光接收部件。半導體積層體藉由例如包括InAsSb光吸收層及InAs窗口層，可利用半導體光元件作為半導體光接收部件。作為此時的工作波長（光接收波長），例如可設為1700 nm～12000 nm（1.7 μm～12 μm），亦可設為3.1 μm以上，亦較佳設為3.4 μm以上。 [實施例]
（實施例1） 以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。按照參照圖1～圖7B的順序，製作發明例1的半導體發光部件。具體而言為以下所述。
首先，在未摻雜的InAs基板（基板厚度：475 μm）的（100）面上，形成100 nm的未摻雜的InAs層（初始緩衝層）。繼而，形成積層了113對未摻雜的GaSb層（膜厚0.9 nm）與GaAs0.34 Sb0.66 層（膜厚0.1 nm）的超晶格積層體（蝕刻停止層）。繼而，藉由MOCVD法在超晶格積層體上依次形成摻雜Te的n型InAs包覆層（膜厚1 μm）、主發光波長3800 nm的量子阱結構的活性層（合計膜厚830 nm）、摻雜Zn的p型InAs包覆層（膜厚：1 μm）。再者，在形成量子阱結構的活性層時，在形成InAs0.15 P0.85 障壁層（膜厚：30 nm）後，按照InAs0.7 Sb0.3 阱層（膜厚：10 nm）及InAs0.15 P0.85 障壁層（膜厚：30 nm）的順序交替地積層各20層，包括最初的障壁層在內設為20.5組。
繼而，藉由電漿CVD法而於p型InAs包覆層上的整個面形成包含SiO2 的透明絕緣層（膜厚：550 nm）。在其上藉由抗蝕劑形成圖10A所示的圖案，藉由基於BHF的濕式蝕刻除去SiO2 的一部分而形成貫通孔，使p型InAs包覆層露出。繼而，在該貫通孔內蒸鍍p型歐姆電極部（Ti/Au，合計厚度：540 nm），藉由剝離抗蝕劑圖案，並列形成透明絕緣層與p型歐姆電極部，從而形成電流擴散層（配電部）。再者，在圖10A中，利用虛線圖示出之後形成的上部電極。
繼而，藉由蒸鍍法於電流擴散層上的整個面形成金屬反射層（Al/Au/Pt/Au）。金屬反射層的各金屬層的厚度依次為10 nm、650 nm、100 nm、900 nm。
另一方面，於成為支持基板的導電性Si基板（基板厚度：200 μm）上形成金屬接合層（Ti/Pt/Au）。金屬接合層的各金屬層的厚度依次為650 nm、20 nm、900 nm。
將該些金屬反射層及金屬接合層相向配置，於300℃下進行加熱壓縮接合。然後，在維持在25℃的溫浴內，至少使InAs基板、初始緩衝層及蝕刻停止層的部分浸漬在放入燒杯中的濃度12M的濃鹽酸（關東化學股份有限公司製造）中並浸漬10.5小時，從而除去InAs基板及初始緩衝層，使包括GaSb層與GaAs0.34 Sb0.66 層的超晶格積層體（蝕刻停止層）露出。繼而，用純水洗滌並乾燥後，使用氨-過氧化氫混合液進行濕式蝕刻來除去該超晶格積層體（蝕刻停止層），使n型InAs包覆層露出。
繼而，利用圖10（B）所示的圖案，藉由抗蝕劑圖案形成、n型電極的蒸鍍、抗蝕劑圖案的剝離而於n型InAs包覆層上形成n型電極（Ti（膜厚：150 nm）/Au（膜厚：1250 nm））。再者，圖10（B）中用虛線圖示出之前形成的p型歐姆電極部的圖案。
最後，藉由平台蝕刻（mesa etching）將各部件間（寬度30 μm）的半導體層除去而形成切割線。而且，在Si基板的背面側形成背面電極（Ti（厚度：10 nm）/Pt（厚度：50 nm）/Au（厚度：200 nm）），藉由在300℃下進行一分鐘熱處理來進行合金化。其後，藉由切割而進行晶片單片化，從而製作實施例1的半導體發光部件。再者，晶片尺寸為500 μm×500 μm。
（比較例1） 如下所述，製作比較例1的半導體發光部件。首先，在i型InAs基板的（100）面上，形成i型InAs包覆層（膜厚：100 nm）作為初始緩衝層。繼而，與實施例1同樣地，藉由MOCVD法依次形成主發光波長3800 nm的量子阱結構的活性層（合計830 nm）、摻雜Zn的p型InAs包覆層（厚度：1μm）。然後，在p型InAs層的中央部上形成上部電極（Ti（厚度：150 nm）/Au（厚度：1250 nm）），在i型未摻雜InAs基板的背面形成背面電極（Ti（厚度：10 nm）/Au（厚度200 nm）），在與發明例1相同的條件下進行合金化、單片化。
＜評價：發光輸出評價＞ 於由發明例1及比較例1獲得的半導體發光部件中使用恆電流電壓電源並流通300 mA的電流。分別測定一點此時的順向電壓Vf及利用積分球的發光輸出Po。將結果示於表1中。再者，表1中亦一併示出WPE（=Po/（If ·Vf ）；發光效率）。
[表1]
  發光輸出 Po（mW） 順向電壓 Vf（V） WPE （%）
實施例1 0.0398 0.268 0.0495
比較例1 0.0386 0.334 0.0385
在滿足本發明條件的實施例1中，經由分散成島狀的p型歐姆電極部及反射電極而接合於另一支持基板，除去InAs成長用基板。因此，與直接使用InAs成長用基板的半導體發光部件相比，確認到：能夠在降低順向電壓的同時，增加發光輸出。另外，實施例1中，使用金屬反射層，因此與比較例1相比，於可實現窄指向性的方面亦有利。
（參考實驗例） 在InAs基板上以與實施例1相同的條件形成了蝕刻停止層。在該狀態下，按照表2所示的蝕刻條件進行了蝕刻試驗。再者，在條件3中，使用硫酸與過氧化氫水的混合液（硫酸過水）對InAs基板進行了一部分蝕刻後，繼而使用鹽酸（濃鹽酸）對InAs基板進行蝕刻。使用的蝕刻液的濃度是鹽酸12M（濃鹽酸）、硫酸18M、過氧化氫水（過水）10M、硝酸13M。另外，表中的比表示製作蝕刻液時的體積比。將結果示於表2中。 再者，基板除去結果藉由目視觀察，按以下基準進行了評價。 ◎：蝕刻停止層露出，確認到InAs基板的除去。 ○：雖然在基板外周部觀察到了側蝕刻，但蝕刻停止層露出，確認到InAs基板的除去。 ×：在蝕刻停止層沒有停止蝕刻，確認到半導體積層體的蝕刻。 確認到在使蝕刻停止層露出的最終階段，藉由使用濃鹽酸，能利用基於蝕刻停止層的蝕刻選擇性，而能除去InAs基板。
[表2]
  蝕刻液 （各液的體積比） 液溫度 （℃） 處理時間 （h） 基板除去結果
條件1 濃鹽酸 15～23 10.5 ◎
條件2 濃鹽酸 37～39 2.26 ○
條件3 硫酸過水（硫酸1：過水1：水1） ／濃鹽酸 22 6.9 （硫酸過水2.7、濃鹽酸4.7） ◎
條件4 硫酸過水（硫酸3：過水1：水1） 37 27.0 ×
條件5 硫酸過水（硫酸1：過水1：水1） 22 3.8 ×
條件6 王水（硝酸1：濃鹽酸1） 18 0.3 ×
[產業上之可利用性]
根據本發明，可提供一種半導體光元件的製造方法，可改善包括至少包含In以及As及Sb的半導體層的半導體光元件的光元件特性。進而，本發明能夠提供一種藉由該製造方法製造的半導體光元件。
100、200:半導體光元件 110:InAs成長用基板 120:初始緩衝層 130:蝕刻停止層 130a:第一層 130b:第二層 140:半導體積層體 141:n型包覆層 145:活性層 145w:阱層 145b:障壁層 147:p型包覆層 160、260:配電部 161、261:透明絕緣層 262:絕緣層 161A:貫通孔 165、265:歐姆金屬部 171、271:金屬反射層 179、279:金屬接合層 180、280:支持基板 191、291:上表面電極 195:背面電極 297:保護膜 H1:透明絕緣層161的膜厚 H2:歐姆電極部165的膜厚
圖1是說明根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖2是說明圖1之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖3是說明圖2之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖4A是說明圖3之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖4B是說明圖4A之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖4C是說明圖4B之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖4D是說明圖4C之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖5是說明圖4D之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖6是說明圖5之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖7A是說明圖6之後的根據本發明的半導體光元件的製造方法的一實施方式的剖面示意圖。 圖7B是說明基於圖7A之後的本發明的半導體光元件的製造方法的一實施方式而獲得的半導體光元件的一例的剖面示意圖。 圖8是說明根據本發明的半導體光元件的製造方法中的配電部的較佳形態的剖面放大示意圖。 圖9是說明根據本發明的半導體光元件的另一實施方式的剖面示意圖。 圖10A是表示實施例1中的製作配電部之後的歐姆電極部的形狀及配置的平面示意圖。 圖10B是表示實施例1中的上部電極的形狀及配置的平面示意圖。
110:InAs成長用基板
120:初始緩衝層
130:蝕刻停止層
130a:第一層
130b:第二層
140:半導體積層體
141:n型包覆層
145:活性層
145w:阱層
145b:障壁層
147:p型包覆層
160:配電部
161:透明絕緣層
165:歐姆金屬部
171:金屬反射層
179:金屬接合層
180:支持基板

Claims (12)

  1. 一種半導體光元件的製造方法，其特徵在於，包括： 第一步驟，在InAs成長用基板上形成蝕刻停止層，所述蝕刻停止層包括至少包含Ga及Sb的GaAsSb系III-V族化合物半導體； 第二步驟，在所述蝕刻停止層上形成半導體積層體，所述半導體積層體積層有多層包括至少包含In及As的InAsSbP系III-V族化合物半導體的層； 第三步驟，在所述半導體積層體上形成配電部，所述配電部包括具有貫通孔的透明絕緣層及設置於所述貫通孔的歐姆電極部； 第四步驟，至少經由金屬接合層將所述半導體積層體及所述配電部與支持基板接合；以及 第五步驟，除去所述InAs成長用基板，且 所述半導體積層體中的至少一個所述層的InAsSbP系III-V族化合物半導體至少包含In以及As及Sb。
  2. 如請求項1所述的半導體光元件的製造方法，其中構成所述蝕刻停止層的GaAsSb系III-V族化合物半導體至少包含Ga、As及Sb。
  3. 如請求項1所述的半導體光元件的製造方法，其中所述蝕刻停止層包括超晶格積層體，且 所述超晶格積層體包括包含Ga、As及Sb的層。
  4. 如請求項1至請求項3中任一項所述的半導體光元件的製造方法，其中所述半導體積層體依次包括n型包覆層、活性層及p型包覆層。
  5. 如請求項4所述的半導體光元件的製造方法，其中所述半導體積層體具有雙異質結構，且構成所述活性層的InAsSbP系III-V族化合物半導體至少包含In、As及Sb。
  6. 如請求項4所述的半導體光元件的製造方法，其中所述半導體積層體具有包括障壁層及阱層的量子阱結構，且構成所述障壁層的InAsSbP系III-V族化合物半導體至少包含In、As及Sb。
  7. 如請求項1至請求項3中任一項所述的半導體光元件的製造方法，其中所述半導體光元件的工作波長為3.4 μm以上。
  8. 一種半導體光元件，其特徵在於，包括： 支持基板； 金屬接合層，設置於所述支持基板的表面； 配電部，位於所述金屬接合層上，且包括具有貫通孔的透明絕緣層及設置於所述貫通孔的歐姆電極部；以及 半導體積層體，位於所述配電部上，積層多層至少包含In及As的InAsSbP系III-V族化合物半導體而成。
  9. 如請求項8所述的半導體光元件，其中所述半導體積層體依次包括n型包覆層、活性層及p型包覆層。
  10. 如請求項9所述的半導體光元件，其中所述半導體積層體具有雙異質結構，且構成所述活性層的InAsSbP系III-V族化合物半導體至少包含In、As及Sb。
  11. 如請求項9所述的半導體光元件，其中所述半導體積層體具有包括障壁層及阱層的量子阱結構，且構成所述障壁層的InAsSbP系III-V族化合物半導體至少包含In、As及Sb。
  12. 如請求項8至請求項11中任一項所述的半導體光元件，其中所述半導體光元件的工作波長為3.4 μm以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819857B (zh) * 2021-10-28 2023-10-21 美商安托梅拉公司 對超晶格進行選擇性刻蝕以定義蝕刻停止層之半導體元件製作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721546B2 (en) * 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
WO2024038686A1 (ja) * 2022-08-19 2024-02-22 ソニーセミコンダクタソリューションズ株式会社 発光装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077219A (ja) * 1993-06-18 1995-01-10 Hitachi Ltd 半導体レーザ素子
GB9415528D0 (en) * 1994-08-01 1994-09-21 Secr Defence Mid infrared emitting diode
US5625635A (en) * 1994-11-28 1997-04-29 Sandia Corporation Infrared emitting device and method
US5995529A (en) * 1997-04-10 1999-11-30 Sandia Corporation Infrared light sources with semimetal electron injection
US6108360A (en) * 1997-06-06 2000-08-22 Razeghi; Manijeh Long wavelength DH, SCH and MQW lasers based on Sb
JP2003519438A (ja) * 1999-04-27 2003-06-17 シュラムバーガー ホールディングス リミテッド 放射源
US6577659B1 (en) * 2000-07-17 2003-06-10 Mp Technologies, L.L.C. Semiconductor laser diode
JP2002075958A (ja) * 2000-09-04 2002-03-15 Sony Corp 構造基板および半導体装置並びにそれらの製造方法
JP2009194231A (ja) * 2008-02-15 2009-08-27 Sumitomo Electric Ind Ltd 光半導体デバイスの作製方法
JP2010161198A (ja) * 2009-01-08 2010-07-22 Hitachi Cable Ltd 半導体発光素子、半導体発光素子用ウェハ、半導体発光素子の製造方法、及び半導体発光素子用ウェハの製造方法
JP2012191130A (ja) * 2011-03-14 2012-10-04 Sumitomo Electric Ind Ltd 受光デバイス、半導体エピタキシャルウエハ、これらの製造方法、および検出装置
EA018435B1 (ru) * 2012-09-14 2013-07-30 Ооо "Лед Микросенсор Нт" Способ изготовления гетероструктур (варианты) для среднего ик-диапазона, гетероструктура (варианты) и светодиод и фотодиод на основе этой гетероструктуры
JP5863069B2 (ja) * 2014-06-06 2016-02-16 日本電信電話株式会社 半導体装置及び製造方法
JP6452651B2 (ja) * 2016-06-30 2019-01-16 Ｄｏｗａエレクトロニクス株式会社 半導体光デバイスの製造方法および半導体光デバイス
JP6836064B2 (ja) * 2017-02-24 2021-02-24 富士通株式会社 赤外線検出器、撮像素子、及び撮像システム。
JP6972831B2 (ja) * 2017-09-21 2021-11-24 富士通株式会社 赤外線検出器、撮像装置及び撮像システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI819857B (zh) * 2021-10-28 2023-10-21 美商安托梅拉公司 對超晶格進行選擇性刻蝕以定義蝕刻停止層之半導體元件製作方法

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