TW202101751A - 影像感測器中全域快門之垂直傳輸閘儲存裝置 - Google Patents

影像感測器中全域快門之垂直傳輸閘儲存裝置 Download PDF

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Abstract

一種像素單元包括一光電二極體，該光電二極體被安置於一半導體材料層中以累積回應於入射光而在該光電二極體中光生的影像電荷。一儲存電晶體經耦接至該光電二極體，以儲存該光電二極體中光生之該影像電荷。該儲存電晶體包括經安置成靠近該半導體材料層之一第一表面之一儲存閘極。該儲存閘極包括一對垂直傳輸閘(VTG)部分。該對VTG部分中之每一者穿過該半導體材料層之該第一表面延伸至該半導體材料層中達一第一距離。一儲存節點被安置於該半導體材料層之該第一表面下方及該儲存閘極之該對VTG部分之間，以回應於一儲存信號而儲存自該光電二極體傳輸之該影像電荷。

Description

影像感測器中全域快門之垂直傳輸閘儲存裝置
本發明大體上係關於影像感測器，且更具體而言，係關於具有全域快門之影像感測器像素單元。
對於高速影像感測器，全域快門可用於捕捉快速移動之物件。全域快門通常使影像感測器中之所有像素單元能夠同時捕捉影像。對於較慢移動之物件，可使用較常見的滾動快門。滾動快門通常按順序捕捉影像。舉例而言，可連續啟用二維(2D)像素單元陣列內之每一列，使得單一列內之每一像素單元在同一時間捕捉影像資料，但以滾動順序啟用每一列。因此，像素單元之每一列在不同的影像獲取窗期間捕捉影像資料。對於緩慢移動之物件，每一列之間的時間差可產生影像失真。對於快速移動之物件，滾動快門可造成沿著物件之移動軸線之可察覺伸長失真。
為了實施全域快門，儲存電容器或儲存電晶體可用於在等待自像素單元陣列讀出的同時臨時儲存由陣列中之每一像素單元獲取之影像電荷。當使用全域快門時，影像電荷自光電二極體傳輸至儲存電晶體直至準備好自像素單元讀出影像資料為止。影響具有全域快門之影像感測器像素單元中之效能的因素包括全域快門效率、滿井容量(FWC)、暗電流、白色像素及影像滯後。大體而言，全域快門像素效能隨著全域快門效率改良而改良。全域快門效率係可如何將良好信號電荷儲存於儲存節點中而不受寄生光及/或電串擾污染之量度，而FWC係可儲存之電荷量之量度。
揭示了有關於具有包括配置於像素陣列中之垂直傳輸閘儲存結構之全域快門儲存電晶體之像素單元的設備。在以下描述中，闡述了許多特定細節以提供對實施例之透徹理解。然而，熟習相關技術者將認識到，可在沒有一或多個特定細節的情況下或利用其他方法、組件、材料等來實踐本文中所描述之技術。在其他情況下，未展示或詳細地描述眾所周知的結構、材料或操作以免使某些態樣混淆。
在本說明書通篇中參考「一個實例」或「一個實施例」意謂結合實例所描述之特定特徵、結構或特性包括於本發明之至少一個實例中。因此，貫穿本說明書在不同位置中出現之短語「在一個實例中」或「在一個實施例中」未必都係指同一實例。此外，該等特定特徵、結構或特性可在一或多個實例中組合。
在本說明書通篇中，使用若干技術術語。除非本文中明確定義，或其使用情境將明顯另外表明，否則此等術語將採用其在它們所出現之領域中之普通含義。應注意，元件名稱及符號在本文中可互換地使用(例如Si與矽)；然而，兩者具有相同含義。
如將論述，揭示了具有包括配置於像素陣列中之垂直傳輸閘儲存結構之全域快門儲存電晶體的像素單元。在各種實例中，像素單元之滿井容量(FWC)增加，同時儲存影像電荷所需之區域減小，從而達成像素大小最小化，並藉此增加像素陣列中之像素填充因子。在一個實例中，像素單元包括具有垂直傳輸閘(VTG)結構之儲存閘極，該VTG結構具有平面閘極電極及延伸至例如矽基板之半導體材料層中之兩個垂直溝槽結構。在半導體材料層區域中在兩個垂直溝槽結構之間在半導體材料層之表面下方形成儲存節點來儲存來自光電二極體之影像電荷。藉由調整半導體材料層之在儲存閘極電極下方之表面區處之摻雜濃度、VTG結構之溝槽之間的離距以及VTG結構之溝槽之深度，可組態儲存節點之電荷儲存容量。
在操作期間，對儲存電晶體之儲存閘極加偏壓以將光電二極體區中光生之影像電荷傳輸至儲存節點。亦揭示了具有VTG結構之輸出閘極，其用於將來自儲存節點之電荷傳輸至像素單元之浮動擴散區以供讀出。在操作中，藉由對輸出閘極加偏壓來使儲存於儲存節點中之影像電荷傳輸至浮動擴散區。
在各種實例中，可在半導體材料層之背側上形成具有用擋光材料(例如，例如鎢、鋁等金屬)填充之深溝槽隔離(DTI)結構之遮光結構，以有助於防止入射光穿過半導體材料層之背側進入儲存節點。
在各種實例中，揭示了像素陣列中之像素單元之像素單元佈局，其中包括於像素單元之像素電路中之所有電晶體裝置(例如，儲存電晶體、輸出電晶體、抗暈光電晶體、重設電晶體、源極隨耦器、列選擇電晶體等)形成於半導體材料層中之僅被相鄰像素之光電二極體區環繞的集中式方位中。在該配置中，像素單元中之每一者之光電二極體區與像素電路之對準係以相對於像素陣列之複數個列及複數個行之垂直/水平配置的45度角配置。因而，進一步節省了佈局空間，此允許增加光電二極體區之面積。在同一時間，像素單元之光電二極體區仍可組織成垂直列及水平行以用於根據本發明之教示進行影像捕捉。
舉例說明，圖 1 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構之全域快門儲存電晶體的像素單元138之一個實例的示意圖。如所描繪之實例中所示，像素單元138包括光電二極體102，光電二極體102安置於半導體材料層(例如，矽基板)中並回應於入射光128而累積影像電荷。在一個實例中，入射光128穿過半導體材料層之背側引導至光電二極體102。抗暈光電晶體104耦接於電壓源AVD與光電二極體102之間。在一個實例中，抗暈光電晶體104被組態成回應於抗暈光信號DG而接通以自光電二極體102排出多餘電荷，從而避免暈光。
在所描繪之實例中，儲存電晶體106經耦接至光電二極體102以儲存光電二極體102中光生的影像電荷。在一個實例中，儲存電晶體106包括儲存閘極，該儲存閘極包括延伸至半導體材料層中之一對垂直傳輸閘(VTG)部分110。儲存電晶體包括儲存節點108，其係安置在半導體材料層中儲存電晶體106的儲存閘極下方並在儲存閘極之該對VTG部分110之間，以回應於儲存信號SG而儲存自光電二極體102傳輸的影像電荷，儲存信號SG經耦接以根據本發明之教示對儲存電晶體106加偏壓。
在一個實例中，輸出電晶體112係耦接在儲存電晶體106與經安置於半導體材料層中的浮動擴散部FD 118之間。輸出電晶體112經耦接以回應於輸出信號OG而將經儲存於儲存節點106中之影像電荷傳輸至浮動擴散部FD 118。在一個實例中，輸出電晶體112包括輸出閘極，該輸出閘極亦包括延伸至半導體材料層中之一對垂直傳輸閘(VTG)部分114。
在一個實例中，遮光結構116係形成於半導體材料層之相對表面上以遮蔽入射光128以免穿過半導體材料層之背側進入儲存節點106。舉例而言，在一個實例中，像素單元之像素單元138的電晶體(例如，包括儲存電晶體106及輸出電晶體112)係形成於半導體材料層之前側上或附近，且遮光結構116係形成於半導體材料層之背側上或附近。在該實例中，遮光結構116包括經填充有(例如)金屬(例如，鋁、鎢等)之擋光材料的一對深溝槽隔離(DTI)部分。遮光結構116之該對DTI部分中的每一者以穿過半導體材料層之背側朝向前側的方式延伸至半導體材料層中。
在所描繪之實例中，重設電晶體124係耦接於電壓源AVD與浮動擴散部FD 118之間，以回應於重設信號RST而使像素單元138重設，包括使浮動擴散部FD 118重設。源極隨耦器電晶體120如所示經耦接至浮動擴散部FD 118及電壓源AVD，以將經儲存於浮動擴散部FD 118中之影像電荷轉換成像素輸出信號。選擇電晶體122經耦接至源極隨耦器電晶體120以回應於選擇信號SEL而將來自源極隨耦器電晶體120之像素輸出信號輸出至輸出位元線140。
圖 2A 係根據本發明之教示的具有包括配置於半導體材料層230中之像素陣列236中之垂直傳輸閘儲存結構之全域快門儲存電晶體的複數個像素單元之一個實例的平面視圖。在所描繪之實例中，出於解釋目的示出了像素陣列236之四個像素單元238A、238B、238C及238D。當然，應瞭解，在其他實例中，像素陣列236可包括如圖 2A 中所繪示之多於四個像素單元。應注意，圖 2A 之像素單元238A、238B、238C及238D可為圖 1 之像素單元138之實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。
如所描繪之實例中所示，像素陣列236配置成複數個列及複數個行之像素單元。特定而言，像素單元238A係位於像素陣列236之行Cm及列Rn處之像素。像素單元238B係位於像素陣列236之相鄰行Cm+1及列Rn處之像素。像素單元238C係位於像素陣列236之行Cm+1及相鄰列Rn+1處之像素。像素單元238D係位於像素陣列236之相鄰行Cm及相鄰列Rn+1處之像素。在該實例中，應注意，像素單元238A、238B、238C及238D彼此實質上類似。因而，應瞭解，本文中出於簡潔起見僅詳細地描述像素單元238A以避免混淆本發明之教示。
如所示出，像素單元238A包括安置於半導體材料層230中之光電二極體202以累積回應於入射光而在光電二極體202中光生之影像電荷。儲存電晶體206耦接至光電二極體202以儲存光電二極體202中光生之影像電荷。儲存電晶體206包括安置成靠近半導體材料層230之第一表面(例如，前側表面)之儲存閘極。在該實例中，儲存電晶體206之儲存閘極包括一對垂直傳輸閘(VTG)部分210。如將在下文所示，該對VTG部分210中之每一者穿過半導體材料層230之第一表面延伸至半導體材料層230中。如將在下文所示，儲存節點安置或形成於半導體材料層230之第一表面下及儲存閘極之該對VTG部分210之間以回應於經耦接以對儲存電晶體206加偏壓之儲存信號SG而儲存自光電二極體202傳輸之影像電荷。
在一個實例中，在電荷傳輸操作期間，可藉由具有正信號位準之儲存信號SG對儲存電晶體206之儲存閘極加偏壓以將來自光電二極體202之所累積影像電荷傳輸至儲存節點。
輸出電晶體212耦接於儲存電晶體206與安置於半導體材料層230中之浮動擴散部FD 218之間。輸出電晶體212經耦接以回應於輸出信號OG而將儲存於儲存電晶體206之儲存節點中之影像電荷傳輸至浮動擴散部FD 218。在該實例中，輸出電晶體212包括安置成靠近半導體材料層230之表面之輸出閘極。輸出電晶體212之輸出閘極亦包括一對垂直傳輸閘(VTG)部分214。該對VTG部分214中之每一者穿過半導體材料層230之第一表面延伸至半導體材料層230中。由於所累積影像電荷儲存於儲存節點中，該儲存節點位於距半導體材料層230之第一表面之一深度處，因而，輸出電晶體212之該對VTG部分214可以可操作方式回應於輸出信號OG而將來自儲存節點之所累積影像電荷傳輸至浮動擴散部FD 218。換言之，儲存節點中之所累積影像電荷可自儲存節點穿過輸出電晶體212之該對VTG部分214傳輸至浮動擴散部FD 218。
圖 2A 中描繪之實例亦示出抗暈光電晶體204，其耦接至光電二極體202，且被組態成回應於抗暈光信號DG而接通以自光電二極體202排出多餘電荷，從而避免暈光。在一個實例中，抗暈光電晶體204可在曝光週期或積分週期之前及之後接通以形成暈光路徑並自光電二極體202排出多餘電荷。在所描繪之實例中，重設電晶體224耦接至浮動擴散部FD 218以回應於重設信號RST而使像素單元重設。源極隨耦器電晶體220耦接至浮動擴散部FD 218以將儲存於浮動擴散部FD 218中之影像電荷轉換成像素輸出信號。選擇電晶體222耦接至源極隨耦器電晶體220以回應於選擇信號SEL而輸出來自源極隨耦器電晶體220之像素輸出信號。
在所繪示之實例中，像素單元238A之電晶體可統稱為包括於像素單元238A之像素電路中。舉例而言，像素單元238A之像素電路包括抗暈光電晶體204、儲存電晶體206、輸出電晶體212、重設電晶體224、選擇電晶體222及源極隨耦器電晶體220。如所描繪之實例中所示，像素單元238之像素電路耦接至光電二極體202，並安置於半導體材料層230中被像素單元238A之光電二極體202 (例如，在圖 2A 中之左上方對角線上)、被同一列Rn及下一行Cm+1之像素單元238B之光電二極體(例如，在圖 2A 中之右上方對角線上)、被下一列Rn+1及下一行Cm+1之像素單元238C之光電二極體(例如，在圖 2A 中之右下方對角線上)且被下一列Rn+1及同一行Cm之像素單元238D之光電二極體(例如，在圖 2A 中之左下方對角線上)橫向地環繞的中心區域中。因此，根據本發明之教示，像素單元像素單元238A之光電二極體202與像素電路之對準係以相對於像素陣列236之複數個列Rn、Rn+1及複數個行Cm、Cm+1之垂直/水平配置的實質上45度角配置。
應注意，在習知像素陣列中，一些電晶體沿垂直方向配置，而一些電晶體沿水平方向配置於靠近對應像素之裝置區上。然而，在圖 2A 中繪示之實例中，像素陣列236之像素單元之佈局係以相對於列及行之實質上45度角定向。因此，每一像素單元238A、238B、238C及238D之像素電路中之所有電晶體形成於集中式區域中且僅被相鄰像素(例如，3個像素)之光電二極體區環繞，而像素單元238A、238B、238C及238D配置或對準於水平/垂直列及行中以用於影像捕捉操作。
圖 2B 係根據本發明之教示之實例像素單元238A、238B、238C及238D的另一平面視圖，其亦示出具有配置於像素陣列236A中在半導體材料層230中之背側深溝槽隔離結構之遮光結構216。應注意，圖 2B 之像素陣列236A可為圖 2A 之像素陣列236之另一實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。實際上，應注意，圖 2B 中示出之像素單元238A、238B、238C及238D與圖 2A 中示出之像素單元238A、238B、238C及238D共用多個類似方面。然而，圖 2B 中示出之實例繪示遮光結構216相對於像素單元238A、238B、238C及238D中之儲存電晶體206之配置。特定而言，每一遮光結構216安置成靠近半導體材料層230之第二表面(例如，與前側表面相對之背側表面)以遮蔽儲存電晶體206之儲存節點以免被穿過半導體材料層230之第二表面進入之入射光穿透。如將論述，在一個實例中，每一遮光結構216包括以穿過半導體材料層230之第二表面(例如，背側表面)朝向第一表面(例如，前側表面)的方式延伸至半導體材料層230中之一對深溝槽隔離(DTI)部分。
舉例說明，圖 3A 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構及背側遮光結構之全域快門儲存電晶體的像素單元之一個實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。應注意，圖 3A 之全域快門儲存電晶體可為圖 2A 至 圖 2B 之儲存電晶體206及/或圖 1 之儲存電晶體106之實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。應瞭解，圖 3A 中示出之橫截面視圖係沿著圖 2B 之虛線A'-A穿過儲存電晶體206之閘極及遮光結構216的橫截面之實例。
如圖 3A 中所描繪之之實例中所展示，儲存電晶體306包括安置成靠近半導體材料層330之第一表面(例如，前側表面) 348之儲存閘極。在一個實例中，儲存電晶體306之儲存閘極用多晶矽形成，且半導體材料層330用矽基板形成。在一個實例中，半導體材料層330可具有在3 µm至6 µm之範圍內之厚度。在一個實例中，半導體材料層330具有在半導體材料層330之第一表面(例如，前側表面) 348與第二表面(例如，背側表面) 350之間大約3.5 µm之厚度。在該實例中，儲存電晶體306之儲存閘極包括一對垂直傳輸閘(VTG)部分310。在該實例中，該對VTG部分310中之每一者亦由多晶矽形成，並穿過半導體材料層330之第一表面348朝向第二表面350延伸至半導體材料層330中達第一距離。舉例而言，如所描繪之實例中所示，VTG部分310可延伸至半導體材料層330中大約0.5 µm至1 µm。在該實例中，在半導體材料層330與儲存電晶體306之平面閘極及儲存閘極之VTG部分310之間存在薄絕緣層332，例如薄二氧化矽(SiO2 )層。在該實例中，存在形成於儲存電晶體306之儲存閘極及覆蓋儲存電晶體306之儲存閘極之薄絕緣層332上的介電層或絕緣層，例如氧化物。
在一個實例中，薄絕緣層332可在形成VTG部分310之前形成。VTG部分310可藉由圖案化及蝕刻一對溝槽結構形成。隨後，藉由例如化學氣相沈積(CVD)之沈積技術，將薄絕緣層332沈積至該對溝槽結構中，以覆蓋該對溝槽結構之與半導體材料層330及半導體材料層330之第一表面(例如，前側表面)348介接的側壁及底部。接著，將例如多晶矽之導電材料沈積至該對溝槽結構中以形成VTG部分310。在藉由CVD形成儲存電晶體306之儲存閘極之後，可在儲存電晶體306之儲存閘極及薄絕緣層332上形成介電層或絕緣層。
如所描繪之實例中所示，儲存節點308係安置在半導體材料層330之第一表面348下方並在儲存閘極之該對VTG部分310之間，以回應於儲存信號SG而儲存自光電二極體(圖 3A 中未示出)傳輸的影像電荷。在一個實例中，儲存節點308係由半導體材料層330中之摻雜劑的N型梯度植入體形成。在該實例中，儲存節點308之梯度摻雜濃度以自儲存節點308之最靠近半導體材料層330之第一表面(例如，前側表面) 348的部分朝儲存節點308之最靠近與半導體材料層330之第一表面(例如，前側表面) 348相對之半導體材料層330之第二表面(例如，背側表面) 350的部分的方式減小。在一個實例中，儲存節點308之最靠近半導體材料層330之第一表面(例如，前側表面) 348之該部分的摻雜濃度可為每cm3 8×1016 ，且朝向儲存節點308之最靠近半導體材料層330之第二表面(例如，背側表面) 350之該部分逐漸減小至每cm3 1×1016 的摻雜濃度。另外，應瞭解，儲存節點308之最靠近半導體材料層330之第一表面348的部分在半導體材料層330之第一表面348下方大於零的深度處。換言之，在所描繪之實例中，於半導體材料層330中，在第一表面348與儲存節點308之最靠近第一表面348的該部分之間存在間隙。在一個實例中，經形成於該對VTG部分310之間的儲存節點308可被嵌入於半導體材料層330中，並位於距半導體材料層330之第一表面348之一深度處，從而防止儲存節點308與氧化物-矽界面，例如半導體材料層330之第一表面(例如，前側表面) 348與薄絕緣層332之間的界面介接。亦應瞭解，可基於儲存節點308之用於像素單元的所要儲存容量來組態VTG部分310延伸至半導體材料層330中的第一距離及儲存節點308的N型梯度植入輪廓。
圖 3A 中所繪示之實例亦繪示遮光結構316，其靠近半導體材料層330之第二表面(例如，背側表面) 350以遮蔽儲存節點308免受穿過半導體材料層330之第二表面(例如，背側表面) 350引導至光電二極體(圖 3A 中未示出)的入射光影響。替代地，遮光結構316用以防止入射光穿過第二表面(例如，背側表面) 350進入儲存節點308從而干擾儲存於儲存節點308中的影像電荷。如實例中所示，遮光結構316包括處於半導體材料層330之第二表面(例如，背側表面) 350上的平面部分，以及以穿過半導體材料層330之第二表面(例如，背側表面) 350朝向第一表面(例如，前側表面) 348的方式延伸至半導體材料層330中達第二距離的一對深溝槽隔離(DTI)部分。舉例而言，如所描繪之實例中所示，遮光結構316之DTI部分延伸至半導體材料層330中達大約2 µm。在該實例中，在半導體材料層330與遮光結構316之平面部分之間以及在半導體材料層330與第二表面(例如，背側表面) 350處之DTI部分之間存在薄絕緣層334，例如薄二氧化矽(SiO2 )層。在該實例中，遮光結構316平面部分以及DTI部分經填充有擋光材料。在各種實例中，擋光材料可為金屬，例如鋁、鎢，或其他合適擋光材料。
因而，應注意，在圖 3A 中描繪之實例中，儲存電晶體306之VTG部分310自第一表面(例如，前側表面) 348延伸至半導體材料層330中之距離(例如，0.5至1 µm)與遮光結構316之DTI部分自背側350延伸至半導體材料層330中之距離(例如，約2 µm)的總和小於半導體材料層330之厚度(例如，約3.5 µm)。舉例而言，在一個實例中，由於半導體材料層330之厚度大於儲存電晶體306之VTG部分310與遮光結構316之DTI部分之長度的總和，因此在半導體材料層330中，在儲存電晶體306之VTG部分310之遠端與遮光結構316之DTI部分之遠端之間存在大約0.3至0.6 µm之間隙。
圖 3B 係繪示根據本發明之教示的具有包括垂直傳輸閘及背側遮光結構之輸出電晶體的像素單元之實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。應注意，圖 3B 之輸出電晶體可為圖 2A 至 圖 2B 之輸出電晶體212及/或圖 1 之輸出電晶體112之實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。應瞭解，圖 3B 中示出之橫截面視圖係沿著圖 2B 之虛線B'-B穿過輸出電晶體212之閘極及遮光結構216的橫截面之實例。
如圖 3B 中所描繪之之實例中所展示，輸出電晶體312包括安置成靠近半導體材料層330之第一表面(例如，前側表面) 348之輸出閘極。在一個實例中，輸出電晶體312之輸出閘極用多晶矽形成。在該實例中，輸出電晶體312之輸出閘極包括一對垂直傳輸閘(VTG)部分314。在該實例中，該對VTG部分314中之每一者亦由多晶矽形成，並穿過半導體材料層330之第一表面348延伸至半導體材料層330中達第一距離。舉例而言，如所描繪之實例中所示，VTG部分314與儲存電晶體306之VTG部分310延伸至半導體材料層330中達相同距離，大約0.5至1 µm。在該實例中，在半導體材料層330與輸出電晶體312之平面閘極及輸出閘極之VTG部分314之間存在薄絕緣層332，例如薄二氧化矽(SiO2 )層。在該實例中，存在形成於輸出電晶體312之輸出閘極及覆蓋輸出電晶體312之輸出閘極之薄絕緣層332上的介電層或絕緣層，例如氧化物。
在一個實例中，薄絕緣層332可在形成VTG部分314之前形成。VTG部分314可藉由圖案化及蝕刻一對溝槽結構形成。隨後，藉由例如化學氣相沈積(CVD)之沈積技術，將薄絕緣層332沈積至該對溝槽結構中，以覆蓋該對溝槽結構之與半導體材料層330及半導體材料層330之第一表面(例如，前側表面) 348介接的側壁及底部。接著，將例如多晶矽之導電材料沈積至該對溝槽結構中以形成VTG部分314。在藉由CVD形成輸出電晶體312之輸出閘極之後，可在輸出電晶體312之輸出閘極及薄絕緣層332上形成介電層或絕緣層。
圖 3B 中所繪示之實例亦繪示遮光結構316，其靠近半導體材料層330之第二表面(例如，背側表面) 350以遮蔽輸出電晶體312之輸出閘極下方之電荷傳輸區以及儲存節點308免受穿過半導體材料層330之第二表面(例如，背側表面) 350引導至光電二極體(在圖 3B 中未示出)之入射光影響。如上文所論述，遮光結構316包括處於半導體材料層330之第二表面(例如，背側表面) 350上之平面部分，以及以穿過半導體材料層330之第二表面(例如，背側表面) 350朝向第一表面(例如，前側表面) 348的方式延伸至半導體材料層330中達第二距離之該對深溝槽隔離(DTI)部分。在所描繪之實例中，遮光結構316之DTI部分延伸至半導體材料層330中達大約2 µm。在該實例中，在半導體材料層330與遮光結構316之在背側表面350處之平面部分及DTI部分之間存在薄絕緣層334，例如薄二氧化矽(SiO2 )層。
因而，應注意，在圖 3B 中描繪之實例中，輸出電晶體312之VTG部分314自第一表面(例如，前側表面) 348延伸至半導體材料層330中之距離與遮光結構316之DTI部分自背側350延伸至半導體材料層330中之距離的總和小於半導體材料層330之厚度(例如，約3.5 µm)。舉例而言，在一個實例中，由於半導體材料層330之厚度大於輸出電晶體312之VTG部分314與遮光結構316之DTI部分之長度的總和，因此，在半導體材料層330中，在輸出電晶體312之VTG部分314之遠端與遮光結構316之DTI部分之遠端之間存在大約0.3至0.6 µm之間隙。在一個實例中，輸出電晶體312之VTG部分314延伸至半導體材料層330中之距離可不同於圖 3A 之儲存電晶體306之VTG部分310延伸至半導體材料層330中之距離。
圖 3C 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構及背側遮光結構之全域快門儲存電晶體的像素單元之另一實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。應注意，圖 3C 之儲存電晶體係圖 3A 之儲存電晶體306及/或圖 2A 至 圖 2B 之儲存電晶體206及/或圖 1 之儲存電晶體106之另一實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。應瞭解，圖 3C 中示出之橫截面視圖係沿著圖 2B 之虛線A'-A穿過儲存電晶體206之閘極及遮光結構216的橫截面之另一實例。應進一步瞭解，圖 3C 中示出之橫截面視圖與圖 3A 中示出之之實例共用多個類似方面。
舉例而言，如圖 3C 中描繪之實例中所示，儲存電晶體306包括安置成靠近半導體材料層330之第一表面(例如，前側表面) 348之儲存閘極。在一個實例中，儲存電晶體306之儲存閘極用多晶矽形成，且半導體材料層330用矽基板形成。在該實例中，儲存電晶體306之儲存閘極包括一對垂直傳輸閘(VTG)部分310。在該實例中，該對VTG部分310中之每一者亦由多晶矽形成，並穿過半導體材料層330之第一表面(例如，前側表面) 348延伸至半導體材料層330中達第一距離。在該實例中，在半導體材料層330與儲存電晶體306之平面閘極及儲存閘極之VTG部分310之間存在薄絕緣層332，例如薄二氧化矽(SiO2 )層。
如所描繪之實例中所示，儲存節點308安置於半導體材料層330之第一表面348下方並在儲存閘極之該對VTG部分310之間以回應於儲存信號SG而儲存自光電二極體傳輸之影像電荷。在一個實例中，儲存節點308由半導體材料層330中之摻雜劑之N型梯度植入體形成。在該實例中，儲存節點308之梯度摻雜濃度以自儲存節點308之最靠近半導體材料層330之第一表面(例如，前側表面) 348的部分朝儲存節點308之最靠近與半導體材料層330之第一表面348相對之半導體材料層330之第二表面(例如，背側表面) 350的部分的方式減小。另外，應瞭解，儲存節點308之最靠近半導體材料層330之第一表面348的部分在半導體材料層330之第一表面348下方大於零之深度處。換言之，在所描繪之實例中，在半導體材料層330中，在第一表面348與儲存節點308之最靠近第一表面348的該部分之間存在間隙。
圖 3C 中所繪示之實例亦繪示遮光結構316A，其靠近半導體材料層330之第二表面(例如，背側表面) 350以遮蔽儲存節點308免受穿過半導體材料層330之第二表面(例如，背側表面) 350引導至光電二極體之入射光影響。如實例中所示，遮光結構316A包括處於半導體材料層330之第二表面(例如，背側表面) 350上之平面部分，以及以穿過半導體材料層330之第二表面(例如，背側表面) 350朝向第一表面(例如，前側表面) 348的方式延伸至半導體材料層330中達第二距離之一對深溝槽隔離(DTI)部分。在該實例中，在半導體材料層330與遮光結構316A之在半導體材料層330之第二表面(例如，背側表面) 350處之平面部分及DTI部分之間存在薄絕緣層334，例如薄二氧化矽(SiO2 )層。在該實例中，遮光結構316A平面部分以及DTI部分填充有擋光材料。在各種實例中，擋光材料可為金屬，例如鋁、鎢，或其他合適擋光材料。
如圖 3C 中描繪之實例中所繪示，儲存電晶體306之VTG部分310自第一表面(例如，前側表面) 348延伸至半導體材料層330中之距離與遮光結構316A之DTI部分自第二表面(例如，背側表面) 350延伸至半導體材料層330中之距離的總和大於半導體材料層330之厚度。舉例而言，在一個實例中，由於半導體材料層330之厚度小於儲存電晶體306之VTG部分310與遮光結構316A之DTI部分之長度之長度的總和，因此，在半導體材料層330中，在儲存電晶體306之VTG部分310之遠端與遮光結構316A之DTI部分之遠端之間存在大約零之重疊距離。因此，完全不存在任何光在不被儲存電晶體306之平面及VTG部分310阻擋且不被遮光結構316A之平面及DTI部分阻擋的情況下穿過半導體材料層330到達儲存節點308之任何直達「視線」路徑。在所繪示實例中，亦應瞭解，儲存電晶體306之VTG部分310與遮光結構316A之平面及DTI部分彼此不接觸。舉例而言，如所繪示之實例中所示，在儲存電晶體306之VTG部分310與遮光結構316A之平面及DTI部分之間存在半導體材料層330之大約0.3至0.6 µm之橫向間隙距離，其中儲存電晶體306之VTG部分310之遠端與遮光結構316A之DTI部分之遠端重疊。在所描繪之實例中，儲存電晶體306之VTG部分310之間的距離小於遮光結構316A之DTI部分之間的距離。因而，在半導體材料層330中，在儲存電晶體306之VTG部分310之遠端與遮光結構316A之DTI部分之遠端之間存在橫向重疊部分。
圖 4 係繪示根據本發明之教示的包括具有複數個影像感測器像素單元之像素陣列之成像系統之一個實例的圖解，該等像素單元具有包括垂直傳輸閘儲存結構之全域快門儲存電晶體。如所描繪之實例中所示，成像系統400包括耦接至控制電路446及讀出電路442之像素陣列436，讀出電路442耦接至功能邏輯444。
在一個實例中，像素陣列436係影像感測器像素單元438 (例如，像素P1、P2、P3、…Pn)之二維(2D)陣列。應注意，像素陣列436中之像素單元438可為圖 1 之像素單元138、圖 2A 至 圖 2B 之像素單元238A、238B、238C及238D及/或包括圖 3A 至 圖 3C 之儲存電晶體306及/或重疊電晶體312的像素單元之實例，且下文提及之類似地命名及編號之元件以類似於如上文所描述之方式經耦接及起作用。如所繪示，每一像素單元438配置成列(例如，列R1至Ry)及行(例如，行C1至Cx)以獲取個人、場所、物件等之影像資料，該影像資料接著可用以顯現個人、場所、物件等之2D影像。
在一個實例中，在每一像素單元438獲取其影像資料或影像電荷之後，讀出電路443經由位元線440讀出影像資料並接著將該影像資料傳送至功能邏輯444。在各種實例中，讀出電路442可包括放大電路、類比至數位(ADC)轉換電路或其他。功能邏輯444可包括用於儲存影像資料或甚至藉由應用後期影像效果(例如，裁切、旋轉、消除紅眼、調整亮度、調整對比度或以其他方式)操控影像資料之邏輯及記憶體。在一個實例中，讀出電路442可沿讀出行線一次讀出一列影像資料(所繪示)，或可使用多種其他技術(未繪示)來讀出影像資料，該等技術係例如串列讀出或同時完全並列讀出所有像素。
在一個實例中，控制電路446耦接至像素陣列436並可包括用於控制像素陣列436之操作特性之邏輯及記憶體。在一個實例中，控制電路446經耦接以產生上文所論述之全域快門及控制信號以用於控制針對每一像素單元438之影像獲取。在一個實例中，根據本發明之教示，在單一獲取窗期間，全域快門及控制信號同時啟用像素陣列436內之所有像素單元438以將影像電荷自每一光電二極體全域性地傳輸至包括垂直傳輸閘儲存結構之各別全域快門儲存電晶體。
本發明之所繪示實例之以上描述，包括摘要中描述之內容，並不意欲係窮盡性的或受限於所揭示之精確形式。雖然本文出於說明性目的描述了本發明之特定實施例及實例，但在不脫離本發明之較寬精神及範疇的情況下，各種等效修改係可能的。實際上，應瞭解，為了闡釋目的而提供特定實例電壓、電流、頻率、功率範圍值、時間等，且根據本發明之教示亦可在其他實施例及實例中採用其他值。
可鑒於以上詳細描述對本發明之實例作出此等修改。在以下申請專利範圍中使用之術語不應解釋為將本發明限制於說明書及申請專利範圍中所揭示之特定實施例。實際上，範疇將完全由以下申請專利範圍確定，以下申請專利範圍根據申請專利範圍解譯之已確立原則進行解釋。本說明書及圖相應地應被視為說明性的而非限定性的。
102:光電二極體 104:抗暈光電晶體 106:儲存電晶體 108:儲存節點 110:垂直傳輸閘(VTG)部分 112:輸出電晶體 114:垂直傳輸閘(VTG)部分 116:遮光結構 118:浮動擴散部FD 120:源極隨耦器電晶體 122:選擇電晶體 124:重設電晶體 128:入射光 138:像素單元 140:輸出位元線 202:光電二極體 204:抗暈光電晶體 206:儲存電晶體 210:垂直傳輸閘(VTG)部分 212:輸出電晶體 214:垂直傳輸閘(VTG)部分 216:遮光結構 218:浮動擴散部FD 220:源極隨耦器電晶體 222:選擇電晶體 224:重設電晶體 230:半導體材料層 236:像素陣列 236A:像素陣列 238A:像素單元 238B:像素單元 238C:像素單元 238D:像素單元 306:儲存電晶體 308:儲存節點 310:垂直傳輸閘(VTG)部分 312:輸出電晶體 314:垂直傳輸閘(VTG)部分 316:遮光結構 316A:遮光結構 330:半導體材料層 332:薄絕緣層 334:薄絕緣層 348:第一表面 350:第二表面 400:成像系統 436:像素陣列 438:影像感測器像素單元 440:位元線 442:讀出電路 444:功能邏輯 446:控制電路 AVD:電壓源 C1:行 C2:行 C3:行 C4:行 C5:行 Cm:行 Cm+1:行 Cx:行 DG:抗暈光信號 FD:浮動擴散部 OG:輸出信號 P1:像素 P2:像素 P3:像素 Pn:像素 R1:列 R2:列 R3:列 R4:列 R5:列 Rn:列 Rn+1:列 Ry:列 RST:重設信號 SEL:選擇信號 SG:儲存信號
參考以下圖式描述本發明之非限制性及非窮盡性實施例，其中除非另外規定，否則在各視圖中，相同的參考標號係指相同的部分。
圖 1 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構之全域快門儲存電晶體的像素單元之一個實例的示意圖。
圖 2A 係根據本發明之教示的具有包括配置於半導體材料層中之像素陣列中之垂直傳輸閘儲存結構的全域快門儲存電晶體之一個實例像素單元的平面視圖。
圖 2B 係根據本發明之教示的具有包括垂直傳輸閘儲存結構之全域快門儲存電晶體之另一實例像素單元的平面視圖，其繪示具有配置於像素陣列中在半導體材料層中之背側深溝槽隔離結構之遮光結構。
圖 3A 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構及背側遮光結構之全域快門儲存電晶體的像素單元之一個實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。
圖 3B 係繪示根據本發明之教示的具有包括垂直傳輸閘及背側遮光結構之輸出電晶體的像素單元之一個實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。
圖 3C 係繪示根據本發明之教示的具有包括垂直傳輸閘儲存結構及背側遮光結構之全域快門儲存電晶體的像素單元之另一實例之一部分的橫截面視圖，該背側遮光結構包括深溝槽隔離對。
圖 4 係繪示根據本發明之教示的包括具有像素單元之像素陣列之成像系統之一個實例的圖解，該等像素單元具有包括垂直傳輸閘儲存結構之全域快門儲存電晶體。
對應參考標號在圖式之若干視圖中指示對應組件。熟習此項技術者應瞭解，圖中之元件僅為簡單及清晰起見進行繪示，且未必按比例繪製。舉例而言，圖中之一些元件之尺寸可能相對於其他元件誇示以有助於改良對本發明之各種實施例之理解。又，通常未描繪在商業可行的實施例中有用或必需的常見但易於理解的元件，以便呈現本發明之此等各種實施例之遮擋較少的視圖。
102:光電二極體
104:抗暈光電晶體
106:儲存電晶體
108:儲存節點
110:垂直傳輸閘(VTG)部分
112:輸出電晶體
114:垂直傳輸閘(VTG)部分
116:遮光結構
118:浮動擴散部FD
120:源極隨耦器電晶體
122:選擇電晶體
124:重設電晶體
128:入射光
138:像素單元
140:輸出位元線
AVD:電壓源
DG:抗暈光信號
FD:浮動擴散部
OG:輸出信號
RST:重設信號
SEL:選擇信號
SG:儲存信號

Claims (31)

  1. 一種像素單元，其包含： 一光電二極體，其被安置於一半導體材料層中以累積回應於入射光而在該光電二極體中光生的影像電荷；及 一儲存電晶體，其經耦接至該光電二極體以儲存該光電二極體中光生之該影像電荷，其中該儲存電晶體包含： 一儲存閘極，其被安置成靠近該半導體材料層之一第一表面，其中該儲存閘極包括一對垂直傳輸閘(VTG)部分，其中該對VTG部分中之每一者穿過該半導體材料層之該第一表面延伸至該半導體材料層中達一第一距離；及 一儲存節點，其係安置於該半導體材料層之該第一表面下方及該儲存閘極之該對VTG部分之間，以回應於一儲存信號而儲存自該光電二極體傳輸之該影像電荷。
  2. 如請求項1之像素單元，進一步包含經耦接在該儲存電晶體與經安置於該半導體材料層中之一浮動擴散部之間之一輸出電晶體，其中該輸出電晶體經耦接以回應於一輸出信號而將經儲存於該儲存節點中之該影像電荷傳輸至該浮動擴散部，其中該輸出電晶體包含經安置成靠近該半導體材料層之該第一表面之一輸出閘極，其中該輸出閘極包括一對垂直傳輸閘(VTG)部分，其中該對VTG部分中之每一者穿過該半導體材料層之該第一表面延伸至該半導體材料層中達該第一距離。
  3. 如請求項2之像素單元，進一步包含一遮光結構，該遮光結構靠近該半導體材料層之一第二表面以遮蔽該儲存節點免受該入射光影響，其中該半導體材料層之該第二表面係與該半導體材料層之該第一表面相對。
  4. 如請求項3之像素單元，其中該遮光結構包含一對深溝槽隔離(DTI)部分，其中該對DTI部分中之每一者以穿過該半導體材料層之該第二表面朝向該第一表面的方式延伸至該半導體材料層中達一第二距離。
  5. 如請求項4之像素單元，其中該遮光結構係由一擋光材料構成，其中該對DTI部分中之每一者經填充有該擋光材料。
  6. 如請求項5之像素單元，其中該擋光材料包含鋁(Al)。
  7. 如請求項4之像素單元，其中該半導體材料層之該第一表面係一前側表面，且其中該半導體材料層之該第二表面係一背側表面。
  8. 如請求項4之像素單元，其中該半導體材料層具有一厚度，其中該第一距離與該第二距離之一總和小於該半導體材料層之該厚度。
  9. 如請求項4之像素單元，其中該半導體材料層具有一第一厚度，其中該第一距離與該第二距離之一總和大於該半導體材料層之該厚度。
  10. 如請求項3之像素單元，其中該入射光穿過該半導體材料層之該第二表面被引導至該光電二極體中。
  11. 如請求項1之像素單元，其中該半導體材料層包含矽(Si)。
  12. 如請求項1之像素單元，其中該儲存節點包含該半導體材料層中之摻雜劑之一N型梯度植入體。
  13. 如請求項12之像素單元，其中該儲存節點之一摻雜濃度以自該儲存節點之最靠近該半導體材料層之該第一表面的一部分朝該儲存節點之最靠近與該半導體材料層之該第一表面相對之該半導體材料層之一第二表面的一部分的方式減小。
  14. 如請求項13之像素單元，其中該儲存節點之最靠近該半導體材料層之該第一表面之該部分係在該半導體材料層之該第一表面下方大於零之一深度處。
  15. 如請求項1之像素單元，其中該儲存閘極包含多晶矽。
  16. 一種成像系統，其包含： 像素單元之一像素陣列，其中該等像素單元中之每一者包括： 一光電二極體，其被安置於一半導體材料層中以累積回應於入射光而在該光電二極體中光生的影像電荷；及 一儲存電晶體，其經耦接至該光電二極體以儲存該光電二極體中光生之該影像電荷，其中該儲存電晶體包含： 一儲存閘極，其經安置成靠近該半導體材料層之一第一表面，其中該儲存閘極包括一對垂直傳輸閘(VTG)部分，其中該對VTG部分中之每一者穿過該半導體材料層之該第一表面延伸至該半導體材料層中達一第一距離；及 一儲存節點，其係安置在該半導體材料層之該第一表面下方及該儲存閘極之該對VTG部分之間，以回應於一儲存信號而儲存自該光電二極體傳輸之該影像電荷； 一控制電路，其經耦接至該像素陣列以控制該像素陣列之操作；及 一讀出電路，其經耦接至控制像素陣列以自複數個像素單元讀出影像資料。
  17. 如請求項16之成像系統，進一步包含功能邏輯，該功能邏輯經耦接至該讀出電路以儲存來自該複數個像素單元中之每一者之該影像資料。
  18. 如請求項16之成像系統，其中該複數個像素單元中之每一者進一步包含經耦接在該儲存電晶體與經安置於該半導體材料層中之一浮動擴散部之間之一輸出電晶體，其中該輸出電晶體經耦接以回應於一輸出信號而將經儲存於該儲存節點中之該影像電荷傳輸至該浮動擴散部，其中該輸出電晶體包含經安置成靠近該半導體材料層之該第一表面之一輸出閘極，其中該輸出閘極包括一對垂直傳輸閘(VTG)部分，其中該對VTG部分中之每一者穿過該半導體材料層之該第一表面延伸至該半導體材料層中達該第一距離。
  19. 如請求項18之成像系統，其中該複數個像素單元中之每一者進一步包含一遮光結構，該遮光結構靠近該半導體材料層之一第二表面以遮蔽該儲存節點免受該入射光影響，其中該半導體材料層之該第二表面係與該半導體材料層之該第一表面相對。
  20. 如請求項19之成像系統，其中該遮光結構包含一對深溝槽隔離(DTI)部分，其中該對DTI部分中之每一者以穿過該半導體材料層之該第二表面朝向該第一表面的方式延伸至該半導體材料層中達一第二距離。
  21. 如請求項20之成像系統，其中該遮光結構係由一擋光材料構成，其中該對DTI部分中之每一者經填充有該擋光材料。
  22. 如請求項20之成像系統，其中該半導體材料層之該第一表面係一前側表面，且其中該半導體材料層之該第二表面係一背側表面。
  23. 如請求項20之成像系統，其中該半導體材料層具有一厚度，其中該第一距離與該第二距離之一總和小於該半導體材料層之該厚度。
  24. 如請求項20之成像系統，其中該半導體材料層具有一第一厚度，其中該第一距離與該第二距離之一總和大於該半導體材料層之該厚度。
  25. 如請求項19之成像系統，其中該入射光穿過該半導體材料層之該第二表面被引導至該光電二極體中。
  26. 如請求項16之成像系統，其中該儲存節點包含該半導體材料層中之摻雜劑之一N型梯度植入體。
  27. 如請求項26之成像系統，其中該儲存節點之一摻雜濃度以自該儲存節點之最靠近該半導體材料層之該第一表面的一部分朝該儲存節點之最靠近與該半導體材料層之該第一表面相對之該半導體材料層之一第二表面的一部分的方式減小。
  28. 如請求項27之成像系統，其中該儲存節點之最靠近該半導體材料層之該第一表面之該部分係在該半導體材料層之該第一表面下方大於零之一深度處。
  29. 如請求項18之成像系統，其中該儲存電晶體及該輸出電晶體係包括於該等像素單元中之每一者的像素電路中，其中該等像素單元中之每一者之該像素電路進一步包含： 一抗暈光電晶體，其經耦接至該光電二極體； 一源極隨耦器電晶體，其經耦接至該浮動擴散部； 一選擇電晶體，其經耦接至該源極隨耦器電晶體；及 一重設電晶體，其經耦接至該浮動擴散部。
  30. 如請求項29之成像系統，其中像素單元之該像素陣列經配置成複數個列及複數個行，其中該像素電路被安置在該半導體材料層中被僅該像素單元之該光電二極體、被一同一列及下一行之一像素單元之一光電二極體、被一下一列及該下一行之一像素單元之一光電二極體，以及被一同一行及該下一列之一像素單元之一光電二極體橫向地環繞之一中心區域中。
  31. 如請求項30之成像系統，其中該等像素單元中之每一者之該光電二極體與該像素電路之一對準係以相對於該像素陣列之該複數個列及該複數個行之一配置之一45度角配置。
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