TW202034527A - 雙向功率器件 - Google Patents

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Abstract

本發明公開了一種雙向功率器件，雙向功率器件包括：半導體層；位於半導體層中的溝槽；位於所述溝槽側壁上的柵介質層；位於所述溝槽下部的控制柵；以及位於所述半導體層中且鄰近所述控制柵的溝道區；其中，所述控制柵與所述半導體層之間由所述柵介質層隔開。本申請提供的雙向功率器件中，溝道區鄰近位於溝槽下部的控制柵，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。

Description

雙向功率器件
本發明涉及半導體製造技術領域，特別涉及一種雙向功率器件。
功率器件主要用於大功率的電源電路和控制電路中，例如作為開關元件或整流元件。在功率器件中，不同摻雜類型的摻雜區形成PN結，從而實現二極體或電晶體的功能。功率器件在應用中通常需要在高電壓下承載大電流。一方面，為了滿足高電壓應用的需求以及提高器件可靠性和壽命，功率器件需要具有高擊穿電壓。另一方面，為了降低功率器件自身的功耗和產生的熱量，功率器件需要具有低導通電阻。在電源電路中，經常會涉及到充電和放電，然後充電和放電過程中電流的流向不同，則要求功率器件具有雙向導通的功能。
在美國專利US5612566和US6087740公開了雙向導通類型的功率器件。其中，該雙向功率器件包括襯底以及位於襯底上的第一輸出極和第二輸出極。襯底為P型襯底或者P型外延或者P型摻雜的阱區；兩個輸出極分別由輕摻雜N-區和以及位於輕摻雜N-區中的重摻雜N+區構成。在功率器件的導通狀態，當第一輸出極與襯底短接時，電流從第二輸出極流向第一輸出極；當第二輸出極與襯底短接時，電流從第一輸出極流向第二輸出極。
然而，雙向功率器件的耐壓特性和導通電阻之間是一對衝突參數。雖然可以通過降低輕摻雜N-區的雜質濃度，提高擊穿電壓，獲得較好的耐壓特性。但是由於輕摻雜N-區的雜質濃度降低，導致導通電阻的增加，從而增加功耗。
在雙向功率器件中，仍然需要進一步改進以兼顧耐壓特性和導通電阻的要求。
鑒於上述問題，本發明的目的在於提供一種雙向功率器件，其中，溝道區鄰近溝槽下部的控制柵，通過溝槽的寬度控制溝道長度，減小導通電阻。
根據本發明的第一方面，提供一種雙向功率器件，包括：半導體層；位於半導體層中的溝槽；位於所述溝槽側壁上的柵介質層；位於所述溝槽下部的控制柵；以及位於所述半導體層中且鄰近所述控制柵的溝道區；其中，所述控制柵與所述半導體層之間由所述柵介質層隔開。
優選地，所述雙向功率器件還包括：位於所述溝槽上部的遮罩柵。
優選地，所述雙向功率器件還包括：位於所述控制柵和所述遮罩柵之間的隔離層。
優選地，所述遮罩柵的長度為0.6~1.2um。
優選地，所述控制柵和所述遮罩柵彼此接觸。
優選地，所述遮罩柵的長度為0.4~0.8um。
優選地，所述雙向功率器件還包括：位於溝槽側壁上的遮罩介質層，所述遮罩柵與所述半導體層之間由所述遮罩介質層隔開。
優選地，所述遮罩介質層的厚度為0.1~0.25um。
優選地，所述遮罩介質層的厚度大於或等於所述柵介質層的厚度。
優選地，所述控制柵的寬度大於所述遮罩柵的寬度。
優選地，所述雙向功率器件還包括：位於所述半導體層中且鄰近所述遮罩柵的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述控制柵交疊。
優選地，所述源區和漏區的長度大於所述遮罩柵和隔離層的長度之和，小於所述遮罩柵、隔離層以及所述控制柵的長度之和。
優選地，所述源區和漏區的長度大於所述遮罩柵的長度，小於所述遮罩柵以及所述控制柵的長度之和。
優選地，所述雙向功率器件還包括：位於所述溝槽上部的分壓介質層。
優選地，所述雙向功率器件還包括：位於所述半導體層中且鄰近所述分壓介質層的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述控制柵交疊。
優選地，所述分壓介質層的長度大於0.3um。
優選地，所述源區和漏區的長度大於所述分壓介質層的長度，小於所述分壓介質層和所述控制柵的長度。
優選地，所述控制柵從所述半導體層的第一表面延伸至所述溝槽下部。
優選地，所述雙向功率器件還包括：位於所述半導體層中且鄰近控制柵的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述溝槽下部的控制柵交疊。
優選地，所述源區和漏區在所述半導體層中延伸的長度為0.5~1.5um。
優選地，所述溝槽的長度為1.2~2.2um，寬度為0.1~0.6um。
優選地，所述半導體層的摻雜類型為第一摻雜類型，所述源區和漏區的摻雜類型為第二摻雜類型，所述溝道區的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
優選地，所述半導體層選自半導體襯底本身、在半導體襯底上形成的外延層或者在半導體襯底中注入的阱區中的一種。
優選地，所述雙向功率器件還包括：第一接觸，與所述源區相接觸以形成第一輸出電極；第二接觸，與所述漏區相接觸以形成第二輸出電極；第三接觸，與所述半導體層相接觸以形成襯底電極；第四接觸，與所述控制柵相接觸以形成柵電極。
優選地，所述雙向功率器件還包括：第一引線區，位於所述源區內，其中，第一引線區的摻雜濃度大於所述源區的摻雜濃度；覆蓋介質層，位於所述半導體層的第一表面上；第一接觸孔，貫穿所述 覆蓋介質層延伸至所述源區；所述第一接觸通過第一接觸孔、第一引線區與所述源區相接觸。
優選地，所述雙向功率器件還包括：第二引線區，位於所述漏區內，其中，第二引線區的摻雜濃度大於所述漏區的摻雜濃度；第二接觸孔，貫穿所述覆蓋介質層延伸至所述漏區；所述第二接觸通過第二接觸孔、第二引線區與所述漏區相接觸。
優選地，所述雙向功率器件還包括：第三引線區，位於所述半導體層內且靠近所述半導體層的第一表面，其中，所述第三引線區的摻雜濃度大於半導體層的摻雜濃度；第三接觸孔，貫穿所述覆蓋介質層延伸至所述半導體層；所述第三接觸通過第三接觸孔、第三引線區與所述半導體層相接觸。
優選地，所述雙向功率器件還包括：第四接觸孔，貫穿所述覆蓋介質層延伸至所述控制柵。
優選地，所述第三接觸位於所述半導體層的第二表面上。
優選地，所述雙向功率器件還包括：佈線層，所述佈線層包括第一佈線至第四佈線，分別通過多個導電孔與所述第一輸出電極、第二輸出電極、襯底電極以及柵電極電連接。
優選地，所述雙向功率器件還包括：多個金屬焊球，位於所述佈線層上，通過佈線層與所述第一輸出電極、第二輸出電極、襯底電極以及柵電極電連接。
優選地，當所述雙向功率器件包括位於控制柵上的遮罩柵時，第四接觸還與所述遮罩柵電連接。
優選地，所述遮罩柵與所述半導體層或所述控制柵電連接。
優選地，在所述雙向功率器件導通時，所述襯底電極與第一輸出電極和第二輸出電極之一電連接實現電流方向的雙向選擇。
優選地，當所述襯底電極與所述第一輸出電極電連接時，電流從所述第二輸出電極流向所述第一輸出電極；當所述襯底電極與所述第二輸出電極電連接時，電流從所述第一輸出電極流向所述第二輸出 電極。
根據本發明的第二方面，提供一種雙向功率器件，包括多個元胞結構，所述元胞結構為上述所述的雙向功率器件，多個元胞結構中的源區電連接在一起，多個元胞結構中的漏區電連接在一起。
本發明實施例提供的雙向功率器件，溝道區鄰近位於溝槽下部的控制柵，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。
進一步地，在溝槽的下部和上部分別形成控制柵和遮罩柵，控制柵和遮罩柵彼此隔離，控制柵與半導體層之間由柵介質層隔開，遮罩柵和源區以及漏區之間由遮罩介質層隔開，在雙向功率器件截止時遮罩柵通過遮罩介質層耗盡源區和漏區的電荷，提高器件的耐壓特性；在雙向功率器件導通時，多個源區和漏區與半導體層提供低阻抗的導通路徑。
進一步地，可以通過調整遮罩介質層的厚度、源區和漏區的摻雜濃度以及遮罩柵的長度來實現不同的閾值電壓。
進一步地，在溝槽的下部和上部分別形成控制柵和遮罩柵，控制柵和遮罩柵彼此接觸，控制柵與半導體層之間由柵介質層隔開，遮罩柵和源區以及漏區之間由遮罩介質層隔開，在雙向功率器件截止時遮罩柵通過遮罩介質層耗盡源區和漏區的電荷，提高器件的耐壓特性；在雙向功率器件導通時，源區和/或漏區與半導體層提供低阻抗的導通路徑。
進一步地，可以通過調整遮罩介質層的厚度、源區和漏區的摻雜濃度以及遮罩柵的長度來實現不同的閾值電壓。
進一步地，在溝槽的下部和上部分別形成控制柵和分壓介質層，該分壓介質層使得控制柵遠離源區和漏區。分壓介質層具有較高的介電常數，可以承受比半導體層更高的電場強度，隨著分壓介質層厚度的增加，承擔了縱向方向上源區和漏區上施加的高壓，提高雙向功率器件的耐壓特性。
進一步地，可以通過調整分壓介質層的厚度以及源區和 漏區的摻雜濃度來實現不同的閾值電壓。
進一步地，在雙向功率器件導通時，將所述襯底電極與第一輸出電極和第二輸出電極之一電連接實現電流方向的雙向選擇。當所述襯底電極與所述第一輸出電極電連接時，電流從所述第二輸出電極流向所述第一輸出電極；當所述襯底電極與所述第二輸出電極電連接時，電流從所述第一輸出電極流向所述第二輸出電極。
進一步地，溝槽內的控制柵從半導體層的第一表面延伸至溝槽下部，源區和漏區從半導體層的第一表面延伸至於溝槽下部的控制柵交疊。源區和漏區延伸的長度較長，使得源區和漏區在雙向功率器件截止時可以承擔縱向方向上源區和漏區上施加的高壓，提高雙向功率器件的耐壓特性。
進一步地，可以通過調整柵介質層的厚度以及溝道區的摻雜濃度來實現不同的閾值電壓。
進一步地，通過佈線層將雙向功率器件的襯底電極、第一輸出電極、第二輸出電極以及柵電極引出至半導體襯底的表面，並在佈線層上形成金屬焊球。由於採用了植球的工藝，省略了傳統封裝的打線，減小了封裝的寄生電感和寄生電阻，減小雙向功率器件的封裝電阻；由於沒有塑封料的包封，使得散熱更加容易，減小功耗，提高雙向功率器件的可靠性和安全性。
進一步地，雙向功率器件可以由多個元胞結構組成，所有元胞結構的源區電連接在一起作為第一輸出電極，漏區電連接在一起作為第二輸出電極，通過增加元胞結構的數量，提高雙向功率器件的電流能力。
G:栅電極
S1:第一輸出電極
S2:第二輸出電極
Sub:襯底、襯底電極
D1,D2:體二極體
1:襯底
2:遮罩柵
10:半導體層
11:覆蓋介質層
20:溝槽
20a:第一溝槽
20b:第二溝槽
20c:第三溝槽
21:栅介質層
22:控制栅
23:遮罩柵
24:隔離層
25:遮罩介質層
26:分壓介質層
31:源區
32:漏區
40:溝道區
50:接觸孔
51:第一接觸孔
52:第二接觸孔
53:第三接觸孔
54:第四接觸孔
54a:控制栅22的接觸孔
54b:遮罩柵23的接觸孔
60:金屬層
61:第一接觸
62:第二接觸
63:第三接觸
64:第四接觸
70:佈線層
71:第一佈線
72:第二佈線
73:第三佈線
74:第四佈線
80,81,82,83,84:金屬焊球
90:導電孔
101:第三引線區
311:第一引線區
321:第二引線區
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
W1,W2:寬度
L1,L2,L3,L4,K:長度
AA’,BB’:線
第1圖示出了本發明實施例的雙向功率器件的電路示意圖。
第2圖-第4圖分別示出了本發明第一實施例的雙向功率器件的不同剖面的截面圖和俯視圖。
第5圖示出了本發明第一實施例的多個元胞結構的截面圖。
第6圖示出了本發明第二實施例的雙向功率器件的俯視圖。
第7圖示出了本發明第三實施例的雙向功率器件的截面圖。
第8圖-第10圖分別示出了本發明第四實施例的雙向功率器件的不同剖面的截面圖和俯視圖。
第11圖示出了本發明第四實施例的多個元胞結構的截面圖。
第12圖示出了本發明第五實施例的雙向功率器件的截面圖。
第13圖-第15圖分別示出了本發明第六實施例的雙向功率器件的不同剖面的截面圖和俯視圖。
第16圖示出了本發明第六實施例的多個元胞結構的截面圖。
第17圖示出了本發明第七實施例的雙向功率器件的截面圖。
第18圖-第20圖分別示出了本發明第八實施例的雙向功率器件的不同剖面的截面圖和俯視圖。
第21圖示出了本發明第八實施例的多個元胞結構的截面圖。
第22圖-第25圖分別示出了本發明第九實施例的雙向功率器件的截面圖。
第26圖示出了本發明第九實施例的雙向功率器件的俯視圖。
第27圖示出了本發明第九實施例的雙向功率器件的封裝引腳示意圖。
第28圖示出了本發明第十實施例的雙向功率器件的截面圖。
以下將參照圖式更詳細地描述本發明的各種實施例。在各個圖式中，相同的元件採用相同或類似的圖式標記來表示。為了清楚起見，圖式中的各個部分沒有按比例繪製。
下面結合圖式和實施例，對本發明的具體實施方式作進一步詳細描述。
第1圖示出了本發明實施例提供的雙向功率器件的電路示意圖，該雙向功率器件由一個電晶體形成，具有雙向導體功能。如第1圖所示，該雙向功率器件包括襯底Sub以及位於襯底Sub上的兩個輸出極S1和S2，以及兩個寄生的體二極體D1和D2。當輸出極S2和襯底Sub短接，柵極G施加高電壓時，電壓高於雙向功率器件的閾值電壓，雙向功率 器件導通，電流從輸出極S1流向輸出極S2；當輸出極S1和襯底Sub短接，柵極G施加高電壓時，電壓高於雙向功率器件的閾值電壓，雙向功率器件導通，電流從輸出極S2流向輸出極S1；當襯底Sub接零電壓，柵極G施加低電壓，電壓低於閾值電壓，雙向功率器件截止。
第一實施例
第2圖-第4圖分別示出了本發明第一實施例的雙向功率器件的截面圖和俯視圖；其中，第2圖為第4圖所示俯視圖中沿AA’線獲取的截面圖，第3圖為第4圖所示俯視圖中沿BB’線獲取的截面圖。在該實施例中，雙向功率器件為溝槽型器件，可以是金屬氧化物半導體場效應電晶體(MOSFET)、IGBT器件或者二極體。在下文中，以N型MOSFET為例進行說明，然而，本發明並不限於此。
在第2圖中所示的雙向功率器件只包含了一個元胞結構的縱向結構示意圖，而實際產品當中，元胞結構的數量可以為一個或者多個。參見第2圖-第4圖，所述雙向功率器件包括半導體層10、位於所述半導體層10內的溝槽20，位於所述溝槽20側壁上的柵介質層21、位於所述溝槽20下部的控制柵22、位於所述溝槽20上部的遮罩柵23以及位於所述控制柵22和所述遮罩柵23之間的隔離層24。
在本實施例中，半導體層10例如是半導體襯底本身，或者在半導體襯底上形成的外延層，或者在半導體襯底中注入的阱區。半導體層10的摻雜濃度為7E14~3E16cm-3。半導體層10例如為矽襯底、或者是在矽襯底上形成的外延層、或者是在矽襯底中形成的阱區，摻雜類型為P型，半導體層10與矽襯底的摻雜類型相同。半導體層10有相對的第一表面和第二表面。
其中，所述控制柵22與所述半導體層10之間由所述柵介質層21隔開。
進一步地，所述雙向功率器件還包括位於溝槽20側壁上的遮罩介質層25，遮罩柵23與半導體層10之間由遮罩介質層25隔開。
在本實施例中，所述柵介質層21、隔離層24、遮罩介質層25的材料可以是二氧化矽或者氮化矽或者二氧化矽和氮化矽的複合結構， 三者的材料可以相同也可以不同。
柵介質層21的厚度為200~1000埃，即0.02~0.1um，遮罩介質層25的厚度為1000~2500埃，即0.1~0.25um。遮罩介質層25的厚度大於或等於柵介質層21的厚度。
控制柵22的寬度W1大於遮罩柵23的寬度W2，控制柵的長度L1小於遮罩柵23的長度L2。遮罩柵23的長度L2為0.6~1.2um。
進一步地，在半導體層10內形成沿縱向延伸的摻雜類型為N型的源區31和漏區32，其中，源區31和漏區32可以互換；以及在半導體層10內形成鄰近所述控制柵22的溝道區40。
在本實施例中，所述半導體層10的摻雜類型為第一摻雜類型，所述源區31和漏區32的摻雜類型為第二摻雜類型，所述溝道區40的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
在本實施例中，所述源區31和漏區32從所述半導體層10的第一表面延伸至與所述控制柵22交疊。所述源區31和漏區32在所述半導體層10中延伸的長度K大於遮罩柵23在半導體層10中延伸的長度L2，優選地，大於所述遮罩柵23和隔離層24在半導體層10中延伸的長度之和L2+L3，但小於遮罩柵23、隔離層24以及控制柵22在半導體層10中延伸的長度之和L1+L2+L3，即L2+L3<K<L1+L2+L3。
遮罩柵23與源區31和/或漏區32之間由遮罩介質層25隔開。在雙向功率器件截止時遮罩柵通過遮罩介質層耗盡源區和漏區的電荷，提高器件的耐壓特性；在雙向功率器件導通時，源區和漏區與半導體層提供低阻抗的導通路徑。由此可以調整遮罩介質層的厚度、源區和漏區的摻雜濃度以及遮罩柵的長度來實現不同的閾值電壓。
由於溝道區40鄰近位於溝槽20下部的控制柵22，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。
進一步地，在所述源區31和所述漏區32中形成第一引線區311和第二引線區321。其中，第一引線區311的摻雜類型與源區31的摻雜類型相同，且第一引線區311的摻雜濃度大於源區31的摻雜濃度。第 二引線區321的摻雜類型與漏區32的摻雜類型相同，且第二引線區321的摻雜濃度大於漏區32的摻雜濃度。
進一步地，在所述半導體層10中形成第三引線區101，所述第三引線區101靠近所述半導體層10的第一表面，其中，第三引線區101的摻雜類型與半導體層10的摻雜類型相同，且第三引線區101的摻雜濃度大於半導體層10的摻雜濃度。
進一步地，在半導體層10的第一表面上形成覆蓋介質層11以及形成貫穿覆蓋介質層11的接觸孔50，所述接觸孔50包括第一接觸孔51、第二接觸孔52、第三接觸孔53以及第四接觸孔54。其中，第一接觸孔51位於所述源區31上，貫穿所述覆蓋介質層11延伸至所述源區31，所述第二接觸孔位於所述漏區32上，貫穿所述覆蓋介質層11延伸至所述漏區32。
第三接觸孔53位於所述溝槽20兩側貫穿所述覆蓋介質層11延伸至所述半導體層10。
第四接觸孔54位於所述溝槽20上，貫穿所述覆蓋介質層11延伸至所述溝槽20中的控制柵22和/或遮罩柵23。
在本實施例中，覆蓋介質層11可以是未摻雜的矽玻璃(USG)和摻雜硼磷的矽玻璃(BPSG)。
在所述覆蓋介質層11上沉積金屬層60，金屬層60填充第一接觸孔51至第四接觸孔54分別形成第一接觸61至第四接觸64。第一接觸61通過第一接觸孔51、第一引線區311與所述源區31相接觸以形成第一輸出電極S1，第二接觸62通過第二接觸孔52、第二引線區321與所述漏區32相接觸以形成第二輸出電極S2，所述第三接觸63通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。如第3圖所示，第四接觸64經由第四接觸孔54與控制柵22和/或遮罩柵23相接觸以形成柵電極。如第4圖所示，第四接觸孔54包括控制柵22的接觸孔54a和遮罩柵23的接觸孔54b。在本實施例中，控制柵22和遮罩柵23連接在一起。
在本實施例中，金屬層60的材料可以為鈦和氮化鈦、鋁 銅、鋁矽銅或者鋁矽。
第2圖中一個元胞只包含了三個溝槽、一個源區和一個漏區，而實際產品當中，源區31和漏區32的數量不止一個。以第2圖所示的為例，三個溝槽結構分別為第一溝槽20a、第二溝槽20b和第三溝槽20c。其中，第一接觸61將源區31引出至半導體層10表面形成第一輸出電極S1，第二接觸62將漏區32引出至半導體層10表面形成第二輸出電極S2，第三接觸63將半導體層10引出形成襯底電極Sub，第四接觸64a和64b將溝槽20中的控制柵22以及遮罩柵23引出至半導體層10表面形成柵電極G，其中，控制柵22和遮罩柵23電連接在一起。第一溝槽20a和第三溝槽20c對稱設置在源區31和漏區32外。其中，第一輸出電極S1和第二輸出電極S2分別是源區31和漏區32引出至半導體層10表面形成的，兩者可以互換。當控制柵22上施加的電壓大於閾值電壓時，雙向功率器件導通，第二溝槽20b中的溝道區有電流流過，通過選擇其中一個輸出端電極與襯底電極連接，實現電流方向的選擇，例如，當第一輸出電極S1與襯底電極Sub連接時，電流從第二輸出電極S2流向第一輸出電極S1；當第二輸出電極S2與襯底電極Sub連接時，電流從第一輸出電極S1流向第二輸出電極S2。
當控制柵22上施加的電壓小於閾值電壓時，雙向功率器件截止，由於控制柵22和遮罩柵23電連接在一起，此時遮罩柵23上施加的電壓為低電壓，第一輸出電極S1和第二輸出電極S2上施加高電壓，在源區31、漏區32和遮罩柵23之間形成電壓差。第一溝槽20a和第三溝槽20c中的遮罩柵23通過遮罩介質層25在源區31和漏區32中感應出電荷，可以通過調整遮罩介質層25的厚度和材料以及源區31和漏區32的雜質濃度，最終完全耗盡源區和漏區，達到提高器件的耐壓的目的。同時由於源區31和漏區32的雜質濃度增加，也極大的減小了器件的電阻。
第5圖僅示出了兩個元胞結構的示意圖，多個第一接觸61連接在一起形成第一輸出電極S1，多個第二接觸62連接在一起形成第二輸出電極S2，以提高器件的電流能力。替代地，對於其他類型的雙向功率器件，通過增加元胞的數量，即選擇兩個及更多元胞結構並聯連接，可 以提高器件的電流能力。
第二實施例
本實施例與第一實施例採用基本相同的科技方案，不同之處在於，第一實施例中，控制柵22和遮罩柵23連接在一起，而本實施例中，遮罩柵23和半導體層10連接在一起，如第6圖所示，遮罩柵23的接觸孔54b與襯底電極的接觸孔53連接，使遮罩柵23和襯底電極Sub電連接在一起。
本實施例中，雙向功率器件的其餘部分與第一實施例基本相同，具體結構不再贅述。
第一實施例中控制柵22和遮罩柵23連接在一起，遮罩柵23和源區31和漏區32有交疊，存在寄生電容。當控制柵22和遮罩柵23的電壓升高時，對該寄生電容充電，雙向功率器件導通；當控制柵22和遮罩柵2的電壓降低時，該寄生電容放電，雙向功率器件截止。雙向功率器件進行高速開關的時候，該寄生電容的充放電時間會降低開關頻率，同時寄生電容充放電產生額外的功耗。
第二實施例中遮罩柵23和半導體層10連接在一起，遮罩柵23的電壓在器件開關過程中是固定的，可避免遮罩柵23電壓變化而帶來寄生電容的充放電，可以提高雙向功率器件的開關頻率，減少功耗。在某些要求雙向功率器件不僅要有盡可能低的電阻，還要有小的寄生電容的應用場合，可以做高速開關使用。
第三實施例
本實施例與第一實施例採用基本相同的技術方案，不同之處在於，第一實施例中，第三接觸63形成在半導體層10的第一表面上，通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。而本實施例中，第三接觸63形成在半導體層10的第二表面上，如第7圖所示。具體地，將雙向功率器件形成在摻雜濃度較高的襯底1上，然後在襯底1的背面蒸發金屬層形成第三接觸63。
第一實施例中，雙向功率器件的柵極、襯底電極、第一輸出電極和第二輸出電極均從半導體層10的第一表面引出，適合晶片級封 裝(CSP)。
第三實施例中，雙向功率器件的襯底電極從半導體層10的第二表面引出，既能適應傳統的器件封裝形式(例如SOP8、DIP8)，同時增加了雙向功率器件的散熱能力。
本實施例中，雙向功率器件的其餘部分與第一實施例基本相同，具體結構不再贅述。
第四實施例
第8圖-第10圖分別示出了本發明第四實施例的雙向功率器件的截面圖和俯視圖；其中，第8圖為第10圖所示俯視圖中沿AA’線獲取的截面圖，第9圖為第10圖所示俯視圖中沿BB’線獲取的截面圖。
在第8圖中所示的雙向功率器件只包含了一個元胞的縱向結構示意圖，而實際產品當中，元胞結構的數量可以為一個或者多個。參見第8圖-第10圖，
所述雙向功率器件包括半導體層10、位於所述半導體層10內的溝槽20，位於所述溝槽20側壁上的柵介質層21、位於所述溝槽20下部的控制柵22、位於所述溝槽20上部的遮罩柵23。其中，控制柵22和遮罩柵23彼此接觸。
在本實施例中，半導體層10例如是半導體襯底本身，或者在半導體襯底上形成的外延層，或者在半導體襯底中注入的阱區。半導體層10的摻雜濃度為7E14~3E16cm-3。半導體層10例如為矽襯底、或者是在矽襯底上形成的外延層、或者是在矽襯底中形成的阱區，摻雜類型為P型，半導體層10與矽襯底的摻雜類型相同。半導體層10有相對的第一表面和第二表面。
其中，所述控制柵22與所述半導體層10之間由所述柵介質層21隔開。
進一步地，所述雙向功率器件還包括位於溝槽20側壁上的遮罩介質層25，遮罩柵23與半導體層10之間由遮罩介質層25隔開。
在本實施例中，所述柵介質層21、遮罩介質層25的材料可以是二氧化矽或者氮化矽或者二氧化矽和氮化矽的複合結構，兩者的材 料可以相同也可以不同。
柵介質層21的厚度為200~1000埃，遮罩介質層25的厚度為1000~2500埃，即0.1~0.25um。遮罩介質層25的厚度大於或等於柵介質層21的厚度。遮罩柵23的長度L2為0.4~0.8um。
進一步地，在半導體層10內形成沿縱向延伸的摻雜類型為N型的源區31和漏區32，其中，源區31和漏區32可以互換；以及在半導體層10內形成鄰近所述控制柵22的溝道區40。
在本實施例中，所述半導體層10的摻雜類型為第一摻雜類型，所述源區31和漏區32的摻雜類型為第二摻雜類型，所述溝道區40的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
在本實施例中，所述源區31和漏區32從所述半導體層10的第一表面延伸至與所述控制柵22交疊。所述源區31和漏區32在所述半導體層10中延伸的長度K大於遮罩柵23在半導體層10中延伸的長度L2，但小於遮罩柵23以及控制柵22在半導體層10中延伸的長度之和L1+L2，即L2<K<L1+L2。
遮罩柵23與源區31和/或漏區32之間由遮罩介質層25隔開。在雙向功率器件截止時遮罩柵通過遮罩介質層耗盡源區和漏區的電荷，提高器件的耐壓特性；在雙向功率器件導通時，源區和漏區與半導體層提供低阻抗的導通路徑。由此可以調整遮罩介質層的厚度、源區和漏區的摻雜濃度以及遮罩柵的長度來實現不同的閾值電壓。
由於溝道區40鄰近位於溝槽20下部的控制柵22，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。
進一步地，在所述源區31和所述漏區32中形成第一引線區311和第二引線區321。其中，第一引線區311的摻雜類型與源區31的摻雜類型相同，且第一引線區311的摻雜濃度大於源區31的摻雜濃度。第二引線區321的摻雜類型與漏區32的摻雜類型相同，且第二引線區321的摻雜濃度大於漏區32的摻雜濃度。
進一步地，在所述半導體層10中形成第三引線區101， 所述第三引線區101靠近所述半導體層10的第一表面，其中，第三引線區101的摻雜類型與半導體層10的摻雜類型相同，且第三引線區101的摻雜濃度大於半導體層10的摻雜濃度。
進一步地，在半導體層10的第一表面上形成覆蓋介質層11以及形成貫穿覆蓋介質層11的接觸孔50，所述接觸孔50包括第一接觸孔51、第二接觸孔52、第三接觸孔53以及第四接觸孔54。其中，第一接觸孔51位於所述源區31上，貫穿所述覆蓋介質層11延伸至所述源區31，所述第二接觸孔位於所述漏區32上，貫穿所述覆蓋介質層11延伸至所述漏區32。
第三接觸孔53位於所述溝槽20兩側貫穿所述覆蓋介質層11延伸至所述半導體層10。
第四接觸孔54位於所述溝槽20上，貫穿所述覆蓋介質層11延伸至所述溝槽20中的控制柵22和/或遮罩柵23。
在本實施例中，覆蓋介質層11可以是未摻雜的矽玻璃(USG)和摻雜硼磷的矽玻璃(BPSG)。
在所述覆蓋介質層11上沉積金屬層60，金屬層60填充第一接觸孔51至第四接觸孔54分別形成第一接觸61至第四接觸64。第一接觸61通過第一接觸孔51、第一引線區311與所述源區31相接觸以形成第一輸出電極S1，第二接觸62通過第二接觸孔52、第二引線區321與所述漏區32相接觸以形成第二輸出電極S2，所述第三接觸63通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。如第9圖所示，第四接觸64經由第四接觸孔54與控制柵22和/或遮罩柵23相接觸以形成柵電極。
在本實施例中，金屬層60的材料可以為鈦和氮化鈦、鋁銅、鋁矽銅或者鋁矽。
第8圖中一個元胞只包含了三個溝槽、一個源區和一個漏區，而實際產品當中，源區31和漏區32的數量不止一個。以第8圖所示的為例，三個溝槽結構分別為第一溝槽20a、第二溝槽20b和第三溝槽20c。其中，第一接觸61將源區31引出至半導體層10表面形成第一輸出 電極S1，第二接觸62將漏區32引出至半導體層10表面形成第二輸出電極S2，第三接觸63將半導體層10引出形成襯底電極Sub，第四接觸64將控制柵22以及遮罩柵23引出至半導體層10表面形成柵電極G，其中，控制柵22和遮罩柵23電連接在一起。第一溝槽20a和第三溝槽20c對稱設定在源區31和漏區32外。其中，第一輸出電極S1和第二輸出電極S2分別是源區31和漏區32引出至半導體層10表面形成的，兩者可以互換。
當控制柵22上施加的電壓大於閾值電壓時，雙向功率器件導通，僅源區31和漏區32之間的第二溝槽20b的溝道區有電流，通過選擇其中一個輸出端電極與襯底電極連接，實現電流方向的選擇，例如，當第一輸出電極S1與襯底電極Sub連接時，電流從第二輸出電極S2流向第一輸出電極S1；當第二輸出電極S2與襯底電極Sub連接時，電流從第一輸出電極S1流向第二輸出電極S2。
當控制柵22上施加的電壓小於閾值電壓時，雙向功率器件截止。由於控制柵22和遮罩柵23電連接在一起，此時遮罩柵23上施加的電壓為低電壓，第一輸出電極S1和第二輸出電極S2上施加高電壓，在源區31、漏區32和遮罩柵23之間形成電壓差。第一溝槽20a和第三溝槽20c中的遮罩柵23通過遮罩介質層25在源區31和漏區32中感應出電荷，可以通過調整遮罩介質層25的厚度和材料以及源區31和漏區32的雜質濃度，最終完全耗盡源區和漏區，達到提高器件的耐壓的目的。同時由於源區31和漏區32的雜質濃度增加，也極大的減小了器件的電阻。
第11圖僅示出了兩個元胞結構的示意圖，多個第一接觸61連接在一起形成第一輸出電極S1，多個第二接觸62連接在一起形成第二輸出電極S2，以提高器件的電流能力。替代地，對於其他類型的雙向功率器件，通過增加元胞的數量，即選擇兩個及更多元胞結構並聯連接，可以提高器件的電流能力。
第五實施例
本實施例與第四實施例採用基本相同的技術方案，不同之處在於，第四實施例中，第三接觸63形成在半導體層10的第一表面上，通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底 電極Sub。而本實施例中，第三接觸63形成在半導體層10的第二表面上，如第12圖所示。具體地，將雙向功率器件形成在摻雜濃度較高的襯底1上，然後在襯底1的背面蒸發金屬層形成第三接觸63。第四實施例中，雙向功率器件的柵極、襯底電極、第一輸出電極和第二輸出電極均從半導體層10的第一表面引出，適合晶片級封裝(CSP)。
第五實施例中，雙向功率器件的襯底電極從半導體層10的第二表面引出，既能適應傳統的器件封裝形式(例如SOP8、DIP8)，同時增加了雙向功率器件的散熱能力。
本實施例中，雙向功率器件的其餘部分與第四實施例基本相同，具體結構不再贅述。
第六實施例
第13圖-第15圖分別示出了本發明第六實施例的雙向功率器件的截面圖和俯視圖；其中，第13圖為第15圖所示俯視圖中沿AA’線獲取的截面圖，第14圖為第15圖所示俯視圖中沿BB’線獲取的截面圖。
在第13圖中所示的雙向功率器件只包含了一個元胞的縱向結構示意圖，而實際產品當中，元胞結構的數量可以為一個或者多個。 參見第13圖-第15圖，所述雙向功率器件包括半導體層10、位於所述半導體層10內的溝槽20，位於所述溝槽20側壁上的柵介質層21、位於所述溝槽20下部的控制柵22、位於所述溝槽20上部的分壓介質層26。
在本實施例中，半導體層10例如是半導體襯底本身，或者在半導體襯底上形成的外延層，或者在半導體襯底中注入的阱區。半導體層10的摻雜濃度為7E14~3E16cm-3。半導體層10例如為矽襯底、或者是在矽襯底上形成的外延層、或者是在矽襯底中形成的阱區，摻雜類型為P型，半導體層10與矽襯底的摻雜類型相同。半導體層10有相對的第一表面和第二表面。
其中，所述控制柵22與所述半導體層10之間由所述柵介質層21隔開。
在本實施例中，柵介質層21、分壓介質層26的材料可以 是二氧化矽或者氮化矽或者二氧化矽和氮化矽的複合結構，兩者的材料可以相同也可以不同。
柵介質層21的厚度為200~1000埃，分壓介質層26的長度至少大於0.3um。
進一步地，在半導體層10內形成沿縱向延伸的摻雜類型為N型的源區31和漏區32，其中，源區31和漏區32可以互換；以及在半導體層10內形成鄰近所述控制柵22的溝道區40。
在本實施例中，所述半導體層10的摻雜類型為第一摻雜類型，所述源區31和漏區32的摻雜類型為第二摻雜類型，所述溝道區40的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
在本實施例中，所述源區31和漏區32從所述半導體層10的第一表面延伸至與所述控制柵22交疊。所述源區31和漏區32在所述半導體層10中延伸的長度K大於所述分壓介質層26的長度L4，小於分壓介質層26和控制柵22在半導體層10中延伸的長度之和L1+L4。分壓介質層26使得控制柵22遠離源區31和漏區32。
分壓介質層具有較高的介電常數，可以承受比半導體層更高的電場強度，隨著分壓介質層厚度的增加，承擔了縱向方向上源區和漏區上施加的高壓，提高雙向功率器件的耐壓特性。由此可以通過調整分壓介質層的厚度以及源區和漏區的摻雜濃度來實現不同的閾值電壓。
由於溝道區40鄰近位於溝槽20下部的控制柵22，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。
進一步地，在所述源區31和所述漏區32中形成第一引線區311和第二引線區321。其中，第一引線區311的摻雜類型與源區31的摻雜類型相同，且第一引線區311的摻雜濃度大於源區31的摻雜濃度。第二引線區321的摻雜類型與漏區32的摻雜類型相同，且第二引線區321的摻雜濃度大於漏區32的摻雜濃度。
進一步地，在所述半導體層10中形成第三引線區101，所述第三引線區101靠近所述半導體層10的第一表面，其中，第三引線區 101的摻雜類型與半導體層10的摻雜類型相同，且第三引線區101的摻雜濃度大於半導體層10的摻雜濃度。
進一步地，在半導體層10的第一表面上形成覆蓋介質層11以及形成貫穿覆蓋介質層11的接觸孔50，所述接觸孔50包括第一接觸孔51、第二接觸孔52、第三接觸孔53以及第四接觸孔54。其中，第一接觸孔51位於所述源區31上，貫穿所述覆蓋介質層11延伸至所述源區31，所述第二接觸孔位於所述漏區32上，貫穿所述覆蓋介質層11延伸至所述漏區32。
第三接觸孔53位於所述溝槽20兩側貫穿所述覆蓋介質層11延伸至所述半導體層10。
第四接觸孔54位於所述溝槽20上，貫穿所述覆蓋介質層11延伸至所述溝槽20中的控制柵22。
在本實施例中，覆蓋介質層11可以是未摻雜的矽玻璃(USG)和摻雜硼磷的矽玻璃(BPSG)。
在所述覆蓋介質層11上沉積金屬層60，金屬層60填充第一接觸孔51至第四接觸孔54分別形成第一接觸61至第四接觸64。第一接觸61通過第一接觸孔51、第一引線區311與所述源區31相接觸以形成第一輸出電極S1，第二接觸62通過第二接觸孔52、第二引線區321與所述漏區32相接觸以形成第二輸出電極S2，所述第三接觸63通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。如第14圖所示，第四接觸64經由第四接觸孔54與控制柵22相接觸以形成柵電極。
在本實施例中，金屬層60的材料可以為鈦和氮化鈦、鋁銅、鋁矽銅或者鋁矽。
第13圖中一個元胞只包含了三個溝槽、一個源區和一個漏區，而實際產品當中，源區31和漏區32的數量不止一個。以第13圖所示的為例，
三個溝槽結構分別為第一溝槽20a、第二溝槽20b和第三溝槽20c。其中，第一接觸61將源區31引出至半導體層10表面形成第一 輸出電極S1，第二接觸62將漏區32引出至半導體層10表面形成第二輸出電極S2，第三接觸63將半導體層10引出形成襯底電極Sub，第四接觸64將控制柵22引出至半導體層10表面形成柵電極G。第一溝槽20a和第三溝槽20c對稱設定在源區31和漏區32外。其中，第一輸出電極S1和第二輸出電極S2分別是源區31和漏區32引出至半導體層10表面形成的，兩者可以互換。
當控制柵22上施加的電壓大於閾值電壓時，雙向功率器件導通，第二溝槽20b中的溝道區有電流流過，通過選擇其中一個輸出端電極與襯底電極連接，實現電流方向的選擇，例如，當第一輸出電極S1與襯底電極Sub連接時，電流從第二輸出電極S2流向第一輸出電極S1；當第二輸出電極S2與襯底電極Sub連接時，電流從第一輸出電極S1流向第二輸出電極S2。
當控制柵22上施加的電壓小於閾值電壓時，雙向功率器件截止，第一輸出電極S1和第二輸出電極S2上施加高電壓，第一溝槽20a和第三溝槽20c中的分壓介質層26可以承受比半導體層更高的電場強度，隨著分壓介質層26的長度增加，承擔了源區31和漏區32上施加的高電壓，提高雙向功率器件的耐壓特性。
第16圖僅示出了兩個元胞結構的示意圖，多個第一接觸61連接在一起形成第一輸出電極S1，多個第二接觸62連接在一起形成第二輸出電極S2，以提高器件的電流能力。替代地，對於其他類型的雙向功率器件，通過增加元胞的數量，即選擇兩個及更多元胞結構並聯連接，可以提高器件的電流能力。
第七實施例
本實施例與第六實施例採用基本相同的技術方案，不同之處在於，第六實施例中，第三接觸63形成在半導體層10的第一表面上，通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。而本實施例中，第三接觸63形成在半導體層10的第二表面上，如第17圖所示。具體地，將雙向功率器件形成在摻雜濃度較高的襯底1上，然後在襯底1的背面蒸發金屬層形成第三接觸63。
第六實施例中，雙向功率器件的柵極、襯底電極、第一輸出電極和第二輸出電極均從半導體層10的第一表面引出，適合晶片級封裝(CSP)。
第七實施例中，雙向功率器件的襯底電極從半導體層10的第二表面引出，既能適應傳統的器件封裝形式(例如SOP8、DIP8)，同時增加了雙向功率器件的散熱能力。
本實施例中，雙向功率器件的其餘部分與第六實施例基本相同，具體結構不再贅述。
第八實施例
第18圖-第20圖分別示出了本發明第八實施例的雙向功率器件的截面圖和俯視圖；其中，第18圖為第20圖所示俯視圖中沿AA’線獲取的截面圖，第19圖為第20圖所示俯視圖中沿BB’線獲取的截面圖。
在第18圖中所示的雙向功率器件只包含了一個元胞的縱向結構示意圖，而實際產品當中，元胞結構的數量可以為一個或者多個。參見第18圖-第20圖，所述雙向功率器件包括半導體層10、位於所述半導體層10內的溝槽20，位於所述溝槽20側壁上的柵介質層21以及位於所述溝槽20內的控制柵22。
在本實施例中，半導體層10例如是半導體襯底本身，或者在半導體襯底上形成的外延層，或者在半導體襯底中注入的阱區。半導體層10的摻雜濃度為7E14~3E16cm-3。半導體層10例如為矽襯底、或者是在矽襯底上形成的外延層、或者是在矽襯底中形成的阱區，摻雜類型為P型，半導體層10與矽襯底的摻雜類型相同。半導體層10有相對的第一表面和第二表面。
其中，所述控制柵22從所述半導體層10的第一表面延伸至所述溝槽20下部，所述控制柵22與所述半導體層10之間由所述柵介質層21隔開。
在本實施例中，柵介質層21、分壓介質層26的材料可以是二氧化矽或者氮化矽或者二氧化矽和氮化矽的複合結構，兩者的材料可 以相同也可以不同。溝槽20的寬度為0.1~0.6um，長度為1.2~2.2um。
進一步地，在半導體層10內形成沿縱向延伸的摻雜類型為N型的源區31和漏區32，其中，源區31和漏區32可以互換；以及在半導體層10內形成鄰近所述溝槽下部的控制柵22的溝道區40。
在本實施例中，所述半導體層10的摻雜類型為第一摻雜類型，所述源區31和漏區32的摻雜類型為第二摻雜類型，所述溝道區40的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
在本實施例中，所述源區31和漏區32從所述半導體層10的第一表面延伸至與所述溝槽下部的控制柵22交疊。所述源區31和漏區32在所述半導體層10中延伸的長度不超過溝槽20在半導體層10中延伸的長度。所述源區31和漏區32在所述半導體層10中延伸的長度為0.5~1.5um。
溝槽20兩側的源區31和漏區32在半導體層中延伸的長度較長，與溝槽20下部的控制柵22交疊，在器件截止時，源區31和漏區32可以承擔了縱向方向上源區31和漏區32上施加的高壓，提高雙向功率器件的耐壓特性。
由於溝道區40鄰近位於所述溝槽20下部的控制柵22，可以通過減小溝槽的寬度來減小溝道長度，進而減小溝道電阻。
進一步地，可以通過調整柵介質層21的厚度以及溝道區40的摻雜濃度來實現不同的閾值電壓。
進一步地，在所述源區31和所述漏區32中形成第一引線區311和第二引線區321。其中，第一引線區311的摻雜類型與源區31的摻雜類型相同，且第一引線區311的摻雜濃度大於源區31的摻雜濃度。第二引線區321的摻雜類型與漏區32的摻雜類型相同，且第二引線區321的摻雜濃度大於漏區32的摻雜濃度。
進一步地，在所述半導體層10中形成第三引線區101，所述第三引線區101靠近所述半導體層10的第一表面，其中，第三引線區101的摻雜類型與半導體層10的摻雜類型相同，且第三引線區101的摻雜 濃度大於半導體層10的摻雜濃度。
進一步地，在半導體層10的第一表面上形成覆蓋介質層11以及形成貫穿覆蓋介質層11的接觸孔50，所述接觸孔50包括第一接觸孔51、第二接觸孔52、第三接觸孔53以及第四接觸孔54。其中，第一接觸孔51位於所述源區31上，貫穿所述覆蓋介質層11延伸至所述源區31，所述第二接觸孔位於所述漏區32上，貫穿所述覆蓋介質層11延伸至所述漏區32。
第三接觸孔53位於所述溝槽20兩側貫穿所述覆蓋介質層11延伸至所述半導體層10。
第四接觸孔54位於所述溝槽20上，貫穿所述覆蓋介質層11延伸至所述溝槽20中的控制柵22。
在本實施例中，覆蓋介質層11可以是未摻雜的矽玻璃(USG)和摻雜硼磷的矽玻璃(BPSG)。
在所述覆蓋介質層11上沉積金屬層60，金屬層60填充第一接觸孔51至第四接觸孔54分別形成第一接觸61至第四接觸64。第一接觸61通過第一接觸孔51、第一引線區311與所述源區31相接觸以形成第一輸出電極S1，第二接觸62通過第二接觸孔52、第二引線區321與所述漏區32相接觸以形成第二輸出電極S2，所述第三接觸63通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。如第19圖所示，第四接觸64經由第四接觸孔54與控制柵22相接觸以形成柵電極。
在本實施例中，金屬層60的材料可以為鈦和氮化鈦、鋁銅、鋁矽銅或者鋁矽。
第18圖中一個元胞只包含了三個溝槽、一個源區和一個漏區，而實際產品當中，源區31和漏區32的數量不止一個。以第18圖所示的為例，
三個溝槽分別為第一溝槽20a、第二溝槽20b和第三溝槽20c。其中，第一接觸61將源區31引出至半導體層10表面形成第一輸出電極S1，第二接觸62將漏區32引出至半導體層10表面形成第二輸出電極 S2，第三接觸63將半導體層10引出形成襯底電極Sub，第四接觸64將控制柵22引出至半導體層10表面形成柵電極G。第一溝槽20a和第三溝槽20c對稱設定在源區31和漏區32外。其中，第一輸出電極S1和第二輸出電極S2分別是源區31和漏區32引出至半導體層10表面形成的，兩者可以互換。
當控制柵22上施加的電壓大於閾值電壓時，雙向功率器件導通，第二溝槽20b中的溝道區有電流流過，通過選擇其中一個輸出端電極與襯底電極連接，實現電流方向的選擇，例如，當第一輸出電極S1與襯底電極Sub連接時，電流從第二輸出電極S2流向第一輸出電極S1；當第二輸出電極S2與襯底電極Sub連接時，電流從第一輸出電極S1流向第二輸出電極S2。
當控制柵22上施加的電壓小於閾值電壓時，雙向功率器件截止，第一輸出電極S1和第二輸出電極S2上施加高電壓，隨著源區31和漏區32在半導體中延伸的長度增加，承擔了源區31和漏區32上施加的高電壓，提高雙向功率器件的耐壓特性。
第21圖僅示出了兩個元胞結構的示意圖，多個第一接觸61連接在一起形成第一輸出電極S1，多個第二接觸62連接在一起形成第二輸出電極S2，以提高器件的電流能力。替代地，對於其他類型的雙向功率器件，通過增加元胞的數量，即選擇兩個及更多元胞結構並聯連接，可以提高器件的電流能力。
第九實施例
本實施例與第一實施例、第四實施例、第六實施例以及第八實施例相比，本實施例還包括佈線層70和位於佈線層70上的多個金屬焊球80。
由於溝槽20的間距很小，溝槽結構引出的柵電極比較窄小，使得寄生電阻很大。為了減小寄生電阻，在第一實施例、第四實施例、第六實施例以及第八實施例提供的雙向功率器件上方增加佈線層70。
如第22圖-第26圖所示，佈線層70位於所述雙向功率器件的表面上，用於將第一接觸61、第二接觸62、第三接觸63和第四接觸 64形成的第一輸出電極S1、第二輸出電極S2、襯底電極Sub以及柵電極G引出至所述雙向功率器件表面。
其中，第一接觸61、第二接觸62、第三接觸63和第四接觸64位於第一金屬層M1中，佈線層70位於第二金屬層M2中，第一金屬層M1和第二金屬層M2之間由覆蓋介質層11隔離。佈線層70與第一接觸61、第二接觸62、第三接觸63和第四接觸64通過多個導電孔90實現電連接。佈線層70包括第一佈線71、第二佈線72、第三佈線73和第四佈線74(圖中未示出)，其中，第一佈線71與第一接觸61電連接；第二佈線72與第二接觸62電連接；第三佈線73與第三接觸63電連接；第四布線74與第四接觸64電連接。
在本實施例中，佈線層70採用更寬的金屬線引出以減小金屬層的寄生電阻。
多個金屬焊球80，位於所述佈線層70上，通過佈線層70與所述第一輸出電極S1、第二輸出電極S2、襯底電極Sub以及柵電極G電連接。其中，金屬焊球80包括與所述第一輸出電極S1電連接的金屬焊球81、與所述第二輸出電極S2電連接的金屬焊球82、與所述襯底電極Sub電連接的金屬焊球83以及與所述柵電極G電連接的金屬焊球84(圖中未示出)。
在本實施例中，採用植球工藝在佈線層上形成多個金屬焊球80，完成晶片級封裝。金屬焊球81為第一輸出電極S1與外部電連接的焊盤引腳，金屬焊球82為第二輸出電極S2與外部電連接的焊盤引腳，金屬焊球83為襯底電極與外部電連接的焊盤引腳，金屬焊球84為柵電極與外部電連接的焊盤引腳。
在一個優選地實施例中，金屬焊球80與佈線層70之間還形成有電鍍金屬層M3，使得金屬焊球80與佈線層70之間的結合更加牢固。
第一輸出電極S1和第二輸出電極S2由於需要通過過大電流，囙此分佈了比較多的金屬焊球81和82，如第27圖所示，可以增加了雙向功率器件和外部系統之間的電流分佈。
第九實施例由於採用了植球的工藝，省略了傳統封裝的打線，減小了封裝的寄生電感和寄生電阻，減小雙向功率器件的封裝電阻；由於沒有塑封料的包封，使得散熱更加容易，減小功耗，提高雙向功率器件的可靠性和安全性。
第十實施例
本實施例與第八實施例採用基本相同的技術方案，不同之處在於，第八實施例中，第三接觸63形成在半導體層10的第一表面上，通過第三接觸孔53、第三引線區101與所述半導體層10相接觸以形成襯底電極Sub。而本實施例中，第三接觸63形成在半導體層10的第二表面上，如第28圖所示。具體地，將雙向功率器件形成在摻雜濃度較高的襯底1上，然後在襯底1的背面蒸發金屬層形成第三接觸63。
第八實施例中，雙向功率器件的柵極、襯底電極、第一輸出電極和第二輸出電極均從半導體層10的第一表面引出，適合晶片級封裝(CSP)。
第十實施例中，雙向功率器件的襯底電極從半導體層10的第二表面引出，既能適應傳統的器件封裝形式(例如SOP8、DIP8)，同時增加了雙向功率器件的散熱能力。
本實施例中，雙向功率器件的其餘部分與第八實施例基本相同，具體結構不再贅述。
依照本發明的實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍和等效物的限制。
10:半導體層
11:覆蓋介質層
20a:第一溝槽
20b:第二溝槽
20c:第三溝槽
21:栅介質層
22:控制栅
23:遮罩柵
24:隔離層
25:遮罩介質層
31:源區
32:漏區
40:溝道區
51:第一接觸孔
52:第二接觸孔
53:第三接觸孔
61:第一接觸
62:第二接觸
63:第三接觸
101:第三引線區
311:第一引線區
321:第二引線區
W1,W2:寬度
L1,L2,L3,K:長度

Claims (36)

  1. 一種雙向功率器件，其特徵在於，包括：
    半導體層；
    位於半導體層中的溝槽；
    位於所述溝槽側壁上的柵介質層；
    位於所述溝槽下部的控制柵；以及
    位於所述半導體層中且鄰近所述控制柵的溝道區；
    其中，所述控制柵與所述半導體層之間由所述柵介質層隔開。
  2. 如請求項1所述的雙向功率器件，其中，還包括：位於所述溝槽上部的遮罩柵。
  3. 如請求項2所述的雙向功率器件，其中，還包括：位於所述控制柵和所述遮罩柵之間的隔離層。
  4. 如請求項3所述的雙向功率器件，其中，所述遮罩柵的長度為0.6~1.2um。
  5. 如請求項2所述的雙向功率器件，其中，所述控制柵和所述遮罩柵彼此接觸。
  6. 如請求項5所述的雙向功率器件，其中，所述遮罩柵的長度為0.4~0.8um。
  7. 如請求項2-6任一項所述的雙向功率器件，其中，還包括：位於溝槽側壁上的遮罩介質層，所述遮罩柵與所述半導體層之間由所述遮罩介質層隔開。
  8. 如請求項7所述的雙向功率器件，其中，所述遮罩介質層的厚度為0.1~0.25um。
  9. 如請求項7所述的雙向功率器件，其中，所述遮罩介質層的厚度大於或等於所述柵介質層的厚度。
  10. 如請求項2所述的雙向功率器件，其中，所述控制柵的寬度大於所述遮罩柵的寬度。
  11. 如請求項7所述的雙向功率器件，其中，還包括：位於所述半導體 層中且鄰近所述遮罩柵的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述控制柵交疊。
  12. 如請求項11所述的雙向功率器件，其中，所述源區和漏區的長度大於所述遮罩柵和隔離層的長度之和，小於所述遮罩柵、隔離層以及所述控制柵的長度之和。
  13. 如請求項11所述的雙向功率器件，其中，所述源區和漏區的長度大於所述遮罩柵的長度，小於所述遮罩柵以及所述控制柵的長度之和。
  14. 如請求項1所述的雙向功率器件，其中，還包括：位於所述溝槽上部的分壓介質層。
  15. 如請求項14所述的雙向功率器件，其中，還包括：位於所述半導體層中且鄰近所述分壓介質層的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述控制柵交疊。
  16. 如請求項14所述的雙向功率器件，其中，所述分壓介質層的長度大於0.3um。
  17. 如請求項14所述的雙向功率器件，其中，所述源區和漏區的長度大於所述分壓介質層的長度，小於所述分壓介質層和所述控制柵的長度。
  18. 如請求項1所述的雙向功率器件，其中，所述控制柵從所述半導體層的第一表面延伸至所述溝槽下部。
  19. 如請求項18所述的雙向功率器件，其中，還包括：位於所述半導體層中且鄰近控制柵的源區和漏區，所述源區和漏區從所述半導體層的第一表面延伸至與所述溝槽下部的控制柵交疊。
  20. 如請求項19所述的雙向功率器件，其中，所述源區和漏區在所述半導體層中延伸的長度為0.5~1.5um。
  21. 如請求項1所述的雙向功率器件，其中，所述溝槽的長度為1.2~2.2um，寬度為0.1~0.6um。
  22. 如請求項11、15、和19中任一項所述的雙向功率器件，其中，所述半導體層的摻雜類型為第一摻雜類型，所述源區和漏區的摻雜類型為第二摻雜類型，所述溝道區的摻雜類型為第一摻雜類型或第二摻雜類型，第一摻雜類型和第二摻雜類型相反。
  23. 如請求項1所述的雙向功率器件，其中，所述半導體層選自半導體襯底本身、在半導體襯底上形成的外延層或者在半導體襯底中注入的阱區中的一種。
  24. 如請求項22所述的雙向功率器件，其中，還包括：
    第一接觸，與所述源區相接觸以形成第一輸出電極；
    第二接觸，與所述漏區相接觸以形成第二輸出電極；
    第三接觸，與所述半導體層相接觸以形成襯底電極；
    第四接觸，與所述控制柵相接觸以形成柵電極。
  25. 如請求項24所述的雙向功率器件，其中，還包括：
    第一引線區，位於所述源區內，其中，第一引線區的摻雜濃度大於所述源區的摻雜濃度；
    覆蓋介質層，位於所述半導體層的第一表面上；
    第一接觸孔，貫穿所述覆蓋介質層延伸至所述源區；
    所述第一接觸通過第一接觸孔、第一引線區與所述源區相接觸。
  26. 如請求項25所述的雙向功率器件，其中，還包括：
    第二引線區，位於所述漏區內，其中，第二引線區的摻雜濃度大於所述漏區的摻雜濃度；
    第二接觸孔，貫穿所述覆蓋介質層延伸至所述漏區；
    所述第二接觸通過第二接觸孔、第二引線區與所述漏區相接觸。
  27. 如請求項26所述的雙向功率器件，其中，還包括：
    第三引線區，位於所述半導體層內且靠近所述半導體層的第一表面，其中，所述第三引線區的摻雜濃度大於半導體層的摻雜濃度；
    第三接觸孔，貫穿所述覆蓋介質層延伸至所述半導體層；
    所述第三接觸通過第三接觸孔、第三引線區與所述半導體層相接觸。
  28. 如請求項26所述雙向功率器件，其中，還包括：
    第四接觸孔，貫穿所述覆蓋介質層延伸至所述控制柵。
  29. 如請求項26所述的雙向功率器件，其中，所述第三接觸位於所述半導體層的第二表面上。
  30. 如請求項24所述的雙向功率器件，其中，還包括：
    佈線層，所述佈線層包括第一佈線至第四佈線，分別通過多個導電孔與所述第一輸出電極、第二輸出電極、襯底電極以及柵電極電連接。
  31. 如請求項30所述的雙向功率器件，其中，還包括：
    多個金屬焊球，位於所述佈線層上，通過佈線層與所述第一輸出電極、第二輸出電極、襯底電極以及柵電極電連接。
  32. 如請求項24所述的雙向功率器件，其中，當所述雙向功率器件包括位於控制柵上的遮罩柵時，第四接觸還與所述遮罩柵電連接。
  33. 如請求項32所述的雙向功率器件，其中，所述遮罩柵與所述半導體層或所述控制柵電連接。
  34. 如請求項11、15和19中任一項所述的雙向功率器件，其中，在所述雙向功率器件導通時，所述襯底電極與第一輸出電極和第二輸出電極之一電連接實現電流方向的雙向選擇。
  35. 如請求項34所述的雙向功率器件，其中，當所述襯底電極與所述第一輸出電極電連接時，電流從所述第二輸出電極流向所述第一輸出電極；
    當所述襯底電極與所述第二輸出電極電連接時，電流從所述第一輸出電極流向所述第二輸出電極。
  36. 一種雙向功率器件，其特徵在於，包括多個元胞結構，所述元胞結構為如請求項1-35任一項所述的雙向功率器件；
    多個元胞結構中的源區電連接在一起，多個元胞結構中的漏區電連接在一起。
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