CN111785771A - 双向功率器件 - Google Patents

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Abstract

公开了一种双向功率器件，双向功率器件包括：半导体层；位于半导体层中的沟槽；位于所述沟槽侧壁上的栅介质层；位于所述沟槽下部的控制栅；以及位于所述半导体层中且邻近所述控制栅的沟道区；其中，所述控制栅与所述半导体层之间由所述栅介质层隔开。本申请提供的双向功率器件中，沟道区邻近位于沟槽下部的控制栅，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。

Description

双向功率器件
技术领域
本发明涉及半导体制造技术领域，特别涉及一种双向功率器件。
背景技术
功率器件主要用于大功率的电源电路和控制电路中，例如作为开关元件或整流元件。在功率器件中，不同掺杂类型的掺杂区形成PN结，从而实现二极管或晶体管的功能。功率器件在应用中通常需要在高电压下承载大电流。一方面，为了满足高电压应用的需求以及提高器件可靠性和寿命，功率器件需要具有高击穿电压。另一方面，为了降低功率器件自身的功耗和产生的热量，功率器件需要具有低导通电阻。在电源电路中，经常会涉及到充电和放电，然后充电和放电过程中电流的流向不同，则要求功率器件具有双向导通的功能。
在美国专利US5612566和US6087740公开了双向导通类型的功率器件。其中，该双向功率器件包括衬底以及位于衬底上的第一输出极和第二输出极。衬底为P型衬底或者P型外延或者P型掺杂的阱区；两个输出极分别由轻掺杂N-区和以及位于轻掺杂N-区中的重掺杂N+区构成。在功率器件的导通状态，当第一输出极与衬底短接时，电流从第二输出极流向第一输出极；当第二输出极与衬底短接时，电流从第一输出极流向第二输出极。
然而，双向功率器件的耐压特性和导通电阻之间是一对矛盾参数。虽然可以通过降低轻掺杂N-区的杂质浓度，提高击穿电压，获得较好的耐压特性。但是由于轻掺杂N-区的杂质浓度降低，导致导通电阻的增加，从而增加功耗。
在双向功率器件中，仍然需要进一步改进以兼顾耐压特性和导通电阻的要求。
发明内容
鉴于上述问题，本发明的目的在于提供一种双向功率器件，其中，沟道区邻近沟槽下部的控制栅，通过沟槽的宽度控制沟道长度，减小导通电阻。
根据本发明的第一方面，提供一种双向功率器件，包括：半导体层；位于半导体层中的沟槽；位于所述沟槽侧壁上的栅介质层；位于所述沟槽下部的控制栅；以及位于所述半导体层中且邻近所述控制栅的沟道区；其中，所述控制栅与所述半导体层之间由所述栅介质层隔开。
优选地，所述双向功率器件还包括：位于所述沟槽上部的屏蔽栅。
优选地，所述双向功率器件还包括：位于所述控制栅和所述屏蔽栅之间的隔离层。
优选地，所述屏蔽栅的长度为0.6～1.2um。
优选地，所述控制栅和所述屏蔽栅彼此接触。
优选地，所述屏蔽栅的长度为0.4～0.8um。
优选地，所述双向功率器件还包括：位于沟槽侧壁上的屏蔽介质层，所述屏蔽栅与所述半导体层之间由所述屏蔽介质层隔开。
优选地，所述屏蔽介质层的厚度为0.1～0.25um。
优选地，所述屏蔽介质层的厚度大于或等于所述栅介质层的厚度。
优选地，所述控制栅的宽度大于所述屏蔽栅的宽度。
优选地，所述双向功率器件还包括：位于所述半导体层中且邻近所述屏蔽栅的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述控制栅交叠。
优选地，所述源区和漏区的长度大于所述屏蔽栅和所述隔离层的长度之和，小于所述屏蔽栅、所述隔离层以及所述控制栅的长度之和。
优选地，所述源区和漏区的长度大于所述屏蔽栅的长度，小于所述屏蔽栅以及所述控制栅的长度之和。
优选地，所述双向功率器件还包括：位于所述沟槽上部的分压介质层。
优选地，所述双向功率器件还包括：位于所述半导体层中且邻近所述分压介质层的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述控制栅交叠。
优选地，所述分压介质层的长度大于0.3um。
优选地，所述源区和漏区的长度大于所述分压介质层的长度，小于所述分压介质层和所述控制栅的长度。
优选地，所述控制栅从所述半导体层的第一表面延伸至所述沟槽下部。
优选地，所述双向功率器件还包括：位于所述半导体层中且邻近控制栅的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述沟槽下部的控制栅交叠。
优选地，所述源区和漏区在所述半导体层中延伸的长度为0.5～1.5um。
优选地，所述沟槽的长度为1.2～2.2um，宽度为0.1～0.6um。
优选地，所述半导体层的掺杂类型为第一掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，所述沟道区的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
优选地，所述半导体层选自半导体衬底本身、在半导体衬底上形成的外延层或者在半导体衬底中注入的阱区中的一种。
优选地，所述双向功率器件还包括：第一接触，与所述源区相接触以形成第一输出电极；第二接触，与所述漏区相接触以形成第二输出电极；第三接触，与所述半导体层相接触以形成衬底电极；第四接触，与所述控制栅相接触以形成栅电极。
优选地，所述双向功率器件还包括：第一引线区，位于所述源区内，其中，第一引线区的掺杂浓度大于所述源区的掺杂浓度；覆盖介质层，位于所述半导体层的第一表面上；第一接触孔，贯穿所述覆盖介质层延伸至所述源区；所述第一接触通过第一接触孔、第一引线区与所述源区相接触。
优选地，所述双向功率器件还包括：第二引线区，位于所述漏区内，其中，第二引线区的掺杂浓度大于所述漏区的掺杂浓度；第二接触孔，贯穿所述覆盖介质层延伸至所述漏区；所述第二接触通过第二接触孔、第二引线区与所述漏区相接触。
优选地，所述双向功率器件还包括：第三引线区，位于所述半导体层内且靠近所述半导体层的第一表面，其中，所述第三引线区的掺杂浓度大于半导体层的掺杂浓度；第三接触孔，贯穿所述覆盖介质层延伸至所述半导体层；所述第三接触通过第三接触孔、第三引线区与所述半导体层相接触。
优选地，所述双向功率器件还包括：第四接触孔，贯穿所述覆盖介质层延伸至所述控制栅。
优选地，所述第三接触位于所述半导体层的第二表面上。
优选地，所述双向功率器件还包括：布线层，所述布线层包括第一布线至第四布线，分别通过多个导电孔与所述第一输出电极、第二输出电极、衬底电极以及栅电极电连接。
优选地，所述双向功率器件还包括：多个金属焊球，位于所述布线层上，通过布线层与所述第一输出电极、第二输出电极、衬底电极以及栅电极电连接。
优选地，当所述双向功率器件包括位于控制栅上的屏蔽栅时，第四接触还与所述屏蔽栅电连接。
优选地，所述屏蔽栅与所述半导体层或所述控制栅电连接。
优选地，在所述双向功率器件导通时，所述衬底电极与第一输出电极和第二输出电极之一电连接实现电流方向的双向选择。
优选地，当所述衬底电极与所述第一输出电极电连接时，电流从所述第二输出电极流向所述第一输出电极；当所述衬底电极与所述第二输出电极电连接时，电流从所述第一输出电极流向所述第二输出电极。
根据本发明的第二方面，提供一种双向功率器件，包括多个元胞结构，所述元胞结构为上述所述的双向功率器件，多个元胞结构中的源区电连接在一起，多个元胞结构中的漏区电连接在一起。
本发明实施例提供的双向功率器件，沟道区邻近位于沟槽下部的控制栅，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此隔离，控制栅与半导体层之间由栅介质层隔开，屏蔽栅和源区以及漏区之间由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通时，多个源区和漏区与半导体层提供低阻抗的导通路径。
进一步地，可以通过调整屏蔽介质层的厚度、源区和漏区的掺杂浓度以及屏蔽栅的长度来实现不同的阈值电压。
进一步地，在沟槽的下部和上部分别形成控制栅和屏蔽栅，控制栅和屏蔽栅彼此接触，控制栅与半导体层之间由栅介质层隔开，屏蔽栅和源区以及漏区之间由屏蔽介质层隔开，在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通时，源区和/或漏区与半导体层提供低阻抗的导通路径。
进一步地，可以通过调整屏蔽介质层的厚度、源区和漏区的掺杂浓度以及屏蔽栅的长度来实现不同的阈值电压。
进一步地，在沟槽的下部和上部分别形成控制栅和分压介质层，该分压介质层使得控制栅远离源区和漏区。分压介质层具有较高的介电常数，可以承受比半导体层更高的电场强度，随着分压介质层厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高双向功率器件的耐压特性。
进一步地，可以通过调整分压介质层的厚度以及源区和漏区的掺杂浓度来实现不同的阈值电压。
进一步地，在双向功率器件导通时，将所述衬底电极与第一输出电极和第二输出电极之一电连接实现电流方向的双向选择。当所述衬底电极与所述第一输出电极电连接时，电流从所述第二输出电极流向所述第一输出电极；当所述衬底电极与所述第二输出电极电连接时，电流从所述第一输出电极流向所述第二输出电极。
进一步地，沟槽内的控制栅从半导体层的第一表面延伸至沟槽下部，源区和漏区从半导体层的第一表面延伸至于沟槽下部的控制栅交叠。源区和漏区延伸的长度较长，使得源区和漏区在双向功率器件截止时可以承担纵向方向上源区和漏区上施加的高压，提高双向功率器件的耐压特性。
进一步地，可以通过调整栅介质层的厚度以及沟道区的掺杂浓度来实现不同的阈值电压。
进一步地，通过布线层将双向功率器件的衬底电极、第一输出电极、第二输出电极以及栅电极引出至半导体衬底的表面，并在布线层上形成金属焊球。由于采用了植球的工艺，省略了传统封装的打线，减小了封装的寄生电感和寄生电阻，减小双向功率器件的封装电阻；由于没有塑封料的包封，使得散热更加容易，减小功耗，提高双向功率器件的可靠性和安全性。
进一步地，双向功率器件可以由多个元胞结构组成，所有元胞结构的源区电连接在一起作为第一输出电极，漏区电连接在一起作为第二输出电极，通过增加元胞结构的数量，提高双向功率器件的电流能力。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了本发明实施例的双向功率器件的电路示意图；
图2-图4分别示出了本发明第一实施例的双向功率器件的不同剖面的截面图和俯视图；
图5示出了本发明第一实施例的多个元胞结构的截面图；
图6示出了本发明第二实施例的双向功率器件的俯视图；
图7示出了本发明第三实施例的双向功率器件的截面图；
图8-图10分别示出了本发明第四实施例的双向功率器件的不同剖面的截面图和俯视图；
图11示出了本发明第四实施例的多个元胞结构的截面图；
图12示出了本发明第五实施例的双向功率器件的截面图；
图13-图15分别示出了本发明第六实施例的双向功率器件的不同剖面的截面图和俯视图；
图16示出了本发明第六实施例的多个元胞结构的截面图；
图17示出了本发明第七实施例的双向功率器件的截面图；
图18-图20分别示出了本发明第八实施例的双向功率器件的不同剖面的截面图和俯视图；
图21示出了本发明第八实施例的多个元胞结构的截面图；
图22-图25分别示出了本发明第九实施例的双向功率器件的截面图；
图26示出了本发明第九实施例的双向功率器件的俯视图；
图27示出了本发明第九实施例的双向功率器件的封装引脚示意图；
图28示出了本发明第十实施例的双向功率器件的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了本发明实施例提供的双向功率器件的电路示意图，该双向功率器件由一个晶体管形成，具有双向导体功能。如图1所示，该双向功率器件包括衬底Sub以及位于衬底Sub上的两个输出极S1和S2，以及两个寄生的体二极管D1和D2。当输出极S2和衬底Sub短接，栅极G施加高电压时，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S1流向输出极S2；当输出极S1和衬底Sub短接，栅极G施加高电压时，电压高于双向功率器件的阈值电压，双向功率器件导通，电流从输出极S2流向输出极S1；当衬底Sub接零电压，栅极G施加低电压，电压低于阈值电压，双向功率器件截止。
第一实施例
图2-图4分别示出了本发明第一实施例的双向功率器件的截面图和俯视图；其中，图2为图4所示俯视图中沿AA’线获取的截面图，图3为图4所示俯视图中沿BB’线获取的截面图。在该实施例中，双向功率器件为沟槽型器件，可以是金属氧化物半导体场效应晶体管(MOSFET)、IGBT器件或者二极管。在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
在图2中所示的双向功率器件只包含了一个元胞结构的纵向结构示意图，而实际产品当中，元胞结构的数量可以为一个或者多个。参见图2-图4，所述双向功率器件包括半导体层10、位于所述半导体层10内的沟槽20，位于所述沟槽20侧壁上的栅介质层21、位于所述沟槽20下部的控制栅22、位于所述沟槽20上部的屏蔽栅23以及位于所述控制栅22和所述屏蔽栅23之间的隔离层24。
在本实施例中，半导体层10例如是半导体衬底本身，或者在半导体衬底上形成的外延层，或者在半导体衬底中注入的阱区。半导体层10的掺杂浓度为7E14～3E16cm-3。半导体层10例如为硅衬底、或者是在硅衬底上形成的外延层、或者是在硅衬底中形成的阱区，掺杂类型为P型，半导体层10与硅衬底的掺杂类型相同。半导体层10有相对的第一表面和第二表面。
其中，所述控制栅22与所述半导体层10之间由所述栅介质层21隔开。
进一步地，所述双向功率器件还包括位于沟槽20侧壁上的屏蔽介质层25，屏蔽栅23与半导体层10之间由屏蔽介质层25隔开。
在本实施例中，所述栅介质层21、隔离层24、屏蔽介质层25的材料可以是二氧化硅或者氮化硅或者二氧化硅和氮化硅的复合结构，三者的材料可以相同也可以不同。
栅介质层21的厚度为200～1000埃，即0.02～0.1um，屏蔽介质层25的厚度为1000～2500埃，即0.1～0.25um。屏蔽介质层25的厚度大于或等于栅介质层21的厚度。
控制栅22的宽度W1大于屏蔽栅23的宽度W2，控制栅的长度L1小于屏蔽栅23的长度L2。屏蔽栅23的长度L2为0.6～1.2um。
进一步地，在半导体层10内形成沿纵向延伸的掺杂类型为N型的源区31和漏区32，其中，源区31和漏区32可以互换；以及在半导体层10内形成邻近所述控制栅22的沟道区40。
在本实施例中，所述半导体层10的掺杂类型为第一掺杂类型，所述源区31和漏区32的掺杂类型为第二掺杂类型，所述沟道区40的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
在本实施例中，所述源区31和漏区32从所述半导体层10的第一表面延伸至与所述控制栅22交叠。所述源区31和漏区32在所述半导体层10中延伸的长度K大于屏蔽栅23在半导体层10中延伸的长度L2，优选地，大于所述屏蔽栅23和隔离层24在半导体层10中延伸的长度之和L2+L3，但小于屏蔽栅23、隔离层24以及控制栅22在半导体层10中延伸的长度之和L1+L2+L3，即L2+L3＜K＜L1+L2+L3。
屏蔽栅23与源区31和/或漏区32之间由屏蔽介质层25隔开。在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通时，源区和漏区与半导体层提供低阻抗的导通路径。由此可以调整屏蔽介质层的厚度、源区和漏区的掺杂浓度以及屏蔽栅的长度来实现不同的阈值电压。
由于沟道区40邻近位于沟槽20下部的控制栅22，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，在所述源区31和所述漏区32中形成第一引线区311和第二引线区321。其中，第一引线区311的掺杂类型与源区31的掺杂类型相同，且第一引线区311的掺杂浓度大于源区31的掺杂浓度。第二引线区321的掺杂类型与漏区32的掺杂类型相同，且第二引线区321的掺杂浓度大于漏区32的掺杂浓度。
进一步地，在所述半导体层10中形成第三引线区101，所述第三引线区101靠近所述半导体层10的第一表面，其中，第三引线区101的掺杂类型与半导体层10的掺杂类型相同，且第三引线区101的掺杂浓度大于半导体层10的掺杂浓度。
进一步地，在半导体层10的第一表面上形成覆盖介质层11以及形成贯穿覆盖介质层11的接触孔50，所述接触孔50包括第一接触孔51、第二接触孔52、第三接触孔53以及第四接触孔54。其中，第一接触孔51位于所述源区31上，贯穿所述覆盖介质层11延伸至所述源区31，所述第二接触孔位于所述漏区32上，贯穿所述覆盖介质层11延伸至所述漏区32。
第三接触孔53位于所述沟槽20两侧贯穿所述覆盖介质层11延伸至所述半导体层10。
第四接触孔54位于所述沟槽20上，贯穿所述覆盖介质层11延伸至所述沟槽20中的控制栅22和/或屏蔽栅23。
在本实施例中，覆盖介质层11可以是未掺杂的硅玻璃(USG)和掺杂硼磷的硅玻璃(BPSG)。
在所述覆盖介质层11上沉积金属层60，金属层60填充第一接触孔51至第四接触孔54分别形成第一接触61至第四接触64。第一接触61通过第一接触孔51、第一引线区311与所述源区31相接触以形成第一输出电极S1，第二接触62通过第二接触孔52、第二引线区321与所述漏区32相接触以形成第二输出电极S2，所述第三接触63通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。如图3所示，第四接触64经由第四接触孔54与控制栅22和/或屏蔽栅23相接触以形成栅电极。如图4所示，第四接触孔54包括控制栅22的接触孔54a和屏蔽栅23的接触孔54b。在本实施例中，控制栅22和屏蔽栅23连接在一起。
在本实施例中，金属层60的材料可以为钛和氮化钛、铝铜、铝硅铜或者铝硅。
图2中一个元胞只包含了三个沟槽、一个源区和一个漏区，而实际产品当中，源区31和漏区32的数量不止一个。以图2所示的为例，三个沟槽结构分别为第一沟槽20a、第二沟槽20b和第三沟槽20c。其中，第一接触61将源区31引出至半导体层10表面形成第一输出电极S1，第二接触62将漏区32引出至半导体层10表面形成第二输出电极S2，第三接触63将半导体层10引出形成衬底电极Sub，第四接触64a和64b将沟槽20中的控制栅22以及屏蔽栅23引出至半导体层10表面形成栅电极G，其中，控制栅22和屏蔽栅23电连接在一起。第一沟槽20a和第三沟槽20c对称设置在源区31和漏区32外。其中，第一输出电极S1和第二输出电极S2分别是源区31和漏区32引出至半导体层10表面形成的，两者可以互换。当控制栅22上施加的电压大于阈值电压时，双向功率器件导通，第二沟槽20b中的沟道区有电流流过，通过选择其中一个输出端电极与衬底电极连接，实现电流方向的选择，例如，当第一输出电极S1与衬底电极Sub连接时，电流从第二输出电极S2流向第一输出电极S1；当第二输出电极S2与衬底电极Sub连接时，电流从第一输出电极S1流向第二输出电极S2。
当控制栅22上施加的电压小于阈值电压时，双向功率器件截止，由于控制栅22和屏蔽栅23电连接在一起，此时屏蔽栅23上施加的电压为低电压，第一输出电极S1和第二输出电极S2上施加高电压，在源区31、漏区32和屏蔽栅23之间形成电压差。第一沟槽20a和第三沟槽20c中的屏蔽栅23通过屏蔽介质层25在源区31和源区32中感应出电荷，可以通过调整屏蔽介质层25的厚度和材料以及源区31和漏区32的杂质浓度，最终完全耗尽源区和漏区，达到提高器件的耐压的目的。同时由于源区31和漏区32的杂质浓度增加，也极大的减小了器件的电阻。
图5仅示出了两个元胞结构的示意图，多个第一接触61连接在一起形成第一输出电极S1，多个第二接触62连接在一起形成第二输出电极S2，以提高器件的电流能力。替代地，对于其他类型的双向功率器件，通过增加元胞的数量，即选择两个及更多元胞结构并联连接，可以提高器件的电流能力。
第二实施例
本实施例与第一实施例采用基本相同的技术方案，不同之处在于，第一实施例中，控制栅22和屏蔽栅23连接在一起，而本实施例中，屏蔽栅23和半导体层10连接在一起，如图6所示，屏蔽栅23的接触孔54b与衬底电极的接触孔53连接，使屏蔽栅23和衬底电极Sub电连接在一起。
本实施例中，双向功率器件的其余部分与第一实施例基本相同，具体结构不再赘述。
第一实施例中控制栅22和屏蔽栅23连接在一起，屏蔽栅23和源区31和漏区32有交叠，存在寄生电容。当控制栅22和屏蔽栅23的电压升高时，对该寄生电容充电，双向功率器件导通；当控制栅22和屏蔽栅2的电压降低时，该寄生电容放电，双向功率器件截止。双向功率器件进行高速开关的时候，该寄生电容的充放电时间会降低开关频率，同时寄生电容充放电产生额外的功耗。
第二实施例中屏蔽栅23和半导体层10连接在一起，屏蔽栅23的电压在器件开关过程中是固定的，可避免屏蔽栅23电压变化而带来寄生电容的充放电，可以提高双向功率器件的开关频率，减少功耗。在某些要求双向功率器件不仅要有尽可能低的电阻，还要有小的寄生电容的应用场合，可以做高速开关使用。
第三实施例
本实施例与第一实施例采用基本相同的技术方案，不同之处在于，第一实施例中，第三接触63形成在半导体层10的第一表面上，通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。而本实施例中，第三接触63形成在半导体层10的第二表面上，如图7所示。具体地，将双向功率器件形成在掺杂浓度较高的衬底1上，然后在衬底1的背面蒸发金属层形成第三接触63。
第一实施例中，双向功率器件的栅极、衬底电极、第一输出电极和第二输出电极均从半导体层10的第一表面引出，适合芯片级封装(CSP)。
第三实施例中，双向功率器件的衬底电极从半导体层10的第二表面引出，既能适应传统的器件封装形式(例如SOP8、DIP8)，同时增加了双向功率器件的散热能力。
本实施例中，双向功率器件的其余部分与第一实施例基本相同，具体结构不再赘述。
第四实施例
图8-图10分别示出了本发明第四实施例的双向功率器件的截面图和俯视图；其中，图8为图10所示俯视图中沿AA’线获取的截面图，图9为图10所示俯视图中沿BB’线获取的截面图。
在图8中所示的双向功率器件只包含了一个元胞的纵向结构示意图，而实际产品当中，元胞结构的数量可以为一个或者多个。参见图8-图10，
所述双向功率器件包括半导体层10、位于所述半导体层10内的沟槽20，位于所述沟槽20侧壁上的栅介质层21、位于所述沟槽20下部的控制栅22、位于所述沟槽20上部的屏蔽栅23。其中，控制栅22和屏蔽栅23彼此接触。
在本实施例中，半导体层10例如是半导体衬底本身，或者在半导体衬底上形成的外延层，或者在半导体衬底中注入的阱区。半导体层10的掺杂浓度为7E14～3E16cm-3。半导体层10例如为硅衬底、或者是在硅衬底上形成的外延层、或者是在硅衬底中形成的阱区，掺杂类型为P型，半导体层10与硅衬底的掺杂类型相同。半导体层10有相对的第一表面和第二表面。
其中，所述控制栅22与所述半导体层10之间由所述栅介质层21隔开。
进一步地，所述双向功率器件还包括位于沟槽20侧壁上的屏蔽介质层25，屏蔽栅23与半导体层10之间由屏蔽介质层25隔开。
在本实施例中，所述栅介质层21、屏蔽介质层25的材料可以是二氧化硅或者氮化硅或者二氧化硅和氮化硅的复合结构，两者的材料可以相同也可以不同。
栅介质层21的厚度为200～1000埃，屏蔽介质层25的厚度为1000～2500埃，即0.1～0.25um。屏蔽介质层25的厚度大于或等于栅介质层21的厚度。屏蔽栅23的长度L2为0.4～0.8um。
进一步地，在半导体层10内形成沿纵向延伸的掺杂类型为N型的源区31和漏区32，其中，源区31和漏区32可以互换；以及在半导体层10内形成邻近所述控制栅22的沟道区40。
在本实施例中，所述半导体层10的掺杂类型为第一掺杂类型，所述源区31和漏区32的掺杂类型为第二掺杂类型，所述沟道区40的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
在本实施例中，所述源区31和漏区32从所述半导体层10的第一表面延伸至与所述控制栅22交叠。所述源区31和漏区32在所述半导体层10中延伸的长度K大于屏蔽栅23在半导体层10中延伸的长度L2，但小于屏蔽栅23以及控制栅22在半导体层10中延伸的长度之和L1+L2，即L2＜K＜L1+L2。
屏蔽栅23与源区31和/或漏区32之间由屏蔽介质层25隔开。在双向功率器件截止时屏蔽栅通过屏蔽介质层耗尽源区和漏区的电荷，提高器件的耐压特性；在双向功率器件导通时，源区和漏区与半导体层提供低阻抗的导通路径。由此可以调整屏蔽介质层的厚度、源区和漏区的掺杂浓度以及屏蔽栅的长度来实现不同的阈值电压。
由于沟道区40邻近位于沟槽20下部的控制栅22，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，在所述源区31和所述漏区32中形成第一引线区311和第二引线区321。其中，第一引线区311的掺杂类型与源区31的掺杂类型相同，且第一引线区311的掺杂浓度大于源区31的掺杂浓度。第二引线区321的掺杂类型与漏区32的掺杂类型相同，且第二引线区321的掺杂浓度大于漏区32的掺杂浓度。
进一步地，在所述半导体层10中形成第三引线区101，所述第三引线区101靠近所述半导体层10的第一表面，其中，第三引线区101的掺杂类型与半导体层10的掺杂类型相同，且第三引线区101的掺杂浓度大于半导体层10的掺杂浓度。
进一步地，在半导体层10的第一表面上形成覆盖介质层11以及形成贯穿覆盖介质层11的接触孔50，所述接触孔50包括第一接触孔51、第二接触孔52、第三接触孔53以及第四接触孔54。其中，第一接触孔51位于所述源区31上，贯穿所述覆盖介质层11延伸至所述源区31，所述第二接触孔位于所述漏区32上，贯穿所述覆盖介质层11延伸至所述漏区32。
第三接触孔53位于所述沟槽20两侧贯穿所述覆盖介质层11延伸至所述半导体层10。
第四接触孔54位于所述沟槽20上，贯穿所述覆盖介质层11延伸至所述沟槽20中的控制栅22和/或屏蔽栅23。
在本实施例中，覆盖介质层11可以是未掺杂的硅玻璃(USG)和掺杂硼磷的硅玻璃(BPSG)。
在所述覆盖介质层11上沉积金属层60，金属层60填充第一接触孔51至第四接触孔54分别形成第一接触61至第四接触64。第一接触61通过第一接触孔51、第一引线区311与所述源区31相接触以形成第一输出电极S1，第二接触62通过第二接触孔52、第二引线区321与所述漏区32相接触以形成第二输出电极S2，所述第三接触63通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。如图9所示，第四接触64经由第四接触孔54与控制栅22和/或屏蔽栅23相接触以形成栅电极。
在本实施例中，金属层60的材料可以为钛和氮化钛、铝铜、铝硅铜或者铝硅。
图8中一个元胞只包含了三个沟槽、一个源区和一个漏区，而实际产品当中，源区31和漏区32的数量不止一个。以图8所示的为例，三个沟槽结构分别为第一沟槽20a、第二沟槽20b和第三沟槽20c。其中，第一接触61将源区31引出至半导体层10表面形成第一输出电极S1，第二接触62将漏区32引出至半导体层10表面形成第二输出电极S2，第三接触63将半导体层10引出形成衬底电极Sub，第四接触64将控制栅22以及屏蔽栅23引出至半导体层10表面形成栅电极G，其中，控制栅22和屏蔽栅23电连接在一起。第一沟槽20a和第三沟槽20c对称设置在源区31和漏区32外。其中，第一输出电极S1和第二输出电极S2分别是源区31和漏区32引出至半导体层10表面形成的，两者可以互换。
当控制栅22上施加的电压大于阈值电压时，双向功率器件导通，仅源区31和漏区32之间的第二沟槽20b的沟道区有电流，通过选择其中一个输出端电极与衬底电极连接，实现电流方向的选择，例如，当第一输出电极S1与衬底电极Sub连接时，电流从第二输出电极S2流向第一输出电极S1；当第二输出电极S2与衬底电极Sub连接时，电流从第一输出电极S1流向第二输出电极S2。
当控制栅22上施加的电压小于阈值电压时，双向功率器件截止。由于控制栅22和屏蔽栅23电连接在一起，此时屏蔽栅23上施加的电压为低电压，第一输出电极S1和第二输出电极S2上施加高电压，在源区31、漏区32和屏蔽栅23之间形成电压差。第一沟槽20a和第三沟槽20c中的屏蔽栅23通过屏蔽介质层25在源区31和源区32中感应出电荷，可以通过调整屏蔽介质层25的厚度和材料以及源区31和漏区32的杂质浓度，最终完全耗尽源区和漏区，达到提高器件的耐压的目的。同时由于源区31和漏区32的杂质浓度增加，也极大的减小了器件的电阻。
图11仅示出了两个元胞结构的示意图，多个第一接触61连接在一起形成第一输出电极S1，多个第二接触62连接在一起形成第二输出电极S2，以提高器件的电流能力。替代地，对于其他类型的双向功率器件，通过增加元胞的数量，即选择两个及更多元胞结构并联连接，可以提高器件的电流能力。
第五实施例
本实施例与第四实施例采用基本相同的技术方案，不同之处在于，第四实施例中，第三接触63形成在半导体层10的第一表面上，通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。而本实施例中，第三接触63形成在半导体层10的第二表面上，如图12所示。具体地，将双向功率器件形成在掺杂浓度较高的衬底1上，然后在衬底1的背面蒸发金属层形成第三接触63。第四实施例中，双向功率器件的栅极、衬底电极、第一输出电极和第二输出电极均从半导体层10的第一表面引出，适合芯片级封装(CSP)。
第五实施例中，双向功率器件的衬底电极从半导体层10的第二表面引出，既能适应传统的器件封装形式(例如SOP8、DIP8)，同时增加了双向功率器件的散热能力。
本实施例中，双向功率器件的其余部分与第四实施例基本相同，具体结构不再赘述。
第六实施例
图13-图15分别示出了本发明第六实施例的双向功率器件的截面图和俯视图；其中，图13为图15所示俯视图中沿AA’线获取的截面图，图14为图15所示俯视图中沿BB’线获取的截面图。
在图13中所示的双向功率器件只包含了一个元胞的纵向结构示意图，而实际产品当中，元胞结构的数量可以为一个或者多个。参见图13-图15，所述双向功率器件包括半导体层10、位于所述半导体层10内的沟槽20，位于所述沟槽20侧壁上的栅介质层21、位于所述沟槽20下部的控制栅22、位于所述沟槽20上部的分压介质层26。
在本实施例中，半导体层10例如是半导体衬底本身，或者在半导体衬底上形成的外延层，或者在半导体衬底中注入的阱区。半导体层10的掺杂浓度为7E14～3E16cm-3。半导体层10例如为硅衬底、或者是在硅衬底上形成的外延层、或者是在硅衬底中形成的阱区，掺杂类型为P型，半导体层10与硅衬底的掺杂类型相同。半导体层10有相对的第一表面和第二表面。
其中，所述控制栅22与所述半导体层10之间由所述栅介质层21隔开。
在本实施例中，栅介质层21、分压介质层26的材料可以是二氧化硅或者氮化硅或者二氧化硅和氮化硅的复合结构，两者的材料可以相同也可以不同。
栅介质层21的厚度为200～1000埃，分压介质层26的长度至少大于0.3um。
进一步地，在半导体层10内形成沿纵向延伸的掺杂类型为N型的源区31和漏区32，其中，源区31和漏区32可以互换；以及在半导体层10内形成邻近所述控制栅22的沟道区40。
在本实施例中，所述半导体层10的掺杂类型为第一掺杂类型，所述源区31和漏区32的掺杂类型为第二掺杂类型，所述沟道区40的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
在本实施例中，所述源区31和漏区32从所述半导体层10的第一表面延伸至与所述控制栅22交叠。所述源区31和漏区32在所述半导体层10中延伸的长度K大于所述分压介质层26的长度L4，小于分压介质层26和控制栅22在半导体层10中延伸的长度之和L1+L4。分压介质层26使得控制栅22远离源区31和漏区32。
分压介质层具有较高的介电常数，可以承受比半导体层更高的电场强度，随着分压介质层厚度的增加，承担了纵向方向上源区和漏区上施加的高压，提高双向功率器件的耐压特性。由此可以通过调整分压介质层的厚度以及源区和漏区的掺杂浓度来实现不同的阈值电压。
由于沟道区40邻近位于沟槽20下部的控制栅22，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，在所述源区31和所述漏区32中形成第一引线区311和第二引线区321。其中，第一引线区311的掺杂类型与源区31的掺杂类型相同，且第一引线区311的掺杂浓度大于源区31的掺杂浓度。第二引线区321的掺杂类型与漏区32的掺杂类型相同，且第二引线区321的掺杂浓度大于漏区32的掺杂浓度。
进一步地，在所述半导体层10中形成第三引线区101，所述第三引线区101靠近所述半导体层10的第一表面，其中，第三引线区101的掺杂类型与半导体层10的掺杂类型相同，且第三引线区101的掺杂浓度大于半导体层10的掺杂浓度。
进一步地，在半导体层10的第一表面上形成覆盖介质层11以及形成贯穿覆盖介质层11的接触孔50，所述接触孔50包括第一接触孔51、第二接触孔52、第三接触孔53以及第四接触孔54。其中，第一接触孔51位于所述源区31上，贯穿所述覆盖介质层11延伸至所述源区31，所述第二接触孔位于所述漏区32上，贯穿所述覆盖介质层11延伸至所述漏区32。
第三接触孔53位于所述沟槽20两侧贯穿所述覆盖介质层11延伸至所述半导体层10。
第四接触孔54位于所述沟槽20上，贯穿所述覆盖介质层11延伸至所述沟槽20中的控制栅22。
在本实施例中，覆盖介质层11可以是未掺杂的硅玻璃(USG)和掺杂硼磷的硅玻璃(BPSG)。
在所述覆盖介质层11上沉积金属层60，金属层60填充第一接触孔51至第四接触孔54分别形成第一接触61至第四接触64。第一接触61通过第一接触孔51、第一引线区311与所述源区31相接触以形成第一输出电极S1，第二接触62通过第二接触孔52、第二引线区321与所述漏区32相接触以形成第二输出电极S2，所述第三接触63通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。如图14所示，第四接触64经由第四接触孔54与控制栅22相接触以形成栅电极。
在本实施例中，金属层60的材料可以为钛和氮化钛、铝铜、铝硅铜或者铝硅。
图13中一个元胞只包含了三个沟槽、一个源区和一个漏区，而实际产品当中，源区31和漏区32的数量不止一个。以图13所示的为例，
三个沟槽结构分别为第一沟槽20a、第二沟槽20b和第三沟槽20c。其中，第一接触61将源区31引出至半导体层10表面形成第一输出电极S1，第二接触62将漏区32引出至半导体层10表面形成第二输出电极S2，第三接触63将半导体层10引出形成衬底电极Sub，第四接触64将控制栅22引出至半导体层10表面形成栅电极G。第一沟槽20a和第三沟槽20c对称设置在源区31和漏区32外。其中，第一输出电极S1和第二输出电极S2分别是源区31和漏区32引出至半导体层10表面形成的，两者可以互换。
当控制栅22上施加的电压大于阈值电压时，双向功率器件导通，第二沟槽20b中的沟道区有电流流过，通过选择其中一个输出端电极与衬底电极连接，实现电流方向的选择，例如，当第一输出电极S1与衬底电极Sub连接时，电流从第二输出电极S2流向第一输出电极S1；当第二输出电极S2与衬底电极Sub连接时，电流从第一输出电极S1流向第二输出电极S2。
当控制栅22上施加的电压小于阈值电压时，双向功率器件截止，第一输出电极S1和第二输出电极S2上施加高电压，第一沟槽20a和第三沟槽20c中的分压介质层26可以承受比半导体层更高的电场强度，随着分压介质层26的长度增加，承担了源区31和漏区32上施加的高电压，提高双向功率器件的耐压特性。
图16仅示出了两个元胞结构的示意图，多个第一接触61连接在一起形成第一输出电极S1，多个第二接触62连接在一起形成第二输出电极S2，以提高器件的电流能力。替代地，对于其他类型的双向功率器件，通过增加元胞的数量，即选择两个及更多元胞结构并联连接，可以提高器件的电流能力。
第七实施例
本实施例与第六实施例采用基本相同的技术方案，不同之处在于，第六实施例中，第三接触63形成在半导体层10的第一表面上，通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。而本实施例中，第三接触63形成在半导体层10的第二表面上，如图17所示。具体地，将双向功率器件形成在掺杂浓度较高的衬底1上，然后在衬底1的背面蒸发金属层形成第三接触63。
第六实施例中，双向功率器件的栅极、衬底电极、第一输出电极和第二输出电极均从半导体层10的第一表面引出，适合芯片级封装(CSP)。
第七实施例中，双向功率器件的衬底电极从半导体层10的第二表面引出，既能适应传统的器件封装形式(例如SOP8、DIP8)，同时增加了双向功率器件的散热能力。
本实施例中，双向功率器件的其余部分与第六实施例基本相同，具体结构不再赘述。
第八实施例
图18-图20分别示出了本发明第八实施例的双向功率器件的截面图和俯视图；其中，图18为图20所示俯视图中沿AA’线获取的截面图，图19为图20所示俯视图中沿BB’线获取的截面图。
在图18中所示的双向功率器件只包含了一个元胞的纵向结构示意图，而实际产品当中，元胞结构的数量可以为一个或者多个。参见图18-图20，所述双向功率器件包括半导体层10、位于所述半导体层10内的沟槽20，位于所述沟槽20侧壁上的栅介质层21以及位于所述沟槽20内的控制栅22。
在本实施例中，半导体层10例如是半导体衬底本身，或者在半导体衬底上形成的外延层，或者在半导体衬底中注入的阱区。半导体层10的掺杂浓度为7E14～3E16cm-3。半导体层10例如为硅衬底、或者是在硅衬底上形成的外延层、或者是在硅衬底中形成的阱区，掺杂类型为P型，半导体层10与硅衬底的掺杂类型相同。半导体层10有相对的第一表面和第二表面。
其中，所述控制栅22从所述半导体层10的第一表面延伸至所述沟槽20下部，所述控制栅22与所述半导体层10之间由所述栅介质层21隔开。
在本实施例中，栅介质层21、分压介质层26的材料可以是二氧化硅或者氮化硅或者二氧化硅和氮化硅的复合结构，两者的材料可以相同也可以不同。沟槽20的宽度为0.1～0.6um，长度为1.2～2.2um。
进一步地，在半导体层10内形成沿纵向延伸的掺杂类型为N型的源区31和漏区32，其中，源区31和漏区32可以互换；以及在半导体层10内形成邻近所述沟槽下部的控制栅22的沟道区40。
在本实施例中，所述半导体层10的掺杂类型为第一掺杂类型，所述源区31和漏区32的掺杂类型为第二掺杂类型，所述沟道区40的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
在本实施例中，所述源区31和漏区32从所述半导体层10的第一表面延伸至与所述沟槽下部的控制栅22交叠。所述源区31和漏区32在所述半导体层10中延伸的长度不超过沟槽20在半导体层10中延伸的长度。所述源区31和漏区32在所述半导体层10中延伸的长度为0.5～1.5um。
沟槽20两侧的源区31和漏区32在半导体层中延伸的长度较长，与沟槽20下部的控制栅22交叠，在器件截止时，源区31和漏区32可以承担了纵向方向上源区31和漏区32上施加的高压，提高双向功率器件的耐压特性。
由于沟道区40邻近位于所述沟槽20下部的控制栅22，可以通过减小沟槽的宽度来减小沟道长度，进而减小沟道电阻。
进一步地，可以通过调整栅介质层21的厚度以及沟道区40的掺杂浓度来实现不同的阈值电压。
进一步地，在所述源区31和所述漏区32中形成第一引线区311和第二引线区321。其中，第一引线区311的掺杂类型与源区31的掺杂类型相同，且第一引线区311的掺杂浓度大于源区31的掺杂浓度。第二引线区321的掺杂类型与漏区32的掺杂类型相同，且第二引线区321的掺杂浓度大于漏区32的掺杂浓度。
进一步地，在所述半导体层10中形成第三引线区101，所述第三引线区101靠近所述半导体层10的第一表面，其中，第三引线区101的掺杂类型与半导体层10的掺杂类型相同，且第三引线区101的掺杂浓度大于半导体层10的掺杂浓度。
进一步地，在半导体层10的第一表面上形成覆盖介质层11以及形成贯穿覆盖介质层11的接触孔50，所述接触孔50包括第一接触孔51、第二接触孔52、第三接触孔53以及第四接触孔54。其中，第一接触孔51位于所述源区31上，贯穿所述覆盖介质层11延伸至所述源区31，所述第二接触孔位于所述漏区32上，贯穿所述覆盖介质层11延伸至所述漏区32。
第三接触孔53位于所述沟槽20两侧贯穿所述覆盖介质层11延伸至所述半导体层10。
第四接触孔54位于所述沟槽20上，贯穿所述覆盖介质层11延伸至所述沟槽20中的控制栅22。
在本实施例中，覆盖介质层11可以是未掺杂的硅玻璃(USG)和掺杂硼磷的硅玻璃(BPSG)。
在所述覆盖介质层11上沉积金属层60，金属层60填充第一接触孔51至第四接触孔54分别形成第一接触61至第四接触64。第一接触61通过第一接触孔51、第一引线区311与所述源区31相接触以形成第一输出电极S1，第二接触62通过第二接触孔52、第二引线区321与所述漏区32相接触以形成第二输出电极S2，所述第三接触63通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。如图19所示，第四接触64经由第四接触孔54与控制栅22相接触以形成栅电极。
在本实施例中，金属层60的材料可以为钛和氮化钛、铝铜、铝硅铜或者铝硅。
图18中一个元胞只包含了三个沟槽、一个源区和一个漏区，而实际产品当中，源区31和漏区32的数量不止一个。以图18所示的为例，
三个沟槽分别为第一沟槽20a、第二沟槽20b和第三沟槽20c。其中，第一接触61将源区31引出至半导体层10表面形成第一输出电极S1，第二接触62将漏区32引出至半导体层10表面形成第二输出电极S2，第三接触63将半导体层10引出形成衬底电极Sub，第四接触64将控制栅22引出至半导体层10表面形成栅电极G。第一沟槽20a和第三沟槽20c对称设置在源区31和漏区32外。其中，第一输出电极S1和第二输出电极S2分别是源区31和漏区32引出至半导体层10表面形成的，两者可以互换。
当控制栅22上施加的电压大于阈值电压时，双向功率器件导通，第二沟槽20b中的沟道区有电流流过，通过选择其中一个输出端电极与衬底电极连接，实现电流方向的选择，例如，当第一输出电极S1与衬底电极Sub连接时，电流从第二输出电极S2流向第一输出电极S1；当第二输出电极S2与衬底电极Sub连接时，电流从第一输出电极S1流向第二输出电极S2。
当控制栅22上施加的电压小于阈值电压时，双向功率器件截止，第一输出电极S1和第二输出电极S2上施加高电压，随着源区31和漏区32在半导体中延伸的长度增加，承担了源区31和漏区32上施加的高电压，提高双向功率器件的耐压特性。
图21仅示出了两个元胞结构的示意图，多个第一接触61连接在一起形成第一输出电极S1，多个第二接触62连接在一起形成第二输出电极S2，以提高器件的电流能力。替代地，对于其他类型的双向功率器件，通过增加元胞的数量，即选择两个及更多元胞结构并联连接，可以提高器件的电流能力。
第九实施例
本实施例与第一实施例、第四实施例、第六实施例以及第八实施例相比，本实施例还包括布线层70和位于布线层70上的多个金属焊球80。
由于沟槽20的间距很小，沟槽结构引出的栅电极比较窄小，使得寄生电阻很大。为了减小寄生电阻，在第一实施例、第四实施例、第六实施例以及第八实施例提供的双向功率器件上方增加布线层70。
如图22-图26所示，布线层70位于所述双向功率器件的表面上，用于将第一接触61、第二接触62、第三接触63和第四接触64形成的第一输出电极S1、第二输出电极S2、衬底电极Sub以及栅电极G引出至所述双向功率器件表面。
其中，第一接触61、第二接触62、第三接触63和第四接触64位于第一金属层M1中，布线层70位于第二金属层M2中，第一金属层M1和第二金属层M2之间由覆盖介质层11隔离。布线层70与第一接触61、第二接触62、第三接触63和第四接触64通过多个导电孔90实现电连接。布线层70包括第一布线71、第二布线72、第三布线73和第四布线74(图中未示出)，其中，第一布线71与第一接触61电连接；第二布线72与第二接触62电连接；第三布线73与第三接触63电连接；第四布线74与第四接触64电连接。
在本实施例中，布线层70采用更宽的金属线引出以减小金属层的寄生电阻。
多个金属焊球80，位于所述布线层70上，通过布线层70与所述第一输出电极S1、第二输出电极S2、衬底电极Sub以及栅电极G电连接。其中，金属焊球80包括与所述第一输出电极S1电连接的金属焊球81、与所述第二输出电极S2电连接的金属焊球82、与所述衬底电极Sub电连接的金属焊球83以及与所述栅电极G电连接的金属焊球84(图中未示出)。
在本实施例中，采用植球工艺在布线层上形成多个金属焊球80，完成芯片级封装。金属焊球81为第一输出电极S1与外部电连接的焊盘引脚，金属焊球82为第二输出电极S2与外部电连接的焊盘引脚，金属焊球83为衬底电极与外部电连接的焊盘引脚，金属焊球84为栅电极与外部电连接的焊盘引脚。
在一个优选地实施例中，金属焊球80与布线层70之间还形成有电镀金属层M3，使得金属焊球80与布线层70之间的结合更加牢固。
第一输出电极S1和第二输出电极S2由于需要通过过大电流，因此分布了比较多的金属焊球81和82，如图27所示，可以增加了双向功率器件和外部系统之间的电流分布。
第九实施例由于采用了植球的工艺，省略了传统封装的打线，减小了封装的寄生电感和寄生电阻，减小双向功率器件的封装电阻；由于没有塑封料的包封，使得散热更加容易，减小功耗，提高双向功率器件的可靠性和安全性。
第十实施例
本实施例与第八实施例采用基本相同的技术方案，不同之处在于，第八实施例中，第三接触63形成在半导体层10的第一表面上，通过第三接触孔53、第三引线区101与所述半导体层10相接触以形成衬底电极Sub。而本实施例中，第三接触63形成在半导体层10的第二表面上，如图28所示。具体地，将双向功率器件形成在掺杂浓度较高的衬底1上，然后在衬底1的背面蒸发金属层形成第三接触63。
第八实施例中，双向功率器件的栅极、衬底电极、第一输出电极和第二输出电极均从半导体层10的第一表面引出，适合芯片级封装(CSP)。
第十实施例中，双向功率器件的衬底电极从半导体层10的第二表面引出，既能适应传统的器件封装形式(例如SOP8、DIP8)，同时增加了双向功率器件的散热能力。
本实施例中，双向功率器件的其余部分与第八实施例基本相同，具体结构不再赘述。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (36)

1.一种双向功率器件，其特征在于，包括：
半导体层；
位于半导体层中的沟槽；
位于所述沟槽侧壁上的栅介质层；
位于所述沟槽下部的控制栅；以及
位于所述半导体层中且邻近所述控制栅的沟道区；
其中，所述控制栅与所述半导体层之间由所述栅介质层隔开。
2.根据权利要求1所述的双向功率器件，其特征在于，还包括：位于所述沟槽上部的屏蔽栅。
3.根据权利要求2所述的双向功率器件，其特征在于，还包括：位于所述控制栅和所述屏蔽栅之间的隔离层。
4.根据权利要求3所述的双向功率器件，其特征在于，所述屏蔽栅的长度为0.6～1.2um。
5.根据权利要求2所述的双向功率器件，其特征在于，所述控制栅和所述屏蔽栅彼此接触。
6.根据权利要求5所述的双向功率器件，其特征在于，所述屏蔽栅的长度为0.4～0.8um。
7.根据权利要求2-6中任一项所述的双向功率器件，其特征在于，还包括：位于沟槽侧壁上的屏蔽介质层，所述屏蔽栅与所述半导体层之间由所述屏蔽介质层隔开。
8.根据权利要求7所述的双向功率器件，其特征在于，所述屏蔽介质层的厚度为0.1～0.25um。
9.根据权利要求7所述的双向功率器件，其特征在于，所述屏蔽介质层的厚度大于或等于所述栅介质层的厚度。
10.根据权利要求2所述的双向功率器件，其特征在于，所述控制栅的宽度大于所述屏蔽栅的宽度。
11.根据权利要求7所述的双向功率器件，其特征在于，还包括：位于所述半导体层中且邻近所述屏蔽栅的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述控制栅交叠。
12.根据权利要求11所述的双向功率器件，其特征在于，所述源区和漏区的长度大于所述屏蔽栅和所述隔离层的长度之和，小于所述屏蔽栅、所述隔离层以及所述控制栅的长度之和。
13.根据权利要求11所述的双向功率器件，其特征在于，所述源区和漏区的长度大于所述屏蔽栅的长度，小于所述屏蔽栅以及所述控制栅的长度之和。
14.根据权利要求1所述的双向功率器件，其特征在于，还包括：位于所述沟槽上部的分压介质层。
15.根据权利要求14所述的双向功率器件，其特征在于，还包括：位于所述半导体层中且邻近所述分压介质层的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述控制栅交叠。
16.根据权利要求14所述的双向功率器件，其特征在于，所述分压介质层的长度大于0.3um。
17.根据权利要求14所述的双向功率器件，其特征在于，所述源区和漏区的长度大于所述分压介质层的长度，小于所述分压介质层和所述控制栅的长度。
18.根据权利要求1所述的双向功率器件，其特征在于，所述控制栅从所述半导体层的第一表面延伸至所述沟槽下部。
19.根据权利要求18所述的双向功率器件，其特征在于，还包括：位于所述半导体层中且邻近控制栅的源区和漏区，所述源区和漏区从所述半导体层的第一表面延伸至与所述沟槽下部的控制栅交叠。
20.根据权利要求19所述的双向功率器件，其特征在于，所述源区和漏区在所述半导体层中延伸的长度为0.5～1.5um。
21.根据权利要求1所述的双向功率器件，其特征在于，所述沟槽的长度为1.2～2.2um，宽度为0.1～0.6um。
22.根据权利要求11、15和19中任一项所述的双向功率器件，其特征在于，所述半导体层的掺杂类型为第一掺杂类型，所述源区和漏区的掺杂类型为第二掺杂类型，所述沟道区的掺杂类型为第一掺杂类型或第二掺杂类型，第一掺杂类型和第二掺杂类型相反。
23.根据权利要求1所述的双向功率器件，其特征在于，所述半导体层选自半导体衬底本身、在半导体衬底上形成的外延层或者在半导体衬底中注入的阱区中的一种。
24.根据权利要求22所述的双向功率器件，其特征在于，还包括：
第一接触，与所述源区相接触以形成第一输出电极；
第二接触，与所述漏区相接触以形成第二输出电极；
第三接触，与所述半导体层相接触以形成衬底电极；
第四接触，与所述控制栅相接触以形成栅电极。
25.根据权利要求24所述的双向功率器件，其特征在于，还包括：
第一引线区，位于所述源区内，其中，第一引线区的掺杂浓度大于所述源区的掺杂浓度；
覆盖介质层，位于所述半导体层的第一表面上；
第一接触孔，贯穿所述覆盖介质层延伸至所述源区；
所述第一接触通过第一接触孔、第一引线区与所述源区相接触。
26.根据权利要求25所述的双向功率器件，其特征在于，还包括：
第二引线区，位于所述漏区内，其中，第二引线区的掺杂浓度大于所述漏区的掺杂浓度；
第二接触孔，贯穿所述覆盖介质层延伸至所述漏区；
所述第二接触通过第二接触孔、第二引线区与所述漏区相接触。
27.根据权利要求26所述的双向功率器件，其特征在于，还包括：
第三引线区，位于所述半导体层内且靠近所述半导体层的第一表面，其中，所述第三引线区的掺杂浓度大于半导体层的掺杂浓度；
第三接触孔，贯穿所述覆盖介质层延伸至所述半导体层；
所述第三接触通过第三接触孔、第三引线区与所述半导体层相接触。
28.根据权利要求26所述双向功率器件，其特征在于，还包括：
第四接触孔，贯穿所述覆盖介质层延伸至所述控制栅。
29.根据权利要求26所述的双向功率器件，其特征在于，所述第三接触位于所述半导体层的第二表面上。
30.根据权利要求24所述的双向功率器件，其特征在于，还包括：
布线层，所述布线层包括第一布线至第四布线，分别通过多个导电孔与所述第一输出电极、第二输出电极、衬底电极以及栅电极电连接。
31.根据权利要求30所述的双向功率器件，其特征在于，还包括：
多个金属焊球，位于所述布线层上，通过布线层与所述第一输出电极、第二输出电极、衬底电极以及栅电极电连接。
32.根据权利要求24所述的双向功率器件，其特征在于，当所述双向功率器件包括位于控制栅上的屏蔽栅时，第四接触还与所述屏蔽栅电连接。
33.根据权利要求32所述的双向功率器件，其特征在于，所述屏蔽栅与所述半导体层或所述控制栅电连接。
34.根据权利要求11、15和19中任一项所述的双向功率器件，其特征在于，在所述双向功率器件导通时，所述衬底电极与第一输出电极和第二输出电极之一电连接实现电流方向的双向选择。
35.根据权利要求34所述的双向功率器件，其特征在于，当所述衬底电极与所述第一输出电极电连接时，电流从所述第二输出电极流向所述第一输出电极；
当所述衬底电极与所述第二输出电极电连接时，电流从所述第一输出电极流向所述第二输出电极。
36.一种双向功率器件，其特征在于，包括多个元胞结构，所述元胞结构为如权利要求1-35中任一项所述的双向功率器件；
多个元胞结构中的源区电连接在一起，多个元胞结构中的漏区电连接在一起。
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