CN114864574A - Igbt器件 - Google Patents

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CN114864574A CN202210308068.0A CN202210308068A CN114864574A CN 114864574 A CN114864574 A CN 114864574A CN 202210308068 A CN202210308068 A CN 202210308068A CN 114864574 A CN114864574 A CN 114864574A
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吴小利
王海军
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Abstract

本发明公开了一种IGBT器件，IGBT器件的原胞中集成有电压过冲抑制电路原胞；电压过冲抑制电路原胞包括：第一多晶硅层；第一多晶硅层的第一端和栅极导电材料层直接接触相连，第二端通过金属连线和漂移区电连接。在沿第一端至第二端的方向上，在第一多晶硅层上形成有多条交替排列第一导电类型注入区和第二导电类型注入区，各第一和第二导电类型注入区组成齐纳二极管，各齐纳二极管背靠背串联形成齐纳二极管串联结构。齐纳二极管串联结构形成反馈电容。第一多晶硅层的第二端到集电区之间的漂移区形成第一漂移区电阻。本发明能实现芯片级别的电压过冲的控制并从而能简化驱动电路的设计与成本，还能简化用于电压过冲抑制的二极管阵列的设计以及能避免引入杂散电感。

Description

IGBT器件
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种绝缘栅双极型晶体管(IGBT)器件。
背景技术
由于杂散电感Lσ的存在，在IGBT关断过程中，会产生很高的电压过冲，这个电压过冲的值等于
Figure BDA0003566471820000011
如果杂散电感和di/dt比较大，电压峰值将远高于母线电压，而且因为在感性负载情况下此时的电流很高，所以很容易引发动态雪崩从而使得器件失效，这种情况在器件并列使用时尤为严重。现有技术中，业界主要的解决思路采用如下现有电路结构，即：在栅极控制电路中引入齐纳二极管阵列电容，这一电容连接在IGBT的收集极即集电极和驱动电路之间，将电压升高时的dv/dt通过电容反馈给驱动电路，然后通过驱动电路升高栅极电压引入沟道电流来抑制电流的下降速度，从而达到抑制电压过冲的问题。现有电路结构虽然有效的解决了电压过冲峰值过高的问题，但是它极大的增加了驱动电路的复杂度，引入更多的元器件和成本，同时不可避免的引入更多的杂散电感。而且二极管阵列电容需要承担整个母线电压，所以需要更多的二极管串联才能避免电路的击穿。
发明内容
本发明所要解决的技术问题是提供一种IGBT器件，能内置电压过程抑制电路，从而能实现芯片级别的电压过冲的控制并从而能简化驱动电路的设计与成本，还能简化用于电压过冲抑制的二极管阵列的设计以及能避免引入杂散电感。
本发明提供的IGBT器件的原胞包括IGBT原胞和电压过冲抑制电路原胞。
所述IGBT原胞包括：栅极结构，第二导电类型掺杂的体区，第一导电类型掺杂的漂移区，形成于所述体区表面的第一导电类型重掺杂的发射区，位于所述漂移区背面的第二导电类型重掺杂的集电区；所述栅极结构包括叠加而成的栅介质层和栅极导电材料层；
所述电压过冲抑制电路原胞包括：
所述IGBT器件中集成有电压过冲抑制电路原胞；所述电压过冲抑制电路原胞包括：
第一多晶硅层，所述第一多晶硅层和半导体衬底之间隔离有第一介质层。
所述第一多晶硅层的第一端和IGBT器件的器件单元的栅极结构的栅极导电材料层直接接触相连。
所述第一多晶硅层的第二端通过金属连线和所述漂移区电连接。
在沿所述第一多晶硅层的第一端至第二端的方向上，在所述第一多晶硅层上形成有多条交替排列且呈条形的第一导电类型注入区和第二导电类型注入区，各所述第一导电类型注入区和相邻的所述第二导电类型注入区组成齐纳二极管，各所述齐纳二极管背靠背串联形成齐纳二极管串联结构且所述齐纳二极管串联结构两端的掺杂类型相同。
所述齐纳二极管串联结构形成反馈电容，以实现将所述集电区的过冲电压反馈到所述栅极导电材料层，实现电压过冲抑制。
所述第一多晶硅层的第二端到所述集电区之间的所述漂移区形成第一漂移区电阻，所述第一漂移区电阻用于对所述过冲电压进行分压，用于对所述齐纳二极管串联结构进行保护。
进一步改进是，所述IGBT器件的各所述IGBT原胞形成并联结构。
进一步改进是，在各所述原胞之间设置有一个所述电压过冲抑制电路原胞。
进一步改进是，所述栅极结构为沟槽栅，所述栅介质层形成在栅极沟槽的底部表面和侧面，所述栅极导电材料层填充在形成有所述栅介质层的所述栅极沟槽中。
所述栅极沟槽会穿过所述体区，所述栅极导电材料层从侧面覆盖所述体区表面。
进一步改进是，所述栅极结构为平面栅，所述栅极导电材料层从顶部表面覆盖所述体区表面并延伸到所述漂移区的顶部表面之上。
进一步改进是，所述栅极导电材料层为多晶硅栅。
进一步改进是，所述第一多晶硅层为平面结构。
进一步改进是，所述第一多晶硅层具有第二导电类型掺杂，所述第一导电类型注入区为通过在所述第一多晶硅层的选定区域中进行第一导电类型离子注入形成，所述第二导电类型注入区由位于所述第一导电类型注入区之间的所述第一多晶硅层的第二导电类型掺杂杂质组成。
进一步改进是，实现所述第一多晶硅层的第二端和所述漂移区电连接的金属连线包括第一接触孔和第一电极金属。
进一步改进是，所述第一接触孔和所述体区之间具有第一间距，所述第一漂移区电阻通过所述第一间距调节。
进一步改进是，所述栅介质层的材料包括氧化层。
进一步改进是，所述第一介质层的材料包括氧化层。
进一步改进是，所述IGBT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述IGBT器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明电压过冲抑制电路原胞直接设置在IGBT器件中且电压过冲抑制电路原胞直接连接在IGBT原胞的栅极结构和漂移区之间，能在IGBT原胞的集电区和栅极导电材料层之间实现过冲电压的反馈，故本发明能实现芯片级别的电压过冲的控制，不需要额外设置驱动电容，所以本发明能简化驱动电路的设计与成本。
本发明的电压过冲抑制电路原胞均匀分散于IGBT器件的各原胞中，与IGBT原胞的栅极直接相连，提高了响应的均匀性和降低了响应延迟。
本发明电压过冲抑制电路原胞通过直接和栅极导电材料层如多晶硅栅接触的第一多晶硅层实现，使得反馈的过冲电压直接作用到器件内部的栅极导电材料层上，能避免现有反馈电路中的杂散电感，所以，本发明能避免引入杂散电感，也从而会提高速度。
本发明的第一多晶硅层通过金属连线和漂移区电连接，这样在形成于第一多晶硅层的齐纳二极管串联结构和集电区之间会串联有由漂移区路径形成的第一漂移区电阻，第一漂移区电阻能对形成于集电区的过冲电压进行分压，这样齐纳二极管串联结构所承受的电压会变小，从而能对齐纳二极管串联结构进行很好的保护；这样也就降低了齐纳二极管串联结构设计要求，所以本发明还能简化用于电压过冲抑制的二极管阵列的设计。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例IGBT器件的版图；
图2是图1的等效电路图；
图3是图1中的栅极结构和第一多晶硅层以及接触孔对应的版图；
图4是图3中有第一多晶硅层形成的齐纳二极管串联结构的等效电路图；
图5是沿图1中的AA线的剖面图；
图6是图5中包括了齐纳二极管串联结构和第一漂移区电阻的电压过冲抑制电路原胞的等效电路图；
图7是沿图1中的BB线的剖面图。
具体实施方式
如图1所示，是本发明实施例IGBT器件的版图；如图2所示，是图1的等效电路图；如图3所示，是图1中的栅极结构和第一多晶硅层103以及接触孔对应的版图；如图4所示，是图3中有第一多晶硅层103形成的齐纳二极管串联结构204的等效电路图；图5是沿图1中的AA线的剖面图；图6是图5中包括了齐纳二极管串联结构204和第一漂移区电阻207的电压过冲抑制电路原胞的等效电路图；图7是沿图1中的BB线的剖面图。本发明实施例IGBT器件的原胞包括IGBT原胞和电压过冲抑制电路原胞。
所述IGBT原胞包括：栅极结构，第二导电类型掺杂的体区302，第一导电类型掺杂的漂移区301，形成于所述体区302表面的第一导电类型重掺杂的发射区102，位于所述漂移区301背面的第二导电类型重掺杂的集电区(未显示)；所述栅极结构包括叠加而成的栅介质层305和栅极导电材料层101。所述体区302和所述漂移区301请参考图5和图7所示的剖面结构。所述栅介质层305请参考图7所示的剖面图。
所述电压过冲抑制电路原胞包括：
第一多晶硅层103，所述第一多晶硅层103和半导体衬底之间隔离有第一介质层303。所述第一介质层303请参考图5所示的剖面图。
所述第一多晶硅层103的第一端103a和IGBT器件的器件单元的栅极结构的栅极导电材料层101直接接触相连。
所述第一多晶硅层103的第二端103b通过金属连线和所述漂移区301电连接。图3更加清楚的显示了所述第一多晶硅层103的第一端103a和第二端103b的连接结构。
在沿所述第一多晶硅层103的第一端103a至第二端103b的方向上，在所述第一多晶硅层103上形成有多条交替排列且呈条形的第一导电类型注入区104和第二导电类型注入区。图1中，各所述第二导电类型注入区由所述第一导电类型注入区104之间的所述第一多晶硅层103组成。各所述第一导电类型注入区104和相邻的所述第二导电类型注入区组成齐纳二极管205，各所述齐纳二极管205背靠背串联形成齐纳二极管串联结构204且所述齐纳二极管串联结构204两端的掺杂类型相同。如图2所示，所述齐纳二极管串联结构204的两端都为各所述第二导电类型注入区，也即都具有第二导电类型掺杂。在其他实施例中，也能为：所述齐纳二极管串联结构204的两端都为第一导电类型掺杂。
所述齐纳二极管串联结构204形成反馈电容206，以实现将所述集电区的过冲电压反馈到所述栅极导电材料层101，实现电压过冲抑制。图2、图4和图6中都显示了所述齐纳二极管串联结构204的等效电路。
所述第一多晶硅层103的第二端103b到所述集电区之间的所述漂移区301形成第一漂移区电阻207，所述第一漂移区电阻207用于对所述过冲电压进行分压，用于对所述齐纳二极管串联结构204进行保护。图2和图6中都显示了所述第一漂移区电阻207的等效电路。图2中，所述集电区的电极即集电极用c表示，所述第一漂移区电阻207会和集电极c相连，过冲电压由集电极c的电压Vc产生。
图2的等效电路中，还显示了MOS晶体管202，发射区102的电极即发射极用e表示；所述栅极结构的电极即栅极金属用g表示，所述栅极结构还包括两个寄生电阻，分别为内置栅电阻208和外置栅电阻209。图2中的电流路径210表示Vc上升后通过所述齐纳二极管串联结构204的所述反馈电容206向所述栅极结构的电极放电的路径，放电电流经过所述内置栅电阻208和所述外置栅电阻209后，会使得所述MOS晶体管202的栅极电压抬升，公式为：
Vg＝iZD*Rg＝iZD*(Rgi+Rge)。
Vg表示所述MOS晶体管202的栅极电压，iZD表示放电电流，Rg表示栅电阻，Rgi表示所述内置栅电阻208的电阻，Rge表示所述外置栅电阻209的电阻。
Vg抬升到大于所述MOS晶体管202的阈值电压后，所述MOS晶体管202的沟道导通并形成沟道电流。
所述IGBT器件的各所述IGBT原胞形成并联结构。图1中，显示了两个所述栅极结构。图3中清楚的显示了两个所述原胞对应的所述栅极导电材料层101。
在各所述原胞之间设置有一个所述电压过冲抑制电路原胞。
本发明实施例中，如图7所示，所述栅极结构为沟槽栅，所述栅介质层305形成在栅极沟槽的底部表面和侧面，所述栅极导电材料层101填充在形成有所述栅介质层305的所述栅极沟槽中。所述栅极沟槽会穿过所述体区302，所述栅极导电材料层101从侧面覆盖所述体区302表面。在其他实施例中，也能为：所述栅极结构为平面栅，所述栅极导电材料层101从顶部表面覆盖所述体区302表面并延伸到所述漂移区301的顶部表面之上。
在一些实施例中，所述栅极导电材料层101为多晶硅栅。
本发明实施例中，所述第一多晶硅层103为平面结构。
所述第一多晶硅层103具有第二导电类型掺杂，所述第一导电类型注入区104为通过在所述第一多晶硅层103的选定区域中进行第一导电类型离子注入形成，所述第二导电类型注入区由位于所述第一导电类型注入区104之间的所述第一多晶硅层103的第二导电类型掺杂杂质组成。
如图1所示，实现所述第一多晶硅层103的第二端103b和所述漂移区301电连接的金属连线包括第一接触孔105b和第一电极金属106b。图3中更加清楚的显示了所述第一接触孔105b的版图结构，图5则显示了所述第一接触孔105b和第一电极金属106b的剖面结构。
如图1所示，在所述发射区102的顶部通过接触孔105a连接到发射极金属106a，图7则显示了所述接触孔105a和发射极金属106a的剖面结构。图2中，所述发射极金属106a形成e对应的发射极。所述接触孔105a会穿过层间膜304。
所述第一接触孔105b和所述体区302之间具有第一间距，所述第一漂移区电阻207通过所述第一间距调节。图1中虚线框107对应于所述体区302的阻挡区的版图，图3中更清楚的显示了虚线框107且仅显示了虚线框107的一部分。由图5的剖面图所示可知，所述体区302的靠近所述第一接触孔105b的侧面302a由所述虚线框107对应阻挡区定义。通过调节所述虚线框107对应的阻挡区的大小，能调节所述第一间距。由于所述第一接触孔105b和所述体区302的侧面302a的间距即所述第一间距大小不同时，放电电流经过区域大小也会不同，故所述第一漂移区电阻207的大小也会不同。由图1所示可知，虚线框107主要是位于所述第一接触孔105b的形成区域，即位于所述第一多晶硅层103的第二端103b的附近，所述第一多晶硅层103的中间区域和第一端103a都位于所述体区302的上方。而通过调节所述第一多晶硅层103的第二端103b附近所述第一接触孔105b和所述体区302的间距则能调节所述第一漂移区电阻207的大小。
本发明实施例中，所述栅介质层305的材料包括氧化层。所述第一介质层303的材料包括氧化层。此时，所述栅介质层305和所述第一介质层能采用相同的工艺形成。在其他实施例中年，所述栅介质层305和所述第一介质层303的材料也能选择不同的材料。
本发明实施例中，所述IGBT器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中，也能为：所述IGBT器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例电压过冲抑制电路原胞直接设置在IGBT器件中且电压过冲抑制电路原胞直接连接在IGBT的原胞的栅极结构和漂移区301之间，能在IGBT的原胞和集电区和栅极导电材料层101之间实现过冲电压的反馈，故本发明实施例能实现芯片级别的电压过冲的控制，不需要额外设置驱动电容，所以本发明实施例能简化驱动电路的设计与成本。
本发明的电压过冲抑制电路原胞均匀分散于IGBT器件的各原胞中，与IGBT原胞的栅极直接相连，提高了响应的均匀性和降低了响应延迟。
本发明实施例电压过冲抑制电路原胞通过直接和栅极导电材料层101如多晶硅栅接触的第一多晶硅层103实现，使得反馈的过冲电压直接作用到器件内部的栅极导电材料层101上，能避免现有反馈电路中的杂散电感，所以，本发明实施例能避免引入杂散电感，也从而会提高速度。
本发明实施例的第一多晶硅层103通过金属连线和漂移区301电连接，这样在形成于第一多晶硅层103的齐纳二极管串联结构204和集电区之间会串联有由漂移区301路径形成的第一漂移区电阻207，第一漂移区电阻207能对形成于集电区的过冲电压进行分压，这样齐纳二极管串联结构204所承受的电压会变小，从而能对齐纳二极管串联结构204进行很好的保护；这样也就降低了齐纳二极管串联结构204设计要求，所以本发明实施例还能简化用于电压过冲抑制的二极管阵列的设计。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种IGBT器件，其特征在于，IGBT器件的原胞包括IGBT原胞和电压过冲抑制电路原胞；
所述IGBT原胞包括：栅极结构，第二导电类型掺杂的体区，第一导电类型掺杂的漂移区，形成于所述体区表面的第一导电类型重掺杂的发射区，位于所述漂移区背面的第二导电类型重掺杂的集电区；所述栅极结构包括叠加而成的栅介质层和栅极导电材料层；
所述电压过冲抑制电路原胞包括：
第一多晶硅层，所述第一多晶硅层和半导体衬底之间隔离有第一介质层；
所述第一多晶硅层的第一端和IGBT器件的器件单元的栅极结构的栅极导电材料层直接接触相连；
所述第一多晶硅层的第二端通过金属连线和所述漂移区电连接；
在沿所述第一多晶硅层的第一端至第二端的方向上，在所述第一多晶硅层上形成有多条交替排列且呈条形的第一导电类型注入区和第二导电类型注入区，各所述第一导电类型注入区和相邻的所述第二导电类型注入区组成齐纳二极管，各所述齐纳二极管背靠背串联形成齐纳二极管串联结构且所述齐纳二极管串联结构两端的掺杂类型相同；
所述齐纳二极管串联结构形成反馈电容，以实现将所述集电区的过冲电压反馈到所述栅极导电材料层，实现电压过冲抑制；
所述第一多晶硅层的第二端到所述集电区之间的所述漂移区形成第一漂移区电阻，所述第一漂移区电阻用于对所述过冲电压进行分压，用于对所述齐纳二极管串联结构进行保护。
2.如权利要求1所述的IGBT器件，其特征在于：所述IGBT器件的各所述IGBT原胞形成并联结构。
3.如权利要求2所述的IGBT器件，其特征在于：在各所述原胞之间设置有一个所述电压过冲抑制电路原胞。
4.如权利要求1所述的IGBT器件，其特征在于：所述栅极结构为沟槽栅，所述栅介质层形成在栅极沟槽的底部表面和侧面，所述栅极导电材料层填充在形成有所述栅介质层的所述栅极沟槽中；
所述栅极沟槽会穿过所述体区，所述栅极导电材料层从侧面覆盖所述体区表面。
5.如权利要求1所述的IGBT器件，其特征在于：所述栅极结构为平面栅，所述栅极导电材料层从顶部表面覆盖所述体区表面并延伸到所述漂移区的顶部表面之上。
6.如权利要求1所述的IGBT器件，其特征在于：所述栅极导电材料层为多晶硅栅。
7.如权利要求1所述的IGBT器件，其特征在于：所述第一多晶硅层为平面结构。
8.如权利要求7所述的IGBT器件，其特征在于：所述第一多晶硅层具有第二导电类型掺杂，所述第一导电类型注入区为通过在所述第一多晶硅层的选定区域中进行第一导电类型离子注入形成，所述第二导电类型注入区由位于所述第一导电类型注入区之间的所述第一多晶硅层的第二导电类型掺杂杂质组成。
9.如权利要求7所述的IGBT器件，其特征在于：实现所述第一多晶硅层的第二端和所述漂移区电连接的金属连线包括第一接触孔和第一电极金属。
10.如权利要求9所述的IGBT器件，其特征在于：所述第一接触孔和所述体区之间具有第一间距，所述第一漂移区电阻通过所述第一间距调节。
11.如权利要求1所述的IGBT器件，其特征在于：所述栅介质层的材料包括氧化层。
12.如权利要求9所述的IGBT器件，其特征在于：所述第一介质层的材料包括氧化层。
13.如权利要求1-10中任一权项所述的IGBT器件，其特征在于：所述IGBT器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述IGBT器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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