TW202034485A - 具有多個積體電路單元的扇出型封裝結構及其製作方法 - Google Patents

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Abstract

本發明提供一種封裝結構及其製作方法，其中封裝結構包括晶粒、封膠體以及重佈線層。晶粒包括至少兩個積體電路單元以及虛置部分，其中虛置部分將積體電路單元分隔開，且虛置部分不將積體電路單元彼此電性連接。封膠體設置於晶粒上，並圍繞晶粒。重佈線層設置於封膠體上，且重佈線層電性連接積體電路單元。

Description

具有多個積體電路單元的扇出型封裝結構及其製作方法
本發明關於一種封裝結構及其製作方法，尤指一種具有多個積體電路單元的扇出型(fan-out)封裝結構及其製作方法。
隨著電子產品之微小化與多功能化，多晶粒封裝結構在許多電子產品越來越常見，其係將兩個或兩個以上的晶粒封裝在單一封裝結構中，以縮減整體體積。以扇出型封裝而言，常見的多晶粒封裝結構係將兩個以上的晶粒彼此並排地設置於同一載板上，然後先利用封裝膠將晶粒包覆，再於封裝膠上形成重佈線層，以電性連接晶粒，但考量固晶機台的製程誤差、封裝膠填充晶粒之間空隙的能力以及熱膨脹的可靠度，並排設置晶粒之間具有一設計極限，如此一來限制封裝結構的面積而無法進一步縮小，且封裝結構的面積還會隨著晶片數量的增加而加大。有鑑於此，縮減封裝結構的體積實為業界努力的目標。
本發明的目的在於提供一種扇出型封裝結構及其製作方法，以縮減扇出型封裝結構的體積。
為達上述的目的，本發明提供一種封裝結構，其包括一第一晶粒、一封膠體以及一重佈線層。第一晶粒包括至少兩個積體電路單元以及一虛置部分，其中虛置部分將積體電路單元分隔開，且虛置部分不將積體電路單元彼此電性連接。封膠體設置於第一晶粒上，並圍繞第一晶粒。重佈線層設置於封膠體上，且重佈線層電性連接積體電路單元。
為達上述的目的，本發明提供一種封裝結構的製作方法，包括：提供一晶片晶圓，其中晶片晶圓包括複數個積體電路單元；切割晶片晶圓，以形成複數個第一晶粒，其中各第一晶粒包括積體電路單元中的至少兩個以及一虛置部分，虛置部分將積體電路單元分隔開，且虛置部分不將積體電路單元彼此電性連接；將第一晶粒中的一個設置於一載板上；於第一晶粒上形成一封膠體；於封膠體上形成一重佈線層，其中重佈線層電性連接積體電路單元；以及移除載板。
於本發明所揭露的封裝結構及製作方法中，透過具有至少兩個積體電路單元的第一晶粒的設計，積體電路單元之間的間距可縮小，使得封裝結構的體積可有效地縮減。並且，透過此設計，封裝結構的製作成本以及製作程序均可有效地降低，進而節省成本。
請參考第1圖至第6圖繪示本發明第一實施例製作封裝結構的方法示意圖，其中第1圖至第3圖為封裝結構於不同步驟的結構示意圖，第3圖為沿著第2圖的剖線A-A’的剖視示意圖，第4圖為本發明第一實施例的封裝結構的底面示意圖，第5圖與第6圖分別為封裝結構沿著第4圖的剖線B-B’與C-C’的剖視示意圖。本實施例所提供的製作封裝結構的方法包括下列步驟。如第1圖所示，首先，提供一晶片晶圓102，其中晶片晶圓102包括複數個積體電路單元104。具體來說，晶片晶圓102可為已形成有具有特定功能的積體電路單元104。於本實施例中，各積體電路單元104可具有相同的結構，也就是說每個積體電路單元104為具有相同功能且結構一致的功能性單元。舉例來說，各積體電路單元104可分別為一記憶體元件，例如動態隨機存取記憶體(dynamic random access memory, DRAM)、快閃記憶體(Flash)或其他適合的記憶體。
於本實施例中，晶片晶圓102可具有複數個切割道(scribe line)106，分別位於兩相鄰積體電路單元104之間，用以將各積體電路單元104彼此分隔開。在形成晶片晶圓102之後，可對晶片晶圓102中的每一個積體電路單元104進行檢測，並在檢測機台中記錄每個積體電路單元104為良品或壞品，以標示每個功能正常的積體電路單元104的位置，藉此有助於後續切割出第一晶粒108。
接著，對晶片晶圓102進行切割製程，以沿著部分切割道106切割晶片晶圓102，進而形成複數個第一晶粒108。具體來說，由於各積體電路單元104可在檢測製程中得知是否為良品，因此透過機台可記錄判斷為良品的積體電路單元104的位置，使得機台中的切割程式可將判斷為良品的至少兩個相鄰的積體電路單元104視為同一第一晶粒108，並沿著第一晶粒108周圍的切割道106將第一晶粒108與晶片晶圓102的其他部分分離。舉例來說，切割道106可包括複數條沿著第一方向D1延伸的第一切割道106a、複數條沿著第二方向D2延伸的第二切割道106b以及複數個第三切割道106c，其中第一切割道106a與第二切割道106b可圍繞出第一晶粒108的範圍，且第三切割道106c位於第一晶粒108的積體電路單元104之間。在切割製程中，不會沿著第三切割道106c執行切割，因此第一晶粒108可包括虛置部分108P，對應第三切割道106c的位置，且虛置部分108P可連接第一晶粒108中相鄰的積體電路單元104。為清楚繪示第一晶粒108，本實施例的第一晶粒108包括兩相鄰的積體電路單元104，因此位於積體電路單元104之間的第三切割道106c並不會進行切割，但不以此為限。由於本實施例的第三切割道106c不需進行切割，因此相較於對每一切割道進行切割的方法而言，本實施例的切割製程可節省切割的時間，進而提升切割效率。於本實施例中，第一晶粒108的積體電路單元104可沿著積體電路單元104較窄的側邊方向(如第二方向D2)排列，因此第三切割道106c可沿著第一方向D1延伸，但不限於此。於一些實施例中，第三切割道106c可依據所認定的第一晶粒108的範圍來定義，因此第三切割道106c也可沿著第二方向D2延伸，或不同的第三切割道106c可分別沿著第一方向D1與第二方向D2延伸。於一些實施例中，如第2圖所示，第一晶粒108的虛置部分108P可包括測試墊TP、對準標記AM或其他不影響最終封裝結構100的元件。於一些實施例中，測試墊TP可分別用於檢測不同積體電路單元104，但不以此為限。
於本實施例中，切割製程可例如包括一雷射開槽(laser grooving)製程以及晶圓切割(wafer dicing)製程，其中雷射開槽製程可先將晶片晶圓102位於第一切割道106a與第二切割道106b中的部分膜層切斷，例如低介電常數(low-k)薄膜、金屬層或難用切割刀片切斷的材料，如氮化鋁、氮化鎵、氧化鋁陶瓷或碳化矽，晶圓切割製程可包括利用切割刀片將晶片晶圓102進行全切割。於一些實施例中，切割製程也可為一或多次雷射切割製程。本發明的切割製程並不以上述為限，也可為其他適合的切割製程。
於一些實施例中，第一晶粒108也可依據實際需求而包括三個或四個以上的積體電路單元104。於一些實施例中，第一晶粒108中的積體電路單元104也可具有不同的結構，而為不同功能性單元，例如分別為不同的記憶體元件或不同功能的積體電路。
值得說明的是，本實施例的虛置部分108P不將相鄰的積體電路單元104彼此電性連接，也就是說虛置部分108P並不具有任何線路將第一晶粒108中的積體電路單元104彼此電性連接，因此第一晶粒108中的積體電路單元104在未進行後續製程時仍為彼此絕緣。於一些實施例中，虛置部分108P也可將第一晶粒108中的積體電路單元104彼此電性連接。
如第2圖與第3圖所示，在形成第一晶粒108之後，進行固晶(die bonding)製程，將一個第一晶粒108設置於一載板110上，其中載板110為暫時的載板，例如為玻璃基板。具體來說，載板110上可先形成離型層112，以助於在後續製程中將載板110移除。並且，第一晶粒108相對於其接墊(圖未示)的表面可面對離型層112設置。於一些實施例中，在固晶製程中，第一晶粒108可例如透過可耐高溫接合材料與離型層112接合，以降低第一晶粒108在後續製程中產生彎曲。值得說明的是，由於本實施例的第一晶粒108包括至少兩個積體電路單元104，因此相較於將至少兩個各自具有一個積體電路單元的晶粒設置於載板的方法而言，本實施例的第一晶粒108的設計可有效地降低設置晶粒的數量與次數，進而可提升固晶製程的生產效率。
然後，進行封膠製程，於第一晶粒108與離型層112上形成封膠體114，使封膠體114覆蓋第一晶粒108。於一些實施例中，於進行封膠製程之前，第一晶粒108的接墊上可先分別形成凸塊116。接著，對封膠體114進行研磨製程，直到暴露出凸塊116。封膠體114可例如包括模壓樹脂(molding compound)或其他適合的成型材料。於一些實施例中，研磨製程可未暴露出凸塊116，且在研磨製程之後可於凸塊116上的封膠體114中形成穿孔，以暴露出凸塊116。於一些實施例中，第一晶粒108的接墊上也可未形成有凸塊，在此情況下，研磨製程係進行至暴露出第一晶粒108的接墊。
在暴露出凸塊116或第一晶粒108的接墊之後，於封膠體114上形成重佈線層118，使重佈線層118透過凸塊116電性連接至第一晶粒108中的積體電路單元104，且積體電路單元104可透過重佈線層118彼此電性連接。於本實施例中，重佈線層118可包括複數個下電極118a、複數條內連線118b以及複數個上電極118c，下電極118a暴露於重佈線層118面對第一晶粒108的表面118S1，上電極118c位於重佈線層118相對於表面118S1的另一表面118S2，且內連線118b設置於下電極118a與上電極118c之間，使得下電極118a可透過內連線118b電性連接至上電極118c。於一些實施例中，下電極118a可以一對一或不以一對一的方式電連接到上電極118c，也就是說，下電極118a的數量、內連線118b的數量、上電極118c的數量以及其連接方式可依據實際需求來決定。於一些實施例中，重佈線層118可例如包括複數層絕緣層IN、通道(via)V以及複數層導電層CL，其中各絕緣層IN可具有多個穿孔，通道V可形成於穿孔中，以達到垂直方向上的電性連接，且導電層CL可形成於絕緣層IN之間，用以進行水平方向上的電性連接。舉例來說，下電極118a可由最接近封膠體114的絕緣層IN中的通道V所構成，上電極118c可由最上層的導電層CL所構成且最上層的絕緣層IN的穿孔可暴露出上電極118c，且內連線118b可由下電極118a與上電極118c之間的通道V與導電層CL所構成，但本發明的重佈線層118的設計不以此為限。
如第4圖至第6圖所示，在形成重佈線層118之後，移除離型層112與載板110。隨後，於各上電極110c上設置焊球120，以助於封裝結構100於後續製程中黏貼於其他元件或電路板上。至此，可形成本實施例的封裝結構100。於一些實施例中，在形成重佈線層118之後，也可先在各上電極110c上設置焊球120，然後再移除離型層112與載板110。於一些實施例中，在形成重佈線層118與設置焊球120之間，還可選擇性於重佈線層118上設置其他重佈線層、其他封裝結構或其他晶粒。
值得一提的是，由於本實施例的載板110上僅設置有單一第一晶粒108(即積體電路單元104之間並無間隙)，因此在形成封膠體114時，第一晶粒108的設計可避免寬度小的空隙存在，有助於成型材料更快速的覆蓋第一晶粒108，進而避免積體電路單元104之間產生氣泡，以提升封裝結構100的可靠度(reliability)。此外，於本實施例的封裝結構100中，由於第一晶粒108中的積體電路單元104在切割製程中並未被分離，因此積體電路單元104之間的間距G1可接近切割道106的寬度，使得間距G1可小於固晶製程的晶粒間距的設計極限，例如小於300微米。舉例來說，間距G1可小於或等於65.6微米。如此一來，相較於封裝有各自具有一個積體電路單元的兩個晶粒的封裝結構而言，本實施例的封裝結構100的面積可有效地降低。並且，由於積體電路單元104之間的間距G1可小於晶粒間距的設計極限，因此積體電路單元104的連接路徑可縮短，進而可提升封裝結構100的電性性能，並降低耗電量。
於本實施例中，由於本實施例的積體電路單元104的間距G1可縮小，因此重佈線層118中分別電性連接不同積體電路單元104的下電極118a的最小間距也可縮小。具體來說，重佈線層118的下電極118a可區分為至少兩個下電極群118a1、118a2，其中下電極群118a1、118a2分別電性連接不同的積體電路單元104，且下電極群118a1、118a2之間的間距G2可小於晶粒間距的設計極限。舉例來說，間距G2可小於300微米，或更進一步小於或等於65.6微米。由於電性連接不同積體電路單元104的凸塊116的最小間距接近下電極群118a1、118a2的間距G2，因此也可縮小。
本發明的封裝結構及其製作方法並不以上述實施例為限，且以下將進一步描述本揭露的其他實施例。為方便比較各實施例與簡化說明，下文中將使用相同標號標註相同元件，且下文將詳述不同實施例之間的差異，並不再對相同部分作贅述。
請參考第7圖，其繪示本發明第二實施例的封裝結構的剖視示意圖。如第7圖所示，本實施例所提供的封裝結構200與第一實施例的差異在於本實施例的封裝結構200還可包括一第二晶粒222，設置於第一晶粒108的虛置部分108P與封膠體114之間。具體來說，如第7圖所示，本實施例的封裝結構200的製作方法與第一實施例的差異在於設置第一晶粒108與形成封膠體114之間，另於虛置部分108P上設置第二晶粒222。第二晶粒222可依據實際需求而與第一晶粒108相同或不相同。舉例來說，值得說明的是，由於第一晶粒108的積體電路單元104之間不具有空隙，因此第二晶粒222下方不具有空隙，使得在封膠製程中，成型材料並不需填入寬度小且位於第二晶粒222下方的空隙，藉此可降低氣泡的產生，且可有助於加入成型材料覆蓋第一晶粒108與第二晶粒222。
綜上所述，於本發明所揭露的封裝結構及製作方法中，透過具有至少兩個積體電路單元的第一晶粒的設計，積體電路單元之間的間距可縮小，使得封裝結構的體積可有效地縮減。並且，透過此設計，封裝結構的製作成本以及製作程序均可有效地降低，進而節省成本。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200:封裝結構 102:晶片晶圓 104:積體電路單元 106:切割道 106a:第一切割道 106b:第二切割道 106c:第三切割道 108:第一晶粒 108P:虛置部分 110:載板 112:離型層 114:封膠體 116:凸塊 118:重佈線層 118a:下電極 118a1、118a2:下電極群 118b:內連線 118c:上電極 118S1、118S2:表面 120:焊球 222:第二晶粒 D1:第一方向 D2:第二方向 TP:測試墊 AM:對準標記 G1、G2:間距 IN:絕緣層 V:通道 CL:導電層
第1圖至第6圖繪示本發明第一實施例製作封裝結構的方法示意圖。 第7圖繪示本發明第二實施例的封裝結構的剖視示意圖。
104:積體電路單元
108:第一晶粒
108P:虛置部分
114:封膠體
116:凸塊
118:重佈線層
118a:下電極
118a1、118a2:下電極群
118b:內連線
118c:上電極
118S1、118S2:表面
120:焊球
G1、G2:間距

Claims (10)

  1. 一種封裝結構，包括： 一第一晶粒，包括至少兩個積體電路單元以及一虛置部分，其中該虛置部分將該等積體電路單元分隔開，且該虛置部分不將該等積體電路單元彼此電性連接； 一封膠體，設置於該第一晶粒上，並圍繞該第一晶粒； 一重佈線層，設置於該封膠體上，且該重佈線層電性連接該等積體電路單元。
  2. 如請求項1所述的封裝結構，其中該等積體電路單元之間的間距小於晶粒間距的設計極限。
  3. 如請求項1所述的封裝結構，其中各該積體電路單元具有相同的結構。
  4. 如請求項1所述的封裝結構，其中各該積體電路單元分別包括一記憶體元件。
  5. 如請求項1所述的封裝結構，該等積體電路單元之間的間距小於300微米。
  6. 如請求項1所述的封裝結構，其中該重佈線層具有至少兩個下電極群，設置於該重佈線層面對該第一晶粒的表面，並分別電連接對應的一該積體電路單元，且該等下電極群之間的間距小於晶粒間距的設計極限。
  7. 如請求項1所述的封裝結構，還包括一第二晶粒，設置於該虛置部分上。
  8. 一種封裝結構的製作方法，包括： 提供一晶片晶圓，其中該晶片晶圓包括複數個積體電路單元； 切割該晶片晶圓，以形成複數個第一晶粒，其中各該第一晶粒包括該等積體電路單元中的至少兩個以及一虛置部分，該虛置部分將該至少兩個積體電路單元分隔開，且該虛置部分不將該等積體電路單元彼此電性連接； 將該等第一晶粒中的一個設置於一載板上； 於該等第一晶粒中的該個上形成一封膠體； 於該封膠體上形成一重佈線層，其中該重佈線層電性連接該等積體電路單元；以及 移除該載板。
  9. 如請求項8所述的封裝結構的製作方法，還包括於形成該封膠體之前，於該虛置部分上設置一第二晶粒。
  10. 如請求項8所述的封裝結構的製作方法，其中該等積體電路單元之間的間距小於固晶製程的晶片間距設計極限。
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