TW202032550A - 針對記憶體陣列的分段式參考調整 - Google Patents

針對記憶體陣列的分段式參考調整 Download PDF

Info

Publication number
TW202032550A
TW202032550A TW108130281A TW108130281A TW202032550A TW 202032550 A TW202032550 A TW 202032550A TW 108130281 A TW108130281 A TW 108130281A TW 108130281 A TW108130281 A TW 108130281A TW 202032550 A TW202032550 A TW 202032550A
Authority
TW
Taiwan
Prior art keywords
memory
parameter
current
mram
cells
Prior art date
Application number
TW108130281A
Other languages
English (en)
Other versions
TWI732274B (zh
Inventor
池育德
李嘉富
史毅駿
林弘璋
林谷峰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202032550A publication Critical patent/TW202032550A/zh
Application granted granted Critical
Publication of TWI732274B publication Critical patent/TWI732274B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明實施例係關於一種用於感測一記憶體裝置中的多個段中的記憶體單元之邏輯狀態的方法，每一單元具有一高電阻狀態及一低電阻狀態，從而產生針對不同電阻狀態的不同單元電流位準。該方法包括判定相應段的目標參考電流位準，該等目標參考電流位準中的至少兩者彼此不同；用每一段的該目標參考電流位準產生該段的一參考電流；比較每一單元的該單元電流位準與該單元所處的該段的該參考電流位準；及基於該比較，判定該等記憶體單元之該等邏輯狀態。

Description

針對記憶體陣列的分段式參考調整
本發明實施例係有關針對記憶體陣列的分段式參考調整。
本揭露大體上涉及判定儲存於磁記憶體裝置中的邏輯狀態，且更具體而言，涉及設定一參考參數，比較對應於記憶體裝置中的邏輯狀態的參數與該參考參數以判定邏輯狀態。
特定類型的記憶體裝置(例如磁阻隨機存取記憶體(「MRAM」))取決於例如鐵磁性材料的兩個或更多個磁性材料層之間的磁化對準狀態而具有兩個或更多個電阻狀態。可比較記憶體單元的電阻與參考電阻以判定記憶體單元的電阻狀態。隨著記憶體單元的密度增加，對於恰當設定相對於記憶體單元的電阻值的參考電阻值之要求變得愈來愈迫切。
本發明之一實施例揭露一種用於感測多個記憶體段中的記憶體單元之邏輯狀態的方法，每一段包含至少一個記憶體單元，每一單元之該等邏輯狀態相關於與該單元相關聯的參數之值，該方法包含：判定多個目標參考參數值，每一目標參考參數值用於該多個記憶體段中的相應者，該多個目標參考參數值中的至少兩者是彼此不同的；產生多個參考參數，每一參考參數與該記憶體段中的相應者相關聯並且具有用於該記憶體段的該等目標參考參數值；比較與來自該記憶體段中之每一者的至少一個記憶體單元相關聯之該參數的該值與該記憶體段的該參考參數值；及基於該比較，判定該多個記憶體段中的該等記憶體單元之該等邏輯狀態。
本發明之另一實施例揭露一種記憶體裝置，其包含第一多個記憶體單元；第二多個記憶體單元，該第一及第二多個記憶體單元中之每一者可在兩個狀態之間切換並且具有與該單元相關聯的參數，該參數具有相應地對應於該兩個狀態的兩個值；參考參數產生器，其經組態以將第一參考參數供應至該多個第一記憶體單元並且將第二參考參數供應至該第二多個記憶體單元，該第一及第二參考參數具有不同值；及比較器，其經組態以比較與該多個第一記憶體單元中之每一者相關聯的該參數與該第一參考參數，並且比較與該第二多個記憶體單元中之每一者相關聯的該參數與該第二參考參數。
本發明之又一實施例揭露一種磁阻隨機存取記憶體MRAM裝置，其包含第一多個MRAM單元；第二多個MRAM單元，該等MRAM單元中之每一者具有高電阻狀態及低電阻狀態；電壓供應線，其經調適以將電壓施加至該等MRAM單元中之每一者以使得電流流過該等MRAM單元；參考電流產生器，其經組態以提供第一參考電流及第二參考電流，該第一及第二參考電流具有不同量值；及比較器，其經組態以比較流過該多個第一MRAM單元中之每一者的該電流與該第一參考電流，並且比較流過該第二多個MRAM單元中之每一者的該電流與該第二參考電流，並且輸出指示該等MRAM單元的該電阻狀態之信號。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例來簡化本揭露。當然，這些僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一構件形成於第二構件上方或上可包括第一構件及第二構件直接接觸地形成的實施例，並且還可包括額外構件可形成於第一構件與第二構件之間以使得第一構件及第二構件可以不直接接觸的實施例。另外，本揭露可在各個實例中重複參考標號及/或字母。此重複是出於簡單及清晰之目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用例如「在…下方」、「在…之下」、「下部」、「在…之上」、「上部」等空間相對術語，以描述如圖中所說明的一個元件或構件相對於另一元件或構件的關係。除了圖中所描繪的定向之外，該空間相對術語還意圖涵蓋在使用或操作中的裝置的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的與空間相關的描述詞可類似地進行相應解釋。
本揭露係關於用於為判定例如記憶體陣列之磁記憶體裝置的例如電阻等參數的所儲存狀態提供感測參考的裝置及方法。舉例而言，此類陣列可為記憶體晶片中的記憶體單元。舉例而言，每一單元可為磁阻隨機存取記憶體(「MRAM」)單元，或任何其他具有兩個或更多個儲存狀態的包括記憶體單元的裝置，其中之每一者與不同的可量測參數相關聯。
MRAM是使用磁儲存元件儲存資料的非揮發性隨機存取記憶體。MRAM將資料儲存於具有藉由薄絕緣膜分隔開的兩個磁性材料疊置層的記憶體單元處。層狀結構形成MRAM單元的磁性隧道接面(「MTJ」或「MTJ元件」)。兩個層包括在固定磁場對準方向上永久地磁化的磁性層(此層被稱為「釘紮層」)及可變地磁化的磁性層(此層被稱為「自由層」)。自由層可只相對於永久性磁化層的兩個定向中的一個中磁化。該兩個定向表徵為穿過MTJ疊置層的明顯不同的串聯電阻。可變層的磁場定向可以與永久磁體層(並聯)的磁場定向相同或與永久磁體層的磁場定向相反(反並聯)的方式對準。並聯對準狀態具有相對較低電阻且反並聯對準狀態具有較高電阻。
MRAM單元的兩個狀態可自其表示儲存於記憶體中之位元的不同二進位邏輯值的相對較高或較低電阻(RH 及RL )感測。舉例而言，RL (或高單元電流)可指定為邏輯「1」(「資料-1」)；RH (或低單元電流)可指定為邏輯「0」(「資料-0」)。在某些實施例中，參考電壓可施加至MRAM單元，且所得單元電流可用以判定該單元是處於低電阻狀態還是高電阻狀態。在某些實施例中，感測放大器可用以比較單元電流與參考電流。
參考圖1A及1B，根據實施例，例如MRAM晶片的記憶體裝置100包括例如MRAM單元的記憶體單元陣列102。該單元可虛擬劃分成兩個或更多個群組。在圖1A中展示之實例中，陣列102劃分成兩個群組：上部群組110及下部群組120。此處，措辭「上部」及「下部」僅出於說明性目的指代圖中的群組位置；實際裝置中的虛擬群組可具有任何形狀並且以與彼此的任何空間關係進行佈置。可比較每一單元的單元電流與參考電流以判定該單元之讀取(感測)邏輯狀態。
圖1B展示例如上部段110中的記憶體單元的特定記憶體單元的單元電流分佈130的說明性簡圖。該分佈在此處繪製為直方圖，具有沿著水平軸線的單元電流(以任意單位) (或對應於單元電阻的任何其他參數)及落在每一增量電流範圍內的所量測電流的數目(或百分比)。因此，在此實例中，資料-0的單元電流處於分佈130的較低電流凸起部132內；資料-1的單元電流處於分佈130的較高電流凸起部134內。參考電流140(「Ref_Upper」)理想地為兩個凸起部132、134之間的設定中點，使得低於參考電流140的單元電流被視為資料-0，且高於參考電流140的單元電流被視為資料-1。
理想地，在陣列102的所有段110、120中的記憶體單元將具有相同特性，包括單元電流分佈。亦即，下部段的單元電流分佈150與上部段的分佈130相同。然而，歸因於各種原因，包括製造記憶體裝置100的製造工藝的可變性，陣列102的某些部分(或段)可具有彼此偏離的電流分佈。作為說明性實例，包括圖1B中的實例中的資料-0凸起部152及資料-1凸起部154的下部段120之分佈150與上部段110之分佈130偏離有限量(例如，平均值Δ I R 的差)。在此實例中，將單一參考電流用於整個陣列102將導致讀取記憶體單元的電阻狀態的誤差。舉例而言，對於圖1B中展示的實例，將上部段110的參考電流140用於整個陣列102將導致下部段120的一些資料-0被讀取為資料-1。亦即，該資料部分落在下部段120的資料-0凸起部152下方但對應於比Ref_Upper更大的單元電流，且將被錯讀為資料-1。
根據一些實施例，例如藉由調整用於磁記憶體單元的每一群組(例如陣列中的每一虛擬段、每一陣列(例如，每一記憶體晶片)或多個陣列中的每一虛擬陣列)的參考電流，提供參考修整(調整)。作為實例，如圖1B中所示，藉由例如參考電流源170(「REF」)的參考參數產生器提供參考電流。藉由上部段修整電路180(「TRIM-U」)修整參考電流以獲得上部段修整參考Ref_Upper 140；藉由下部段修整電路190(「TRIM-L」)修整參考電流以獲得下部段修整參考140(「Ref_Lower」)。在此實例中的Ref_Lower高於Ref_Upper達偏移量Δ I R ，且因此位於下部段120的單元電流分佈150的資料-0凸起部152與資料-1凸起部154之間。因此，可藉由針對相應段比較單元參數(例如，單元電流)與參考參數(例如，參考電流)，以較大確定度判定每一段之電阻狀態。
可藉由任何適合電路並且用任何適合方法供應參考參數，例如參考電流。舉例而言，可在Chih等人的與本申請案共同轉讓的第9,165,629 B2號美國專利號美國專利中找到此類電路及方法。第9,165,629 B2號美國專利以引用之方式併入本文中。舉例而言，參考圖6A，MRAM單元610耦接於位元線BL與供應線SL之間並且可處於兩個狀態(對應於高電阻RH 或低電阻RL )中的一者中，使得單元610儲存一個位元的資料。為感測單元610的狀態，如圖6A中所示應用第一參考電壓VREF 。在回饋組態中提供在一個輸入端子處接收VREF 的放大器620，如所示，該回饋組態具有耦接至另一輸入端子之BL。放大器620驅動耦接至BL的NMOS電晶體M1並且使單元電流ICELL 穿過單元610。比較ICELL 與參考電流IREF ，基於耦接至參考位元線RBL的一對參考記憶體單元630a、630b產生該參考電流IREF 。該參考對中的一個單元(例如，參考單元630a)設定為RH ，且另一單元(例如，參考單元630b)設定為RL 。使用提供於回饋組態中的放大器620b將第二參考電壓VREF2 施加至參考對中的每一單元以驅動如圖6A中所示之NMOS電晶體M2。因此，參考電流IRH 及IRL 相應地流過具有高電阻及低電阻的參考單元630a、630b，並且比較其總和(亦即，IREF )與ICELL 。可為鏡型比較器的感測放大器640接收輸入642、644並且產生指示MRAM單元610之狀態的感測結果650。
歸因於工藝變化，參考單元630a、630b的電阻可當那些單元相應地設定為高電阻狀態及低電阻狀態時發生變化。因此，IREF 可偏離目標位準。在測試階段(用於測試MRAM系統)期間修整(亦即，調整)VREF2 以補償此類IREF 波動。參考電流IREF 遵循歐姆定律：IREF =VREF2 /RPAIR ，其中RPAIR 是參考對630a、630b的電阻。因此，如果RPAIR 低於預期，那麼作為補償可將VREF2 修整(調整)的更低。因此，形成可靠參考電流，從而增加感測放大器的輸出(感測結果650)的可靠性。
在圖6B中展示用於參考電流修整的替代性電路。在此實例電路中，相應電晶體M9、M10、M11、M12、M13的寬度判定在每一電晶體之源極端子與汲極端子之間傳導的電流的量值並且因此判定穿過每一單元630a、630b、610的電流。電晶體M16、M17及M19用於選擇各個位元線中的一者；電晶體M14、M15及M18用於將位元線電壓箝位。在此實例中，代替調整參考電壓，如圖6A中實例中所示，可藉由額外電流源中的開關，例如藉由開關裝置(例如，開關電晶體)S1 及S2 的電晶體M9及M13(及任何額外電晶體)，將流過參考對630a、630b的參考電流IREF =IRL +IRH 與流過MRAM單元610的單元電流ICELL 之間的比率修整(調整)為感測放大器640的期望值。
在圖1A中，每一虛擬段的參考參數展示為由共同參考電流產生器170及相應修整電路TRIM-U 170或TRIM-L 190提供。替代地，可使用各自具有其自身的修整電路的單獨參考電流產生器分別修整上部段及下部段110、120的參考電流。在其他實施例中，變數修整電路可連接至所有段並且在每一段被讀取時將經修整參考電流提供至該段。
舉例而言，圖1B中展示之實例中的修整電路TRIM-U 180及TRIM-L 190可為實體上單一變數修整電路，其連接至兩個段110、120，並且經組態以當讀取上部段110時輸出Ref_Upper並且當讀取下部段120時輸出Ref_Lower。
用於參考修整，亦即，應用適合於相應記憶體單元或記憶體單元群組的參考參數(例如參考電流)的分段式(或個別化)方法可用於記憶體單元的任何實體或虛擬分組。舉例而言，參考圖2，根據特定其他實施例，可以不同方式修整用於記憶體裝置200中的實體上相異的記憶體陣列210-A、210-B、210-C、210-D的參考電流。在此實例中，藉由用於相應記憶體陣列210-A、210-B、210-C、210-D的修整電路TRIM-A 280-A、TRIM-B 280-B、TRIM-C 280-C及TRIM-D 280-D修整由參考電流產生器270(「REF」)產生之參考參數(例如，電流)。在替代實例中，單一修整電路280可用以可變地修整參考參數並且將經適當修整的參考參數在讀取每一記憶體陣列時應用於該陣列。
作為另一實例，參考圖3，記憶體裝置300的記憶體陣列302、304、306、308可各自具有虛擬段(在此實例中，陣列302中的310-A及310-E、陣列304中的310-B及310-F、陣列306中的310-C及310-G，以及陣列308中的310-D及310-H)，其在彼此偏移的資料-0與資料-1之間具有相應中點。可藉由對應修整電路380-A、380-B、380-C、380-D、380-E、380-F、380-G、380-H分別修整參考電流產生器370所產生的參考參數以具有設定為每一段的中點的參考參數。在替代實例中，可使用單一修整電路380可變地修整參考參數並且在讀取陣列的每一段時將經適當修整的參考參數應用於該段。
在某些實施例中，可存在其中對於多個記憶體陣列，在每一陣列的兩個虛擬段的資料-0與資料-1之間的中點之間的相對偏移在陣列當中基本上相同的情況。在此類情況下，可在所有陣列的兩個段之間應用固定偏移修整。參考圖4，在實例實施例中，記憶體裝置400的記憶體陣列402、404、406、408可各自具有虛擬段(在此實例中，陣列402中的410-A及410-E、陣列404中的410-B及410-F、陣列306中的410-C及410-G，以及陣列408中的410-D及410-H)。每一陣列的兩個虛擬段(例如，上部段與下部段之間)的資料-0及資料-1之間的中點之間的偏移對於所有陣列為相同的，並且可在陣列當中存在總體偏移。亦即，可在段410-A、410-B、410-C及410-D當中存在偏移。在此實例中，修整電路480-A、480-B、480-C、480-D或變數修整電路480可用以修整參考電流產生器470產生的參考參數並且將經修整參考參數應用於相應下部段410-A、410-B、410-C及410-D。另外，固定偏移修整電路490連接於修整電路480-A、480-B、480-C、480-D或變數修整電路480與相應上部段410-E、410-F、410-G、410-H之間。
上文所描述的實例佈置可用以提供針對每一段個別化的參考參數，不管虛擬段是陣列的部分還是陣列自身，以用於感測該段中之記憶體單元的邏輯狀態。在實例實施例中，如在圖5中概述，用於感測記憶體單元之邏輯狀態的方法500包括判定510目標參考參數，例如相應記憶體段的參考電流。舉例而言，可多次量測每一段之資料-0及資料-1狀態的MRAM單元電阻，例如呈已知偏壓電壓下方的單元電流形式以確認類似於圖1B中展示的電阻或電流分佈130、150的電阻或電流分佈。可選擇資料-0值及資料-1值之間的中點(例如，峰值資料-0值與峰值資料-1值之間或平均資料-0值與平均資料-1值之間的中點)作為目標參考參數。
接下來，可產生520例如參考電流的參考參數。舉例而言，參考參數之值可選擇為在修整電路之修整能力內，亦即，處於如下位準下：修整電路能夠將參考參數自該位準調整為峰值資料-0值與峰值資料-1值之間的位準中點。舉例而言，其可為最大目標參考參數或略微高於目標參考參數之值(在藉由減小參考參數執行修整的情況下)。
接著修整(調整)530參考參數以獲得相應段的經修整參考參數，該等經修整參考參數中的至少兩者彼此不同。舉例而言，經修整參考參數可為相應段的目標參考參數。可以任何合適方式執行修整。舉例而言，可藉由個別修整電路進行修整，每一段一個修整電路；或可藉由單一變數修整電路進行修整，該單一變數修整電路將經修整參考參數供應至多個段，其中當讀取特定段中的記憶體單元時為該段供應目標參考參數。
最後，藉由比較540段中的記憶體單元之單元參數(例如穿過MRAM單元的電流)與相應經修整(例如，目標)參考參數(例如相應段的參考電流)來實現該感測。
因此，記憶體的每一段具有特定於段的參考參數(例如，電阻或電流)以與該段中的單元參數相比較。因此，在其中記憶體單元的區(虛擬段或陣列)具有相對於記憶體的其他區的任何系統性移位或偏移的情境下，可將參考參數大體定位於資料-0及資料-1的中心。
因此，本文中揭露的實施例在感測例如MRAM的記憶體裝置中的記憶體單元之邏輯狀態時提供改進的可靠性。此類改進在磁記憶體裝置中的單元密度增加時尤其有利，從而產生較小資料-0/資料-1間距及歸因於工藝變化的段當中的相對更顯著偏移。
一個實施例是一種用於感測多個記憶體段中的記憶體單元之邏輯狀態的方法，每一段各自具有至少一個記憶體單元，且每一單元之該等邏輯狀態相關於與該單元相關聯的參數之值。該方法包括判定多個目標參考參數值，每一目標參考參數值用於該記憶體段中的相應者。該等目標參考參數值中的至少兩者是彼此不同的。該方法還包括產生參考參數，每一參考參數與該記憶體段中的相應者相關聯並且具有用於該記憶體段的該等目標參考參數值。該方法另外包括比較與來自該記憶體段中之每一者的至少一個記憶體單元相關聯之該參數的該值與該記憶體段的該參考參數值，並基於該比較，判定該多個記憶體段中的該等記憶體單元之該等邏輯狀態。
另一實施例是一種記憶體裝置，其包括第一組記憶體單元；第二組記憶體單元，其中第一及第二記憶體單元群組中之每一者可在兩個狀態之間切換並且具有與該單元相關聯的參數，該參數具有相應地對應於該兩個狀態的兩個值。該記憶體裝置還包括參考參數產生器，其經組態以將第一參考參數供應至該第一組記憶體單元並且將第二參考參數供應至該第二組記憶體單元，其中該第一及第二參考參數具有不同值。該記憶體裝置另外包括比較器，其經組態以比較與該第一組記憶體單元中之每一者相關聯的該參數與該第一參考參數，並且比較與該第二組記憶體單元中之每一者相關聯的該參數與該第二參考參數。
另一實施例是一種磁阻隨機存取記憶體(MRAM)裝置，其包括第一組MRAM單元及第二組MRAM單元，該等MRAM單元中之每一者具有高電阻狀態及低電阻狀態。該MRAM裝置還包括電壓供應線，其經調適以將電壓施加至該等MRAM單元中之每一者以使得電流流過該等MRAM單元。該MRAM裝置另外包括參考電流產生器，其經組態以提供第一參考電流及第二參考電流，該第一及第二參考電流具有不同量值。該MRAM裝置另外包括比較器，其經組態以比較流過該第一組MRAM單元中之每一者的該電流與該第一參考電流，並且比較流過該第二組MRAM單元中之每一者的該電流與該第二參考電流，並且輸出指示該等MRAM單元的該電阻狀態之信號。
前文概述若干實施例的特徵以使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，可很容易地將本揭露用作設計或修改用於實現本文引入的實施例或實例的相同目的及/或達成相同優勢的其他工藝及結構之基礎。熟習此項技術者還應認識到，此類等效構造並不脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替代及更改。
100:記憶體裝置 102:記憶體單元陣列 110:上部群組/上部段 120:下部群組/下部段 130:單元電流分佈 132:較低電流凸起部 134:較高電流凸起部 140:參考電流 150:單元電流分佈 152:資料-0凸起部 154:資料-1凸起部 170:參考電流源/共同參考電流產生器 180:上部段修整電路 190:下部段修整電路 200:記憶體裝置 210-A:記憶體陣列 210-B:記憶體陣列 210-C:記憶體陣列 210-D:記憶體陣列 270:參考電流產生器 280:修整電路 280-A:修整電路TRIM-A 280-B:修整電路TRIM-B 280-C:修整電路TRIM-C 280-D:修整電路TRIM-D 300:記憶體裝置 302:記憶體陣列 304:記憶體陣列 306:記憶體陣列 308:記憶體陣列 310-A:虛擬段 310-B:虛擬段 310-C:虛擬段 310-D:虛擬段 310-E:虛擬段 310-F:虛擬段 310-G:虛擬段 310-H:虛擬段 370:參考電流產生器 380:修整電路 380-A:修整電路 380-B:修整電路 380-C:修整電路 380-D:修整電路 380-E:修整電路 380-F:修整電路 380-G:修整電路 380-H:修整電路 400:記憶體裝置 402:記憶體陣列 404:記憶體陣列 406:記憶體陣列 408:記憶體陣列 410-A:虛擬段/下部段 410-B:虛擬段/下部段 410-C:虛擬段/下部段 410-D:虛擬段/下部段 410-E:虛擬段/上部段 410-F :虛擬段/上部段 410-G:虛擬段/上部段 410-H:虛擬段/上部段 470:參考電流產生器 480:變數修整電路 480-A:修整電路 480-B:修整電路 480-C:修整電路 480-D:修整電路 610:MRAM單元 620a:放大器 620b:放大器 630a:參考記憶體單元 630b:參考記憶體單元 640:感測放大器 642:輸入 644:輸入 650:感測結果 M1:NMOS電晶體 M2:NMOS電晶體 M9:電晶體 M10:電晶體 M11:電晶體 M12:電晶體 M13:電晶體 M14:電晶體 M15:電晶體 M16:電晶體 M17:電晶體 M18:電晶體 M19:電晶體 BL:位元線 RBL:參考位元線 SL:供應線 S1:開關裝置 S2:開關裝置
當結合附圖閱讀時，自以下詳細描述最好地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各個特徵未按比例繪製。實際上，為了論述清楚起見，可以任意增大或減小各種構件之尺寸。
圖1A展示根據一些實施例的記憶體陣列及用於記憶體陣列的參考修整電路之示意圖。
圖1B展示根據一些實施例的對應於圖1A中展示之記憶體陣列的兩個不同的虛擬段的高電阻狀態及低狀態的信號以及為該等虛擬段提供的相應參考信號之分佈的草圖。
圖2示意性地展示根據一些實施例的為相應陣列提供的多個記憶體陣列及參考修整。
圖3示意性地展示根據一些實施例的各自具有多個虛擬段的多個記憶體陣列，以及為相應虛擬段中之每一者提供的參考修整。
圖4示意性地展示根據一些實施例的各自具有多個虛擬段的多個記憶體陣列以及為相應虛擬段中之每一者提供的參考修整，其中該等虛擬段中的一些共用相同修整偏移。
圖5概述根據一些實施例的用於記憶體裝置的參考修整之方法。
圖6A展示根據一些實施例的可用於分段式參考修整的個別參考電流修整電路。
圖6B展示根據一些實施例的可用於分段式參考修整的另一個別參考電流修整電路。
200:記憶體裝置
210-A:記憶體陣列
210-B:記憶體陣列
210-C:記憶體陣列
210-D:記憶體陣列
270:參考電流產生器
280:修整電路
280-A:修整電路TRIM-A
280-B:修整電路TRIM-B
280-C:修整電路TRIM-C
280-D:修整電路TRIM-D

Claims (20)

  1. 一種用於感測多個記憶體段中的記憶體單元之邏輯狀態的方法，每一段包含至少一個記憶體單元，每一單元之該等邏輯狀態相關於與該單元相關聯的參數之值，該方法包含： 判定多個目標參考參數值，每一目標參考參數值用於該多個記憶體段中的相應者，該多個目標參考參數值中的至少兩者是彼此不同的； 產生多個參考參數，每一參考參數與該記憶體段中的相應者相關聯並且具有用於該記憶體段的該等目標參考參數值； 比較與來自該記憶體段中之每一者的至少一個記憶體單元相關聯之該參數的該值與該記憶體段的該參考參數值；及 基於該比較，判定該多個記憶體段中的該等記憶體單元之該等邏輯狀態。
  2. 如請求項1之方法，其中產生多個參考參數包含： 產生第一參考參數；及 修整該第一參考參數以獲得該多個參考參數。
  3. 如請求項2之方法，其中修整該第一參考參數包含使用多個修整電路，使用每一修整電路修整該第一參考參數以獲得該多個參考參數中的相應者。
  4. 如請求項2之方法，其中修整該第一參考參數包含使用修整電路依序修整該第一參考參數以獲得該多個參考參數。
  5. 如請求項1之方法，其中該等參考參數中之每一者是參考電流，且其中與每一記憶體單元相關聯的該參數是穿過該等記憶體單元的電流。
  6. 如請求項2之方法，其中修整該第一參考參數以獲得該多個參考參數包含： 修整該第一參考參數以獲得該多個參考參數的第一子集；及 修整該多個該參考參數的該第一子集以獲得該等參考參數的第二子集。
  7. 如請求項6之方法，其中： 修整該第一參考參數以獲得該多個參考參數的第一子集包含修整該第一參考參數以獲得至少兩個不同值的該多個參考參數的第一子集；且 修整該多個該參考參數的該第一子集以獲得該等參考參數的第二子集包含將該多個該參考參數的該第一子集修整相同量。
  8. 如請求項1之方法，其中判定多個目標參考參數值包含對於該多個段中之每一者： 獲得與該記憶體段中的至少一個記憶體單元相關聯的該參數之值，其中將該至少一個記憶體單元設定為該等邏輯狀態中之每一者中；及 將與處於第一邏輯狀態的至少一個記憶體單元相關聯的該參數的該值及與處於第二邏輯狀態的至少一個記憶體單元相關聯的該參數的該值之間的值設定為該等目標參考參數值。
  9. 如請求項1之方法，其中該多個記憶體段包含磁記憶體晶片中的多個虛擬記憶體段。
  10. 如請求項2之方法，其中該產生該多個參考參數包含產生該多個參考參數的第一子集，該多個參考參數的該第一子集包括該多個該參考參數中的兩者或更多者，並且將固定偏移修整添加至該多個參考參數的該第一子集以產生該多個該參考參數的第二子集。
  11. 一種記憶體裝置，其包含： 第一多個記憶體單元； 第二多個記憶體單元， 該第一及第二多個記憶體單元中之每一者可在兩個狀態之間切換並且具有與該單元相關聯的參數，該參數具有相應地對應於該兩個狀態的兩個值；參考參數產生器，其經組態以將第一參考參數供應至該多個第一記憶體單元並且將第二參考參數供應至該第二多個記憶體單元，該第一及第二參考參數具有不同值；及 比較器，其經組態以比較與該多個第一記憶體單元中之每一者相關聯的該參數與該第一參考參數，並且比較與該第二多個記憶體單元中之每一者相關聯的該參數與該第二參考參數。
  12. 如請求項11之記憶體裝置，其中該多個第一記憶體單元形成磁記憶體晶片中的第一虛擬段，且該第二多個記憶體單元形成磁記憶體晶片中的第二虛擬段。
  13. 如請求項11之記憶體裝置，其中該多個第一記憶體單元位於第一磁記憶體晶片中，且該第二多個記憶體單元位於第二磁記憶體晶片中。
  14. 如請求項11之記憶體裝置，其中該參考參數產生器包含： 第一參考參數產生器，其經組態以產生第一參考參數；及 修整電路，其經調適以調整該第一參考參數以獲得該第一及第二參考參數。
  15. 如請求項11之記憶體裝置，其另外包含： 第三多個記憶體單元； 第四多個記憶體單元；及 偏移電路，其經組態以將第三參考參數提供至該第三多個記憶體單元，並且將第四參考參數提供至該第四多個記憶體單元，該第三參考參數之值與該第一參考參數之值不同一偏移量，該第四參考參數之值與該第二參考參數之值不同該偏移量。
  16. 一種磁阻隨機存取記憶體MRAM裝置，其包含： 第一多個MRAM單元； 第二多個MRAM單元， 該等MRAM單元中之每一者具有高電阻狀態及低電阻狀態； 電壓供應線，其經調適以將電壓施加至該等MRAM單元中之每一者以使得電流流過該等MRAM單元； 參考電流產生器，其經組態以提供第一參考電流及第二參考電流，該第一及第二參考電流具有不同量值；及 比較器，其經組態以比較流過該多個第一MRAM單元中之每一者的該電流與該第一參考電流，並且比較流過該第二多個MRAM單元中之每一者的該電流與該第二參考電流，並且輸出指示該等MRAM單元的該電阻狀態之信號。
  17. 如請求項16之MRAM裝置，其中該第一及第二多個MRAM單元是MRAM晶片中的MRAM陣列之部分。
  18. 如請求項16之MRAM裝置，其中該多個第一MRAM單元形成於第一MRAM晶片中，且該第二多個MRAM單元形成於第二MRAM晶片中。
  19. 如請求項16之MRAM裝置，其中該參考電流產生器包含電流產生器及電流修整電路，該電流修整電路經組態以調整該電流產生器產生的該電流以獲得該第一參考電流及第二參考電流。
  20. 如請求項19之MRAM裝置，其另外包含偏移電路，該偏移電路經組態以提供與該第一參考電流及第二參考電流兩者偏移相同量的參考電流， 該MRAM裝置另外包含第三多個MRAM單元及第四多個MRAM單元，該等MRAM單元中之每一者具有高電阻狀態及低電阻狀態， 該電壓供應線另外適於將該電壓應用於該第三及第四多個MRAM單元中的該等MRAM單元中之每一者以使得電流流過該等MRAM單元， 該比較器被進一步組態成將流過該第三多個MRAM單元中之每一者的該電流與該第三參考電流進行比較，並且將流過該第四多個MRAM單元中之每一者的該電流與該第四參考電流進行比較，並且輸出指示該等MRAM單元的該電阻狀態之信號。
TW108130281A 2018-08-24 2019-08-23 針對記憶體陣列的分段式參考調整 TWI732274B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862722464P 2018-08-24 2018-08-24
US62/722,464 2018-08-24
US16/544,309 2019-08-19
US16/544,309 US11250908B2 (en) 2018-08-24 2019-08-19 Segmented reference trimming for memory arrays

Publications (2)

Publication Number Publication Date
TW202032550A true TW202032550A (zh) 2020-09-01
TWI732274B TWI732274B (zh) 2021-07-01

Family

ID=69586457

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108130281A TWI732274B (zh) 2018-08-24 2019-08-23 針對記憶體陣列的分段式參考調整

Country Status (3)

Country Link
US (1) US11250908B2 (zh)
CN (1) CN110858497B (zh)
TW (1) TWI732274B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789856B (zh) * 2021-07-30 2023-01-11 旺宏電子股份有限公司 記憶體以及其感測放大裝置
US11605406B2 (en) 2021-07-30 2023-03-14 Macronix International Co., Ltd. Memory and sense amplifying device thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749372B2 (en) * 2020-12-18 2023-09-05 Ememory Technology Inc. Memory device having reference memory array structure resembling data memory array structure, and methods of operating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200926167A (en) * 2007-12-04 2009-06-16 Ind Tech Res Inst Memory accessing circuit and method
US8493776B1 (en) * 2012-02-02 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM with current-based self-referenced read operations
US8687412B2 (en) * 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
US8917536B2 (en) 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US8923040B2 (en) * 2013-01-30 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Accommodating balance of bit line and source line resistances in magnetoresistive random access memory
US9165629B2 (en) * 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
US9747965B2 (en) 2015-12-28 2017-08-29 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI789856B (zh) * 2021-07-30 2023-01-11 旺宏電子股份有限公司 記憶體以及其感測放大裝置
US11605406B2 (en) 2021-07-30 2023-03-14 Macronix International Co., Ltd. Memory and sense amplifying device thereof

Also Published As

Publication number Publication date
CN110858497A (zh) 2020-03-03
CN110858497B (zh) 2022-06-14
US11250908B2 (en) 2022-02-15
TWI732274B (zh) 2021-07-01
US20200066335A1 (en) 2020-02-27

Similar Documents

Publication Publication Date Title
KR101577865B1 (ko) Mram 감지 기준 트리밍을 위한 방법 및 장치
CN110619901B (zh) 存储器件、生成参考电流的参考电路和方法
KR101452040B1 (ko) Ｍｒａｍ 저항 상태의 결정에서의 기준 저항의 조정
TWI732274B (zh) 針對記憶體陣列的分段式參考調整
US7453719B2 (en) Magnetic random access memory with improved data reading method
US6445612B1 (en) MRAM with midpoint generator reference and method for readout
US20060092689A1 (en) Reference current source for current sense amplifier and programmable resistor configured with magnetic tunnel junction cells
KR101517675B1 (ko) 자기저항 랜덤 액세스 메모리에서 비트 라인 및 소스 라인 저항들의 밸런스 조절
EP1377983B1 (en) Reference for mram cell
US7042757B2 (en) 1R1D MRAM block architecture
US8917536B2 (en) Adaptive reference scheme for magnetic memory applications
CN108257633B (zh) 一种mram芯片及其存储单元的读取方法
EP2332049A1 (en) Cross-point magnetoresistive memory
US11854591B2 (en) Magnetic memory read circuit and calibration method therefor
US10868234B2 (en) Storage device having magnetic tunnel junction cells of different sizes, and method of forming storage device
US9659624B1 (en) Method for sense reference generation for MTJ based memories
TW202240578A (zh) 用於ｓｔｔ－ｍｒａｍ之中點感測參考產生
US6980455B2 (en) Remote sensed pre-amplifier for cross-point arrays
TWI776378B (zh) 用於rram單元的混合式自跟蹤參考電路
TWI698866B (zh) 寫入磁性隨機存取記憶體的方法