TW202020557A - 製造半導體元件的方法 - Google Patents

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Abstract

在一種製造半導體元件的方法中，製備初始連接圖案；製備用於切割初始連接圖案的初始切割圖案；至少從初始連接圖案識別非功能性連接圖案；從初始切割圖案和非功能性連接圖案來製備最終切割圖案；從最終切割圖案製備光掩模；藉由使用該光掩模的光微影操作在靶層上方形成光阻劑圖案；藉由使用光阻劑圖案來圖案化該靶層以在該靶層中形成開口；以及藉由用導電材料填充開口來形成連接層。

Description

製造半導體元件的方法
本揭示的實施例係關於製造半導體元件的方法。
隨著具有復雜佈局結構的半導體元件的尺寸縮小，已經開發了將一源極/汲極區連接到另一源極/汲極區的局部互連。局部互連或擴散觸點是導電層，導電層設置在第一金屬佈線層下方的源極/汲極區(例如，源極/汲極磊晶層)上，並且連接具有相對較短距離的元件以使與第一金屬佈線電連接的源極/汲極區的高度得到增益。在設計標準單元時，局部互連增強了設計靈活性並且使標準單元的大小最小化。已經要求提供用於局部互連的結構和製造製程，以實現更多的設計靈活性和更高的可靠性。
本揭示的實施例提供一種製造半導體元件的方法。方法包括製備初始連接圖案；製備用於切割初始連接圖案的初始切割圖案；至少從初始連接圖案識別非功能性連接 圖案；從初始切割圖案和非功能性連接圖案製備最終切割圖案；從最終切割圖案製備一光掩模；藉由使用光掩模的一光微影操作在一靶層上方形成一光阻劑圖案；藉由使用光阻劑圖案來圖案化靶層以在靶層中形成開口；以及藉由用一導電材料填充開口來形成連接層。
10‧‧‧基板
20‧‧‧鰭結構
25‧‧‧源極/汲極凹陷
30‧‧‧隔離絕緣層
40‧‧‧虛擬閘極結構
48‧‧‧側壁間隔物
50‧‧‧源極/汲極磊晶層
60‧‧‧蝕刻終止層
70‧‧‧第一層間介電質(ILD)層
75‧‧‧第二ILD層
82‧‧‧閘極介電層
84‧‧‧金屬閘電極
85‧‧‧絕緣插塞
87‧‧‧掩模圖案
89‧‧‧開口
90‧‧‧局部互連
100‧‧‧第三ILD層
110‧‧‧第一通孔塞
120‧‧‧第一金屬佈線
210‧‧‧鰭結構/主動區圖案
220‧‧‧局部互連圖案/局部互連
230‧‧‧通孔塞圖案
240‧‧‧切割圖案
245‧‧‧非功能性圖案
250‧‧‧切割圖案
252‧‧‧孔(開口)圖案
S101‧‧‧步驟
S102‧‧‧步驟
S103‧‧‧步驟
S104‧‧‧步驟
S105‧‧‧步驟
S106‧‧‧步驟
S107‧‧‧步驟
X1-X1‧‧‧線
Y1-Y1‧‧‧線
Y2-Y2‧‧‧線
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的實施例。需要強調的是，根據行業中的標準實踐，各種特徵未按比例繪製，並且僅用於說明目的。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1A圖、第1B圖和第1C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第2A圖、第2B圖和第2C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第3A圖、第3B圖和第3C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第4A圖、第4B圖和第4C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第5A圖、第5B圖和第5C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第6A圖、第6B圖和第6C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第7A圖、第7B圖和第7C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第8A圖、第8B圖和第8C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第9A圖、第9B圖和第9C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第10A圖、第10B圖和第10C圖分別圖示了平面圖(俯視圖)、沿X方向的橫截面圖和沿Y方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第10D圖圖示了沿X方向的橫截面圖，說明了根據本揭示的一個實施例的順序半導體元件製造製程的各階段中的一個階段。
第11A圖、第11B圖和第11C圖圖示了局部互連圖案的佈局。
第12A圖、第12B圖和第12C圖圖示了局部互連圖案的佈局。
第13圖圖示了根據本揭示的一個實施例的順序半導體元件製造製程的流程。
應當理解，以下揭露內容提供了用於實施本揭示的不同特徵的許多不同實施例或實例。以下描述了部件和佈置的特定實施例或實例以簡化本揭露的實施例內容。當然，上述僅僅是實例，而並且旨在為限制性的。例如，元件的尺寸不限於所揭示的範圍或值，而是可取決於裝置的處理條件和/或所需特性。此外，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以形成插置第一特徵與第二特徵的額外特徵，使得第一特徵和第二特徵可以不直 接接觸的實施例。為了簡單和清楚起見，可以以不同比例任意繪示各種特徵。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語意欲包括使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。另外，術語「由...製成」可以表示「包含」或「由......組成」。此外，在以下製造製程中，在所描述的操作之間可以有一個或多個額外操作，並且可以改變操作的順序。在本揭示的實施例中，除非另有說明，否則用語「A、B和C中的一者」表示「A，B和/或C」(A、B、C、A和B、A和C、B和C，或A、B和C)，並不意味著來自A的一個要素，來自B的一個要素和來自C的一個要素。與一個實施例中描述的材料、配置、尺寸、處理和/或操作相同或類似的材料、配置、尺寸、處理和/或操作可以在其他實施例中採用，並且可以省略詳細說明。
半導體元件包括電晶體，電晶體具有設置在溝道區和源極區及汲極區(源極/汲極區)上方的閘極，以及形成在一個或多個層間介電層中的一個或多個導電佈線層。在一些實施例中，溝道區是從隔離絕緣層突出的鰭結構的一部分。局部互連(也可稱為擴散觸點)是連接第一(最低)金屬佈線層下方的兩個或更多個源極/汲極區域(例 如，源極/汲極磊晶層)的導電(例如，金屬)層。局部互連設置在與閘電極層相同的水平面上。局部互連亦用於延長要電連接到第一金屬佈線的源極/汲極區的高度。在此類情況下，局部互連不一定連接兩個或更多個源極/汲極區，並且設置在一個源極/汲極區上。通孔亦設置在局部互連上。如上所述，局部互連位於閘電極附近，因此兩個導電元件之間的耦合效應可能影響元件效能(例如，速度)。
在一些實施例中，在相鄰的閘電極之間形成複數個線形導電層，並且執行切割操作以藉由移除線形導電層的部分來將線形導電層切割成多個局部互連。在其他實施例中，在相鄰的閘電極之間形成與局部互連對應的複數個凹槽，並且凹槽填充有導電材料。
在一些情況下，存在一些非功能性局部互連，稱為虛擬局部互連，虛擬局部互連存在於可能導致淨電容增大並使元件效能降級的電路中。移除虛擬局部互連可能需要額外的圖案化操作，此增加了製造成本。
在本揭示的實施例中，描述了用於形成局部互連的新穎製造操作。
第1A圖至第10D圖圖示了說明根據本揭示的一個實施例的半導體元件的順序製造製程的各種視圖。在圖中，為了簡化，省略了一些層/特徵。應當理解，對於方法的其他實施例，可以在圖所示的過程之前、期間和之後提供額外的操作，並且下面描述的一些操作可以被替換或者消除。操作/過程的順序可以是可互換的。
第1A圖至第1C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第1A圖圖示了平面圖(俯視圖)，第1B圖圖示了沿第1A圖中的線X1-X1的橫截面視圖，第1C圖圖示了沿第1A圖中的線Y1-Y1的橫截面視圖。
如第1A圖和第1B圖所示，作為主動區的鰭結構20設置在基板10上，並且由隔離絕緣層(淺溝槽隔離(STI))30分隔。在一些實施例中，鰭結構20包括用於n型鰭式場效應電晶體電晶體(Fin FET)的一個或多個鰭結構和用於p型Fin FET的一個或多個鰭結構。基板10是例如雜質濃度在約1×1015cm-3至約1×1018cm-3的範圍內的p型矽基板。在其他實施例中，基板是雜質濃度在約1×1015cm-3至約1×1018cm-3的範圍內的n型矽基板。或者，基板可以包含另一種元素半導體，諸如鍺；化合物半導體，化合物半導體包括IV-IV族化合物半導體(諸如SiC和SiGe)、III-V族化合物半導體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。在一個實施例中，基板是SOI(絕緣體上矽)基板的矽層。
在一些實施例中，藉由任何合適的方法來圖案化鰭結構20。例如，可以使用一種或多種光刻製程來圖案化鰭結構20，一種或多種光刻製程包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程組合光刻和自對準製程，從而允許創建具有例如比使用單個直接光刻 製程可獲得的節距更小的節距的圖案。例如，在一個實施例中，在基板上形成犧牲層，並使用光刻製程進行圖案化。使用自對準製程在經圖案化的犧牲層旁邊形成間隔物。隨後移除犧牲層，並且隨後可以使用剩餘的間隔物或心軸來圖案化鰭結構。
隔離絕緣層30包括藉由低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、電漿化學氣相沉積或可流動化學氣相沉積(flowable CVD)形成的一層或多層絕緣材料，諸如氧化矽、氧氮化矽或氮化矽。在可流動化學氣相沉積中，沉積可流動的介電材料以代替氧化矽。可流動的介電材料，顧名思義，可以在沉積期間「流動」以填充具有高深寬比的間隙或空間。通常，將各種化學物質加入到含矽前驅物中以使沉積的膜流動。在一些實施例中，添加氮化氫鍵。可流動的介電質前驅物(特別是可流動的氧化矽前驅物)的實例包括矽酸鹽、矽氧烷、甲基矽倍半氧烷(methyl silsesquioxane,MSQ)、氫矽倍半氧烷(hydrogen silsesquioxane,HSQ)、MSQ和HSQ的混合物、全氫矽氮烷(perhydrosilazane,TCPS)、全氫聚矽氮烷(perhydro-polysilazane,PSZ)、四乙基正矽酸鹽(tetraethyl orthosilicate,TEOS)，或甲矽烷基胺，諸如三甲矽烷基胺(trisilylamine,TSA)。可流動的氧化矽材料在多重操作過程中形成。在沉積可流動膜之後，將可流動膜固化且隨後退火以移除不需要的元素來形成氧化矽。可流動膜可以摻雜硼和/或磷。在一些實施例中，隔離 絕緣層30可以由一層或多層旋塗式玻璃(SOG)、SiO、SiON、SiOCN和/或氟化物摻雜的矽酸鹽玻璃(FSG)形成。在鰭結構20上形成厚的隔離絕緣層之後，執行平坦化操作以移除隔離絕緣層的部分。平坦化操作可以包括化學機械拋光(CMP)和/或回蝕製程。隨後，進一步移除隔離絕緣層，使得鰭結構20的上部(上部將成為溝道層)暴露，如第1C圖所示。在某些實施例中，可以使用濕法蝕刻製程，例如藉由將基板浸入氫氟酸(HF)中來部分移除隔離絕緣層30。在另一實施例中，可以使用乾法蝕刻製程來部分移除隔離絕緣層30。例如，可以使用CHF3或BF3作為蝕刻氣體的乾法蝕刻製程。在形成隔離絕緣層30之後，可以執行熱處理(例如，退火處理)以改善隔離絕緣層30的質量。在某些實施例中，藉由在惰性氣體環境(諸如N2、Ar或He環境)中在約900℃至約1050℃範圍的溫度下使用快速熱退火(rapid thermal annealing,RTA)約1.5秒至約10秒來執行熱處理。
隨後，在鰭片結構20的一部分上形成虛擬閘極結構40，如第1A圖至第1C圖所示。在隔離絕緣層30和暴露的鰭結構20上形成介電層和多晶矽層，隨後執行圖案化操作以獲得虛擬閘極結構，其中虛擬閘極結構包括虛擬閘極介電層及由多晶矽製成的虛擬閘電極層。在一些實施例中，藉由使用包括氮化矽層和氧化物層的硬掩模來執行多晶矽層的圖案化。虛擬閘極介電層可以是藉由CVD、PVD、ALD、電子束蒸發或其他合適的製程形成的氧化矽。在一些實施例 中，虛擬閘極介電層包括一層或多層氧化矽、氮化矽、氧氮化矽或高k介電質。在一些實施例中，虛擬閘極介電層的厚度在約1nm至約5nm的範圍內。在一些實施例中，虛擬閘電極層是具有均勻或不均勻摻雜的經摻雜的多晶矽。在本實施例中，虛擬閘電極層的寬度在約30nm至約60nm的範圍內。在一些實施例中，虛擬閘電極層的厚度在約30nm至約50nm的範圍內。另外，可以在虛擬閘極結構40的兩側附近設置一個或多個虛擬閘極結構，以提高圖案化製程中的圖案保真度。虛擬閘極結構40的寬度在一些實施例中在約5nm至約40nm的範圍內，並且在一些實施例中在約7nm至約15nm的範圍內。
此外，如第1A圖至第1C圖所示，在虛擬閘極結構40的相對側面上形成側壁間隔物48。在虛擬閘極結構40上形成用於側壁間隔物48的絕緣材料層。絕緣材料層以共形方式沉積，使得其在虛擬閘極結構40的豎直表面(諸如側壁)、水平表面和頂部上具有基本上相等的厚度。在一些實施例中，絕緣材料層的厚度在約5nm至約20nm的範圍內。絕緣材料層包含SiN、SiON和SiCN中的一種或多種或任何其他合適的介電材料。絕緣材料層可以藉由ALD或CVD或任何其他合適的方法形成。接下來，藉由各向異性蝕刻移除絕緣材料層的底部部分，從而形成側壁間隔物48。在一些實施例中，側壁間隔物48包括兩層至四層不同的絕緣材料。在一些實施例中，虛擬閘極介電層的一部分設置在側壁間隔物48與隔離絕緣層30之間。在其他實施例 中，虛擬閘極介電層不具有設置在側壁間隔物48與隔離絕緣層30之間的部分。
在第1A圖至第1C圖中，圖示了四個鰭結構20和四個虛擬閘極結構。然而，鰭結構20和虛擬閘極結構的數量分別不限於四個。
第2A圖至第2C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第2A圖圖示了平面圖(俯視圖)，第2B圖圖示了沿第2A圖中的線X1-X1的橫截面視圖，第2C圖圖示了沿第2A圖中的線Y2-Y2的橫截面視圖。
隨後，在一些實施例中，將未被虛擬閘極結構40覆蓋的鰭結構20的源極/汲極區往下蝕刻(凹陷)以形成源極/汲極凹陷25。在其他實施例中，不形成凹槽，並且在鰭結構上形成磊晶層。
第3A圖至第3C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第3A圖圖示了平面圖(俯視圖)，第3B圖圖示了沿第3A圖中的線X1-X1的橫截面視圖，第3C圖圖示了沿第3A圖中的線Y2-Y2的橫截面視圖。在第3A圖中，省略了隔離絕緣層30(透明)。
在形成源極/汲極凹槽25之後，在源極/汲極凹槽25中和上方形成一個或多個源極/汲極磊晶層50。在一些實施例中，形成具有不同組成的兩個或更多個磊晶層作為源極/汲極磊晶層50。在一些實施例中，源極/汲極磊 晶層50包含用於n型FinFET的SiP或SiCP，以及用於p型FinFET的以B摻雜的SiGe。在至少一個實施例中，源極/汲極磊晶層50是藉由LPCVD製程、分子束磊晶、原子層沉積或任何其他合適的方法而磊晶生長的。在約400至850℃的溫度和約1Torr至200Torr的壓力下，使用矽源氣體(諸如SiH4、Si2H6，或Si3H8)；鍺源氣體(諸如GeH4或G2H6)；碳源氣體(諸如CH4或SiH3CH3)和磷源氣體(諸如PH3)來執行LPCVD製程。在一些實施例中，在源極/汲極磊晶層50上方進一步形成矽化物層。
第4A圖至第4C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第4A圖圖示了平面圖(俯視圖)，第4B圖圖示了沿第4A圖中的線X1-X1的橫截面視圖，第4C圖圖示了沿第4A圖中的線Y2-Y2的橫截面視圖。在第4A圖中，省略了犧牲閘極結構和源極/汲極磊晶層上的一些層(透明)。
隨後，如第4A圖至第4C圖所示，在源極/汲極磊晶層50和虛擬閘極結構40上形成蝕刻終止層60，隨後在蝕刻終止層60上形成第一層間介電質(ILD)層70。在一些實施例中，蝕刻終止層60由基於氮化矽的材料(例如氮化矽或SiON)製成。用於第一ILD層70的材料包括包含Si、O、C和/或H的化合物，諸如氧化矽、SiCOH和SiOC。諸如聚合物的有機材料可用於第一ILD層70。
第5A圖至第5C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階 段。第5A圖圖示了平面圖(俯視圖)，第5B圖圖示了沿第5A圖中的線X1-X1的橫截面視圖，第5C圖圖示了沿第5A圖中的線Y2-Y2的橫截面視圖。在第5A圖中，省略了犧牲閘極結構和源極/汲極磊晶層上的一些層(透明)。
在形成第一ILD層70之後，執行諸如CMP等平坦化操作，以暴露虛擬閘極結構40的頂部部分。隨後，移除包括虛擬閘電極層和虛擬閘極介電層的虛擬閘極結構40，從而形成閘極空間。可以使用電漿乾法蝕刻和/或濕法蝕刻來移除虛擬閘極結構。當虛擬閘極電極層是多晶矽並且第一ILD層70是氧化矽時，可以使用諸如TMAH溶液等濕法蝕刻劑來選擇性地移除虛擬閘電極層。此後使用電漿乾法蝕刻和/或濕法蝕刻來移除虛擬閘極介電層。
在閘極空間中，形成金屬閘極結構。金屬閘極結構包括閘極介電層82和金屬閘電極84，如第5B圖所示。在一些實施例中，在鰭結構20上形成界面層，並在界面層上形成閘極介電層82。在一些實施例中，藉由化學氧化形成界面層。在一些實施例中，界面層包含氧化矽、氮化矽和混合的矽-鍺氧化物中的一種。在一些實施例中，界面層的厚度在約0.2nm至約6nm的範圍內。在一些實施例中，閘極介電層82包括一層或多層介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料，和/或其組合。高介電常數介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、La2O3、 HfO2-La2O3、Y2O3或其他合適的高介電常數介電材料，和/或其組合。閘極介電層82可以藉由CVD、ALD或任何合適的方法形成。在一個實施例中，使用諸如ALD等高度共形沉積製程來形成閘極介電層82，以確保在每個溝道層周圍形成具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層82的厚度在約1nm至約100nm的範圍內。
金屬閘電極84包括設置在閘極介電層82上的一個或多個導電層。在一些實施例中，金屬閘電極層包括一個或多個功函數調節層。在一些實施例中，功函數調節層由導電材料製成，諸如單層的TiN、WN、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC，或上述材料中的兩種或以上的多層。在一些實施例中，對於n溝道FET而言，將含鋁層(諸如TiAl、TiAlC、TaAl和/或TaAlC)用作n型WFM層，而對於p溝道FET而言，將TaN、TiN、WN、TiC和/或Co中的一種或多種用作p型WFM層。金屬閘電極層包括形成在功函數調節層上的一個或多個體閘電極層(body gate electrode layer)。在一些實施例中，體閘電極層包括一層或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料，和/或其組合。
第6A圖至第6C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第6A圖圖示了平面圖(俯視圖)，第6B圖圖示了沿第 6A圖中的線X1-X1的橫截面視圖，第6C圖圖示了沿第6A圖中的線Y1-Y1的橫截面視圖。在第6A圖中，省略了犧牲閘極結構和源極/汲極磊晶層上的一些層(透明)。
在一些實施例中，在形成金屬閘極結構之後，藉由一個或多個光微影和蝕刻操作將金屬閘極結構切割成多個隔離結構。藉由CVD、ALD或其他合適的膜形成方法和平坦化操作形成的絕緣插塞85來隔離相鄰的切割金屬閘極結構。在一些實施例中，絕緣插塞85由基於氮化矽的材料(例如氮化矽或SiON)製成。在其他實施例中，在虛擬閘極結構40上執行閘極切割操作。
第7A圖至第7C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第7A圖圖示了平面圖(俯視圖)，第7B圖圖示了沿第7A圖中的線X1-X1的橫截面視圖，第7C圖圖示了沿第7A圖中的線Y2-Y2的橫截面視圖。在第7A圖中，省略了犧牲閘極結構和源極/汲極磊晶層上的一些層(透明)。
在金屬閘極結構和第一ILD層上形成第二ILD層75，並且在第二ILD層75上形成掩模圖案87。在第7A圖中，出於解釋目的而省略了第一ILD層和第二ILD層。用於第二ILD層75的材料與第一ILD層70相同或不同，並且包括包含Si、O、C和/或H的化合物，諸如氧化矽、SiCOH和SiOC。諸如聚合物的有機材料可以用於第二ILD層75。
在一些實施例中，由光阻劑層形成掩模圖案87。藉由使用光掩模PM(photo mask,PM)形成光阻劑圖 案，光掩模PM是透射型掩模或反射型掩模。在其他實施例中，將由絕緣材料或金屬材料製成的硬掩模層用作掩模圖案87。掩模圖案87的開口部分定義局部互連。
第8A圖至第8C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第8A圖圖示了平面圖(俯視圖)，第8B圖圖示了沿第8A圖中的線X1-X1的橫截面視圖，第8C圖圖示了沿第8A圖中的線Y2-Y2的橫截面視圖。在第8A圖中，省略了犧牲閘極結構和源極/汲極磊晶層上的一些層(透明)。
藉由使用一個或多個蝕刻操作(諸如電漿乾法蝕刻)來蝕刻第二ILD層75、第一ILD層70和蝕刻終止層60。藉由圖案化ILD層和蝕刻終止層，使源極/汲極磊晶層50的至少一部分的表面暴露在開口89(例如，凹槽)中。在一些實施例中，蝕刻操作以自對準方式執行，使得金屬閘極結構基本上不被蝕刻。在一些實施例中，金屬閘極結構包括形成在體金屬閘電極層上的絕緣帽層(insulating cap layer)。在一些實施例中，側壁間隔物48和絕緣帽層由基於氮化矽的材料(例如，氮化矽)製成，而ILD層由基於氧化矽的材料(例如，氧化矽)製成。因此，在ILD層的氧化物蝕刻期間，金屬閘極結構和側壁間隔物48基本上不被蝕刻。
第9A圖至第9C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第9A圖圖示了平面圖(俯視圖)，第9B圖圖示了沿第 9A圖中的線X1-X1的橫截面視圖，第9C圖圖示了沿第9A圖中的線Y2-Y2的橫截面視圖。
在開口89中，填充導電材料以形成局部互連90。在開口89中形成一層或多層金屬材料，諸如鎢、鈦、鈷、鉬和鎳、或其矽化物、其合金或其他合適的材料，並執行平坦化操作，諸如CMP。
第10A圖至第10C圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第10A圖圖示了平面圖(俯視圖)，第10B圖圖示了沿第10A圖中的線X1-X1的橫截面視圖，第10C圖圖示了沿第10A圖中的線Y2-Y2的橫截面視圖。
在一些實施例中，導電層進一步經受平坦化操作以部分或完全移除第二ILD層75，從而形成局部互連90，如第10A圖至第10C圖所示。
第10D圖圖示了根據本揭示的一個實施例的半導體元件的順序製造製程的各階段中的一個階段。第10D圖圖示了對應於第10A圖的線X1-X1的橫截面圖。
在形成局部互連90之後，在第10A圖至第10C圖的結構上形成第三ILD層100。隨後，執行圖案化操作以形成通孔，並且用一種或多種導電材料填充通孔以形成第一通孔塞110。在第一通孔塞110上進一步形成第一金屬佈線120，從而形成第一金屬佈線層。第一金屬佈線120和第一通孔塞110可以藉由雙鑲嵌方法形成。第一通孔塞110中的至少一個第一通孔塞連接到局部互連90，並且第一通孔塞 110中的至少一個第一通孔塞連接到金屬閘電極。此外，在第一金屬佈線層上方形成一個或多個金屬佈線層(ILD層、通孔塞和金屬佈線)。
第11A圖至第11C圖和第12A圖至第12C圖圖示了根據本揭示的一個實施例的用於形成局部互連的圖案佈局(佈局設計)。
第11A圖至第11C圖圖示了用於形成局部互連的佈局圖案的一個實施例。如上所述，局部互連90形成在相鄰的閘極結構之間。當設計局部互連的佈局圖案時，首先佈置複數個線圖案220作為初始局部互連圖案，如第11A圖所示。第11A圖亦圖示了設置在局部互連圖案220下方的鰭結構210(主動區圖案)和設置在局部互連220上方的通孔塞230。局部互連圖案220和主動區圖案210的交叉點對應於源極/汲極區。儘管未圖示，但是閘極圖案佈置在局部互連圖案220之間。
隨後，如第11B圖所示，設置切割圖案240以用於切割局部互連圖案220。切割圖案240對應於掩模圖案87，如第7A圖和第8A圖所示。在如第7A圖至第10C圖解釋的操作之後，獲得局部互連圖案，如第11C圖所示。第11C圖中所示的局部互連圖案包括：連接兩個(或更多個)主動區210的圖案、上面定位有通孔塞圖案230的圖案(主動局部互連)，以及除主動局部互連之外的非功能性圖案。非功能性圖案可能導致電容增大和元件效能降級。非功能性局部互連圖案是僅設置在一個源極/汲極區上並且不連接到上 層(例如，通孔塞)，且因此不具有作為電路的一部分的電性功能的圖案。在一些實施例中，非功能性局部互連圖案是電浮動的。在一些實施例中，設置在兩個或更多個源極/汲極區上但不具有電性功能的圖案是非功能性圖案的一部分。在一些實施例中，執行額外的圖案化操作(光微影和蝕刻操作)以移除非功能性局部互連圖案。
第12A圖至第12C圖和第13圖圖示了根據本揭示的一個實施例的用於形成局部互連的佈局圖案的實施例。
在第13圖的S101處，生成用於主動區的圖案210、用於切割之前的局部互連的圖案220(初始局部互連圖案)和用於通孔塞的圖案230，如第12A圖所示。在一些實施例中，初始局部互連圖案220在Y方向上延伸並且佈置在X方向上。
在第13圖的S102處，生成用於切割初始局部互連圖案的初始切割圖案240，如第12B圖所示。可以藉由對圖案210、圖案220、圖案230和任何其他電路圖案的一個或多個布爾運算(Boolean operation)來生成切割圖案240，以將初始局部互連分離成主動局部互連。在一些實施例中，根據切割後的局部互連的電位(電壓)來生成初始切割圖案240(電路設計)。在一些實施例中，初始切割圖案240沿X方向的最小寬度大於初始局部互連圖案220的寬度。
在第13圖的S103處，藉由對圖案210、圖案220、圖案230、圖案240和任何其他電路圖案的一個或多個布爾運算來識別局部互連圖案的非功能性圖案245。
在第13圖的S104處，藉由例如邏輯「或」運算來組合識別出的非功能性圖案245和初始切割圖案240，以形成切割圖案250。在一些實施例中，例如，在組合非功能性圖案245和初始切割圖案240之前，調節所識別的非功能性圖案245的沿X方向的寬度。在一些實施例中，將所識別的非功能性圖案245的沿X方向的寬度擴展成初始切割圖案240的沿X方向的最小寬度。在其他實施例中，將所識別的非功能性圖案245的沿X方向的寬度以某一量擴展，使得相鄰的非功能性圖案245變成一個圖案。
在一些實施例中，如第12B圖所示，切割圖案250包括一個或多個孔(開口)圖案252。
在第13圖的S105處，基於切割圖案250，製造用於定義局部互連的位置的光掩模PM(參見第7B圖)。光掩模是用於深紫外(DUV)光微影的透射型光掩模或用於極紫外(EUV)光微影的反射型光掩模。
如第13圖的S106所示，藉由使用光掩模PM，形成如第7A圖至第7C圖所示的掩模圖案87。在一些實施例中，掩模圖案87是經受使用光掩模PM的曝光操作和顯影的光阻劑層。在其他實施例中，掩模圖案87是由經受使用光掩模PM的曝光操作和顯影的光阻劑層圖案化的硬掩模。
如第13圖的S107所示，藉由如關於第8A圖至第10C圖所解釋的操作來形成局部互連90。相應的佈局如第12C圖所示。在第12C圖中，所有局部互連都是有效的並且是功能電路的一部分。換言之，半導體元件不包括不用作功能電路的一部分或者是電浮動的任何局部互連。
在一些實施例中，藉由使用包括一個或多個CPU和一個或多個儲存器(記憶體)的掩模設計系統來執行S101至S104的操作。在一些實施例中，儲存器儲存程式，程式在由CPU執行時使CPU執行S101-S014的操作。
可以應用前述的掩模形成操作，以形成除局部互連之外的導電圖案。
本文描述的各種實施例或實例提供優於先前技術的若干優點。例如，在本揭示的實施例中，由於局部互連不包括任何非功能性圖案，因此可以在不增加處理成本的情況下減小電容並改善元件效能。
應當理解，並非所有優點都必須在本文中論述，所有實施例或實例都不需要特別的優點，並且其他實施例或實例可以提供不同的優點。
根據本揭示的實施例的一個態樣，在一種製造半導體元件的方法中，製備初始連接圖案；製備用於切割初始連接圖案的初始切割圖案；至少從初始連接圖案識別非功能性連接圖案；從初始切割圖案和非功能性連接圖案來製備最終切割圖案；從最終切割圖案製備光掩模；藉由使用該光掩模的光微影操作在靶層上方形成光阻劑圖案；藉由使用光 阻劑圖案來圖案化該靶層以在該靶層中形成開口；以及藉由用導電材料填充開口來形成連接層。在前述和以下實施例中的一個或多個中，藉由組合初始切割圖案和非功能性連接圖案來製備最終切割圖案。在前述和以下實施例中的一個或多個中，在組合中，調節非功能性連接圖案的寬度，隨後將非功能性連接圖案與初始切割圖案組合。在前述和以下實施例中的一個或多個中，將非功能連接圖案的寬度擴展成初始切割圖案的最小寬度。在前述和以下實施例中的一個或多個中，將非功能性連接圖案的寬度以某一量擴展，使得相鄰的非功能性連接圖案變為一個圖案。在前述和以下實施例中的一個或多個中，連接層不包括不用作電路的一部分的任何圖案。在前述和以下實施例中的一個或多個中，連接層不包括任何電浮動的圖案。在前述和以下實施例中的一個或多個中，形成源極/汲極區，並且連接層包括連接圖案，該連接圖案設置在至少兩個源極/汲極區上並連接該至少兩個源極/汲極區。在前述和以下實施例中的一個或多個中，在連接層上形成通孔塞，並且通孔塞中的至少一個通孔塞設置在連接層中的一個連接層上。在前述和以下實施例中的一個或多個中，最終切割圖案包括由切割圖案圍繞的一個或多個開口圖案。
根據本揭示的實施例的另一態樣，在製造半導體元件的方法中，在基板上方形成鰭結構，使得鰭結構的上部部分從設置在基板上方的隔離絕緣層暴露。在鰭結構的源極/汲極區上方形成源極/汲極磊晶層。在鰭結構的上部部 分上方形成閘極結構。在源極/汲極磊晶層和閘極結構上方形成一個或多個層間介電質(ILD)層。藉由使用光掩模的光微影操作來形成掩模圖案。圖案化一個或多個ILD層以形成開口，在開口中分別暴露源極/汲極磊晶層的部分。藉由用導電材料填充開口來形成連接層。藉由以下操作形成光掩模。製備初始連接圖案；製備用於切割初始連接圖案的初始切割圖案；至少基於初始連接圖案來識別非功能性連接圖案；從初始切割圖案和非功能性連接圖案來製備最終切割圖案；以及從最終切割圖案來製備光掩模。在前述和以下實施例中的一個或多個中，導電材料包括選自由以下所組成的群組的一種或多種：鎢、鈦、鈷、鉬和鎳，其合金及其矽化物。在前述和以下實施例中的一個或多個中，連接層包括連接圖案，該連接圖案設置在至少兩個源極/汲極磊晶層上並連接該至少兩個源極/汲極磊晶層。在前述和以下實施例中的一個或多個中，形成另外的ILD層，並且在該另外的ILD層中形成添加的通孔塞。通孔塞中的至少一個通孔塞設置在連接層中的一個連接層上。在前述和以下實施例中的一個或多個中，連接層不包括不連接源極/汲極磊晶層或不連接到任何通孔塞的圖案。
根據本揭示的實施例的另一態樣，在製造光掩模的方法中，製備初始連接圖案；製備用於切割初始連接圖案的初始切割圖案；至少基於初始連接圖案來識別非功能性連接圖案；從初始切割圖案和非功能性連接圖案來製備最終切割圖案；以及從最終切割圖案來製備光掩模。在前述和以 下實施例中的一個或多個中，藉由組合初始切割圖案和非功能性連接圖案來製備最終切割圖案。在前述和以下實施例中的一個或多個中，在組合中，調節非功能性連接圖案的寬度，隨後將非功能性連接圖案與初始切割圖案組合。在前述和以下實施例中的一個或多個中，將非功能連接圖案的寬度擴展成初始切割圖案的最小寬度。在前述和以下實施例中的一個或多個中，將非功能性連接圖案的寬度以某一量擴展，使得相鄰的非功能性連接圖案變為一個圖案。
先前概述了若干實施例或實例的特徵，使得本領域技藝人士可以更好地理解本揭露的實施例的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露的實施例作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例或實例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的實施例的精神和範圍，並且在不脫離本揭露的實施例的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
10‧‧‧基板
20‧‧‧鰭結構
48‧‧‧側壁間隔物
50‧‧‧源極/汲極磊晶層
84‧‧‧金屬閘電極
100‧‧‧第三ILD層
110‧‧‧第一通孔塞
120‧‧‧第一金屬佈線

Claims (1)

  1. 一種製造半導體元件的方法，該方法包括：製備複數個初始連接圖案；製備用於切割該些初始連接圖案的複數個初始切割圖案；至少從該些初始連接圖案識別複數個非功能性連接圖案；從該些初始切割圖案和該些非功能性連接圖案製備複數個最終切割圖案；從該些最終切割圖案製備一光掩模；藉由使用該光掩模的一光微影操作在一靶層上方形成一光阻劑圖案；藉由使用該光阻劑圖案來圖案化該靶層以在該靶層中形成複數個開口；以及藉由用一導電材料填充該些開口來形成複數個連接層。
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