TW202013464A - 半導體結構及半導體製造方法 - Google Patents

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Abstract

本發明實施例揭示一種半導體結構。該半導體結構包含：一基板；一主動區域，其包含夾置於兩個源極/汲極區之間之一通道區；一絕緣區，其自一俯視圖圍繞該主動區域；及一介電質層，其放置在該絕緣區與該等源極/汲極區之間之一介面上方且與該介面接觸。本發明實施例亦揭示一種製造半導體結構之方法。

Description

半導體結構及半導體製造方法
本發明實施例係有關半導體結構及半導體製造方法。
淺溝槽隔離(STI)廣泛用於半導體製造中以在一基板上提供主動區域之隔離。然而，STI易受雜訊及洩漏問題之影響。因此，需要緩解上述問題。
本發明的一實施例係關於一種半導體結構，其包括：一基板；一主動區域，其包含一通道區及兩個源極/汲極區，該通道區夾置於該兩個源極/汲極區之間；一絕緣區，其自一俯視圖圍繞該主動區域；及一介電質層，其放置於該絕緣區與該等源極/汲極區之間之一介面上方且覆蓋該介面。
本發明的一實施例係關於一種半導體結構，其包括：一半導體基板；一閘極結構，其在該半導體基板上方，該閘極結構沿一第一方向延伸；一主動區域圖案，其在該半導體基板中，該主動區域圖案沿垂直於該第一方向之一第二方向延伸，其中該主動區域圖案包含沿該第二方向之一第一邊緣及一第二邊緣；一絕緣區，其圍繞該主動區域圖案；一第一介電質帶，其在該半導體基板上方，其中該第一介電質帶至少直接覆蓋該主動區域圖案之該第一邊緣與該絕緣區之間之一介面；及一第二介電質帶，其在該半導體基板上方，該第二介電質帶與該第一介電質帶隔開，其中該第二介電質帶至少直接覆蓋該主動區域圖案之該第二邊緣與第二絕緣區之間之一介面。
本發明的一實施例係關於一種製造一半導體結構之方法，其包括：接收一半導體基板；在該半導體基板中形成一絕緣區以在該半導體基板中界定一主動區；跨界定於該半導體基板中之該主動區形成一閘極結構；在該主動區中形成一源極或汲極區，其中該源極或汲極區鄰接該絕緣區；及在該源極或汲極區、該絕緣區及該閘極結構上方形成一光阻保護介電膜，其中該光阻保護介電膜與該源極或汲極區與該絕緣區之間之一介面重疊，且暴露該源極或汲極區之一部分及該閘極結構之一部分。
以下揭露提供用於實施本揭露之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非意欲限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各個實施例及/或組態之間之一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中圖解說明。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述符。
儘管闡述本揭露之廣範疇之數值範圍及參數係近似值，但儘可能精確地報告在具體實例中闡述之數值。然而，任何數值本質上含有必然由各自測試量測中發現之標準偏差所引起之某些誤差。又，如本文中使用，術語「約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」意謂在由一般技術者考量時在平均值之一可接受標準誤差內。除了在操作/工作實例中之外，或除非另外明確指定，否則全部數值範圍、量、值及百分比(諸如針對材料數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其類似者之數值範圍、量、值及百分比)應理解為在全部例項中由術語「約」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。至少，各數值參數應至少依據所報告有效數字之數目且藉由應用普通捨入技術而理解。可在本文中將範圍表達為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中揭示之全部範圍皆包含端點。
在現今積體電路產業中，在一單一晶片上構建數十萬個半導體裝置。晶片上之每個裝置必須電隔離以確保其獨立地操作而不干擾另一裝置。隔離半導體裝置之技術已成為現代金屬氧化物半導體(MOS) (特定言之被全客製化積體電路設計及用於分離不同裝置或不同功能區之雙極性積體電路技術採用之MOS)之一重要態樣。隨著半導體裝置之高度整合，裝置中之不適當電隔離將導致電流洩漏，且電流洩漏可消耗大量電力以及損及功能性。降低功能性之一些實例中包含可暫時地或永久地損壞電路之閂鎖、雜訊容限降級、電壓偏移及串擾。
淺溝槽隔離(STI)係用於具有高度整合之一半導體晶片之一電隔離技術。STI結構可使用包含(舉例而言)用於淺溝槽之埋藏氧化物(BOX)隔離方法之多種方法製成。BOX方法涉及用一化學氣相沉積(CVD)氧化矽(SiO2 )填充溝槽，接著藉由一電漿回蝕刻製程及/或一化學機械拋光(CMP)製程平坦化化學氣相沉積(CVD)氧化矽(SiO2 )以產生一平坦表面。針對BOX製程蝕刻之淺溝槽非等向性地電漿蝕刻至基板(舉例而言，矽)中，且深度通常介於約0.3微米與約1.0微米之間。
矽化物層通常形成在一半導體裝置中之矽結構(諸如多晶矽閘、源極/汲極區及局部互連件)之頂部上以便在形成閘極或源極/汲極接點時減小一接點電阻。在形成矽化物層之製程中，可使用一介電質層來覆蓋矽結構之一些部分且暴露一些預定區域。一金屬層經毯覆式沉積於介電質層及暴露區域上方。接著執行一熱處理以促成一化學反應，其中金屬層與矽結構接觸以形成矽化物層。由於介電質層屏蔽半導體裝置之一部分使之免受金屬層之擾，故在熱處理之進程中由介電質層覆蓋之部分上將不會形成矽化物層。接著剝離金屬層之未反應部分，從而將矽化物層留在所要區域上。
圖1至圖2圖解說明一製程中之一半導體裝置10之剖面圖。一淺溝槽隔離(STI) 101在一半導體基板104上界定一第一區域102及第二區域103。在第一區域102中，一閘極氧化物層105將一閘極電極106與半導體基板104分離。在閘極電極106之側壁上形成間隔件襯層107及間隔件108。源極/汲極區109在半導體基板104中形成為鄰近間隔件108。在第二區域103中，在半導體基板104上形成一被動裝置，諸如一電阻器110及一絕緣體層111。一介電質層112經毯覆式沉積於源極/汲極區109、間隔件108、間隔件襯層107、閘極電極106、STI 101及電阻器110上方。在介電質層112上以覆蓋第二區域103且暴露第一區域102之一方式形成一光阻劑遮罩113。
在半導體裝置10中，僅閘極電極106及源極/汲極區109需要形成矽化物層，使得期望自第一區域102移除介電質層112，同時將介電質層112保持在第二區域103中。相應地，如此界定一光阻劑遮罩113以屏蔽第二區域103且暴露第一區域102。執行使用一HF溶液之一濕式蝕刻步驟以移除介電質層112之暴露部分。接著，剝除光阻劑遮罩113以留下半導體結構10，如圖2中展示。
蝕刻圖2之介電質層112之製程具有損壞STI 101之一問題。由於STI 101由氧化物材料製成，故其等蝕刻速率將非常接近介電質層112。在一100:1 HF溶液中，介電質層112之蝕刻速率係約每分鐘70埃，且STI 101之蝕刻速率係約每分鐘50埃。因此，使用HF溶液來蝕刻介電質層112相對於STI 101可係非選擇性的。往往在濕式蝕刻製程之後形成凹坑115。在一源極或汲極區上形成矽化物層之後，矽化物層亦可形成於凹坑中且因此導致較高接面洩漏。另外，STI 101之邊緣處之缺陷及應力係影響裝置閃爍雜訊特性之重要原因。
圖3A、圖4A、圖5A、圖6A及圖7A係圖解說明根據本揭露之一些實施例之處於各個製造階段之一半導體裝置300之片段佈局視圖的圖式。圖3B、圖4B、圖5B、圖6B及圖7B係圖解說明根據本揭露之一些實施例之處於各個製造階段之半導體裝置300之片段剖面圖的圖式。圖3B、圖4B、圖5B、圖6B及圖7B之各者包含分別沿圖3A、圖4A、圖5A、圖6A及圖7A之各者之半導體裝置300之一線AA’及一線BB’獲取的兩個剖面圖。在圖3B、圖4B、圖5B、圖6B及圖7B之左手側，沿線AA’獲取剖面圖300A。另一方面，沿線BB’獲取圖3B、圖4B、圖5B、圖6B及圖7B之右手側之剖面圖300B。
參考圖3A，半導體裝置300包含一閘極結構304、及一主動區域圖案302。閘極結構304在主動區域圖案302上方連續延伸。特定言之，閘極結構304沿一軸Y在主動區域圖案302上方延伸。如圖3A中展示，主動區域圖案302沿一軸X暴露在閘極結構304之兩側。特定言之，主動區域圖案302包含兩個部分，該兩個部分配置於閘極結構304之相對側，且經組態以形成一電晶體之對應汲極或源極區。主動區域圖案302進一步包含夾置於汲極或源極區之間的一通道區。包括至少閘極結構304及主動區域圖案302之電晶體之實例包含(但不限於)金屬氧化物半導體場效應電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(PFET/NFET)、FinFET、具有凸起源極/汲極之平坦MOS電晶體等。在至少一項實施例中，電晶體係一n通道金屬氧化物半導體(NMOS)電晶體。在至少一項實施例中，電晶體係一p通道金屬氧化物半導體(PMOS)電晶體。
閘極結構304之一例示性材料包含多晶矽。諸如金屬之其他材料在各項實施例之範疇內。主動區域圖案302之例示性材料包含(但不限於)摻雜有多種類型之p摻雜物及/或n摻雜物之半導體材料。在至少一項實施例中，主動區域圖案302包含閘極結構304之兩側之相同類型之摻雜物。
關於圖3B之剖面圖300A，在一半導體基板301之一頂部表面307上方形成閘極結構304。半導體基板301可係諸如一矽晶圓之一半導體晶圓之一部分。替代地，半導體基板301可包含其他半導體材料，諸如鍺。半導體基板301亦可包含一化合物半導體，諸如碳化矽、砷化鎵、砷化銦、磷化銦、Ⅲ-Ⅴ族化合物半導體材料或類似者。半導體基板301可係一塊體半導體基板，且可或可不在塊體基板上形成一磊晶層。此外，半導體基板301可係一絕緣體上半導體(SOI)基板。
在一些實施例中，閘極結構304可包含一閘極介電質32及上覆於閘極介電質32之一閘極電極34。在一些例示性實施例中，閘極介電質32可包含二氧化矽。替代地，閘極介電質32可包含一高介電係數材料、氮氧化矽、其他適合材料、或其等之組合。高介電係數材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿或其等之組合。可使用化學氣相沉積(CVD)、原子層沉積(ALD)、熱氧化物及類似者來形成閘極介電質32。
閘極電極34可包含多晶矽(多晶矽)。替代地，閘極電極34可包含一金屬或一金屬矽化物，諸如Al、Cu、W、Ni、Mo、Co、Ti、Ta、TiN、TaN、NiSi、NiPtSi、CoSi或其等之組合。閘極電極34之形成方法包含CVD、物理氣相沉積(PVD)、ALD及其他適當製程。閘極介電質32及閘極電極34之形成可包含形成一毯覆介電質層及一毯覆閘極電極層，及接著執行一圖案化以形成閘極介電質32及閘極電極34。
可藉由沉積一(些)介電質層，且接著圖案化介電質層以移除沉積於頂部表面307上之水平部分來形成閘極間隔件43，而留下閘極結構30之側壁上之介電質層之垂直部分以形成閘極間隔件43。主動區域圖案302 (即，汲極或源極區)之形成製程可包含形成一光阻劑(未展示)，及接著執行一佈植以在半導體基板301中形成主動區域圖案302。
關於剖面圖300B，在半導體基板301中形成絕緣區303以界定並電隔離其中形成電晶體之主動區域圖案302。換言之，絕緣區303自一俯視圖圍繞主動區域圖案302。絕緣區303可係淺溝槽隔離(STI)區或局部矽氧化(LOCOS)區。可藉由光微影、溝槽蝕刻及用氧化物層之溝槽填充之步驟形成STI。可藉由沉積一保護性氮化物層且局部氧化未被該保護性氮化物層覆蓋之一半導體基板之部分之步驟形成LOCOS隔離。
參考圖4A，在圖3A之半導體裝置300上方形成一介電質層306以至少與主動區域圖案302、閘極結構304及絕緣區303接觸。介電質層306可包含氧化矽或其他類型之介電材料，包含且不限於碳化矽、氮化矽、氮氧化矽(SiON)、摻氧氮化矽、氮化氧化物、其等之組合及其等之多層。參考圖4B，介電質層306經毯覆式沉積於閘極結構304、主動區域圖案302、絕緣區303上方。在一些實施例中，介電質層306可保形地沉積於閘極結構304上方。在此實施例中，沉積之步驟可係低壓化學氣相沉積(LPCVD)、快速熱化學氣相沉積(RTCVD)、電漿輔助化學氣相沉積(PECVD)或原子層沉積(ALD)。建議溫度低於600攝氏度，且在許多例項中可介於400攝氏度與500攝氏度之間。建議壓力介於0.1托與10托之間。建議介電質層306之厚度為從10埃至1000埃，且在許多例項中可為從200埃至600埃。
參考圖5A，移除介電質層306之一部分以暴露主動區域圖案302、閘極結構304及絕緣區303之一部分。可透過使用現有光微影在介電質層306上形成一光阻劑遮罩且接著蝕刻未被光阻劑遮罩覆蓋之介電質層306，藉此暴露預定區域而執行介電質層306之移除。留下剩餘介電質層306_1及306_2以防止矽化物形成。特定言之，剩餘介電質層306_1留在主動區域圖案302與鄰近絕緣區303之間之主動區域圖案302之一最頂邊緣302_1周圍之區上方。剩餘介電質層306_2留在主動區域圖案302與鄰近絕緣區303之間之主動區域圖案302之一最底邊緣302_2周圍之區上方。在一些實施例中，剩餘介電質層306_1及剩餘介電質層306_2可呈矩形形狀且跨閘極結構304。因此，介電質層306_1及306_2與閘極結構304之一部分重疊。
在一些實施例中，剩餘介電質層306_1以沿軸Y之一重疊寬度d1與毗連最頂邊緣302_1之主動區域圖案302之一部分重疊。剩餘介電質層306_2以沿軸Y之重疊寬度d1與毗連最底邊緣302_2之主動區域圖案302之一部分重疊。在一些實施例中，重疊寬度d1可大於約0.2 μm。在一些實施例中，重疊寬度d1可在從約0.2 μm至約0.25 μm之一範圍中。剩餘介電質層306_1進一步向上延伸超過主動區域圖案302之最頂邊緣302_1以依沿軸Y之一重疊寬度d2與鄰近最頂邊緣302_1之絕緣區303重疊。剩餘介電質層306_2進一步向下延伸超過主動區域圖案302之最底邊緣302_2以依沿軸Y之重疊寬度d2與鄰近最底邊緣302_2之絕緣區303重疊。在一些實施例中，重疊寬度d2可大於約0.2 μm。在一些實施例中，重疊寬度d2可在從約0.2 μm至約0.25 μm之一範圍中。沿未被剩餘介電質層306_1及306_2覆蓋之主動區域圖案302之軸Y之一寬度d3可大於約0.5 μm。
在一些實施例中，剩餘介電質層306_1及306_2之各者之一左端及一右端可分別與主動區域圖案302之一最左邊緣302_3及一最右邊緣302_4對準。然而，此並非本揭露之一限制。在一些實施例中，剩餘介電質層306_1及306_2之各者之左端及/或右端可分別沿軸X延伸超過主動區域圖案302之最左邊緣302_3及/或最右邊緣302_4。在一些實施例中，剩餘介電質層306_1及306_2之各者之左端及/或右端可能不會分別沿軸X延伸至主動區域圖案302之最左邊緣302_3及/或一最右邊緣302_4。
參考圖5B，移除介電質層306之一部分以形成具有寬度d3之至少一開口305。因而，透過開口305暴露主動區域圖案302之一部分。結合圖6B參考圖6A，在主動區域圖案302之一部分及閘極結構304之一部分上方形成矽化物區308。在一些實施例中，矽化物區308之形成可包含一自對準矽化物(自對準矽化物)製程。矽化物製程包含將一金屬層(未展示)毯覆式沉積於圖5A及圖5B中展示之半導體裝置300上，接著進行一退火以導致金屬層與下伏矽之間之反應。因此，形成矽化物區308。金屬層可包含鎳、鈷、鈦、鉑或類似者。接著移除金屬層之未反應部分。歸因於剩餘介電質層306_1及306_2之遮蔽，在剩餘介電質層306_1與306_2之間之開口305中形成所得矽化物區308。因此，矽化物區308橫向毗連剩餘介電質層306_1及306_2。矽化物區308在電晶體之主動區域圖案302 (即，汲極或源極區)與絕緣區303之間未延伸至最頂邊緣302_1及最底邊緣302_2。
圖7A及圖7B圖解說明形成一絕緣介電質層310 (諸如一接點蝕刻停止層(CESL))及接點插塞314。絕緣介電質層310覆蓋矽化物區308及剩餘介電質層306_1及306_2且與其等接觸。絕緣介電質層310可由諸如氧化矽、氮化矽、或其等之組合之介電材料形成。此外，絕緣介電質層310之材料可選定為不同於剩餘介電質層306_1及306_2之材料，使得在蝕刻絕緣介電質層310及一上覆層間介電質(ILD)層312用於形成接點開口時，絕緣介電質層310與剩餘介電質層306_1及306_2之間存在一高蝕刻選擇性。
在形成絕緣介電質層310之後，形成ILD層312。可藉由諸如化學氣相沉積(CVD)之一適合技術形成ILD層312。舉例而言，可實施一高密度電漿CVD以形成ILD層312。ILD層312可在半導體基板301上形成至閘極結構304上方之絕緣介電質層310之一頂部表面上方之一水平使得閘極結構304嵌入其中。在多項實施例中，ILD層312包含氧化矽、低介電係數介電材料(具有小於約3.9 (熱氧化矽之介電常數)之介電常數之介電材料)。在一項實施例中，一化學機械拋光(CMP)製程可進一步應用於ILD層312以平坦化ILD層312之頂部表面。可調諧包含漿液化學及拋光壓力之CMP製程之處理條件及參數以部分移除並平坦化ILD層312。
接著，藉由一微影製程及包含一或多個蝕刻步驟之一蝕刻製程在ILD 312及絕緣介電質層310中形成接點開口，使得透過接點開口暴露矽化物區308。在形成接點開口時，首先蝕刻ILD 312，其中絕緣介電質層310充當蝕刻停止層。在蝕刻於絕緣介電質層310上停止之後，蝕刻接點開口中之絕緣介電質層310之暴露部分。絕緣介電質層310之蝕刻在矽化物區308上停止。在接點開口與各自矽化物區308未對準之情境(如圖解說明)中，剩餘介電質層306_1及306_2可暴露在接點開口中。相應地，在蝕刻絕緣介電質層310時，剩餘介電質層306_1及306_2可充當蝕刻停止層，且可係實質上未蝕刻，或在完成絕緣介電質層310之蝕刻之後至少留下一下部。相應地，主動區域圖案302 (即，汲極或源極區)與絕緣區303之間之最頂邊緣302_1及最底邊緣302_2受剩餘介電質層306_1及306_2保護。
接著，在接點開口中形成接點插塞314以與矽化物區308接觸。在一些實施例中，接點插塞314包含鎢。形成製程可包含藉由使用物理氣相沉積(PVD)、鍍覆或其等之組合將諸如鎢之一導電材料填充至接點開口中，及接著執行一化學機械拋光(CMP)以自ILD 312上方移除導電材料之多餘部分。導電材料之剩餘部分形成接點插塞314。
在許多實施例中，可在ILD層312上進一步形成一互連結構。互連結構可包含垂直互連件(諸如習知通路或接點)及水平互連件(諸如金屬線)。互連結構可實施包含銅、鎢及矽化物之多種導電材料。在一個實例中，使用一鑲嵌製程來形成銅相關互連結構。儘管描述半導體裝置300及半導體裝置300之形成，然可在不脫離本揭露之範疇之情況下存在其他替代例及實施例。另外，應明白，包含於半導體裝置300中之電晶體可具有不同類型，包含且不限於一高電壓MOSFET、一低電壓MOSFET (諸如邏輯MOSFET)、記憶體MOSFET及類似者。在一些實施例中，電晶體可係一p型MOSFET。在一些實施例中，電晶體可係一n型MOSFET，其中各自摻雜區之導電類型與p型MOSFET之導電類型相反。
本揭露之一些實施例提供一種半導體結構。該半導體結構包含：一基板；一主動區域，其包含夾置於兩個源極/汲極區之間之一通道區；一絕緣區，其自一俯視圖圍繞該主動區域；及一介電質層，其放置於該絕緣區與該等源極/汲極區之間之一介面上方且與該介面接觸。
本揭露之一些實施例提供一種半導體結構。該半導體結構包含：一半導體基板；一閘極結構，其在該半導體基板上方，該閘極結構沿一第一方向延伸；一主動區域圖案，其在該半導體基板中，該主動區域圖案沿垂直於該第一方向之一第二方向延伸，其中該主動區域圖案包含沿該第二方向之一第一邊緣及一第二邊緣；一絕緣區，其圍繞該主動區域圖案；一第一介電質帶，其在該半導體基板上方，其中該第一介電質帶至少直接覆蓋該主動區域圖案之該第一邊緣與該絕緣區之間之一介面；及一第二介電質帶，其在該半導體基板上方，該第二介電質帶與該第一介電質帶隔開，其中該第二介電質帶至少直接覆蓋該主動區域圖案之該第二邊緣與第二絕緣區之間之一介面。
本揭露之一些實施例提供一種製造一半導體結構之方法。該方法包含：接收一半導體基板；在該半導體基板中形成一絕緣區以在該半導體基板中界定一主動區；跨界定於該半導體基板中之該主動區形成一閘極結構；在該主動區中形成一源極或汲極區，其中該源極或汲極區鄰接該絕緣區；及在該源極或汲極區、該絕緣區及該閘極結構上方形成一光阻保護介電膜，其中該光阻保護介電膜與該源極或汲極區與該絕緣區之間之一介面重疊，且暴露該源極或汲極區之一部分及該閘極結構之一部分。
前述內容略述數項實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應明白，其等可容易地使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他製程及結構之一基礎。熟習此項技術者亦應瞭解，此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中作出各種改變、代入及變更而不脫離本揭露之精神及範疇。
10:半導體裝置 32:閘極介電質 34:閘極電極 43:閘極間隔件 101:淺溝槽隔離(STI) 102:第一區域 103:第二區域 104:半導體基板 105:閘極氧化物層 106:閘極電極 107:間隔件襯層 108:間隔件 109:源極/汲極區 110:電阻器 111:絕緣體層 112:介電質層 113:光阻劑遮罩 115:凹坑 300:半導體裝置 300A:剖面圖 300B:剖面圖 301:半導體基板 302:主動區域圖案 302_1:最頂邊緣 302_2:最底邊緣 302_3:最左邊緣 302_4:最右邊緣 303:絕緣區 304:閘極結構 305:開口 306:介電質層 306_1:剩餘介電質層 306_2:剩餘介電質層 307:頂部表面 308:矽化物區 310:絕緣介電質層 312:層間介電質(ILD)層 314:接點插塞 d1:重疊寬度 d2:重疊寬度 d3:寬度
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述可任意增大或減小各種構件之尺寸。
圖1至圖2圖解說明一製程中之一半導體裝置之剖面圖；
圖3A、圖4A、圖5A、圖6A及圖7A係圖解說明根據本揭露之一些實施例之處於各個製造階段之一半導體裝置之片段佈局視圖的圖式；及
圖3B、圖4B、圖5B、圖6B及圖7B係圖解說明根據本揭露之一些實施例之處於各個製造階段之半導體裝置之片段剖面圖的圖式。
32:閘極介電質
34:閘極電極
43:閘極間隔件
300A:剖面圖
300B:剖面圖
301:半導體基板
302:主動區域圖案
303:絕緣區
304:閘極結構
306_1:剩餘介電質層
306_2:剩餘介電質層
308:矽化物區
310:絕緣介電質層
312:層間介電質(ILD)層
314:接點插塞

Claims (20)

  1. 一種半導體結構，其包括： 一基板； 一主動區域，其包含一通道區及兩個源極/汲極區，該通道區夾置於該兩個源極/汲極區之間； 一絕緣區，其自一俯視圖圍繞該主動區域；及 一介電質層，其放置於該絕緣區與該等源極/汲極區之間之一介面上方且覆蓋該介面。
  2. 如請求項1之半導體結構，其進一步包括在該主動區域上方且與該主動區域接觸的至少一個金屬矽化物構件。
  3. 如請求項2之半導體結構，其中該金屬矽化物構件未延伸至該絕緣區與該等源極/汲極區之間之該介面。
  4. 如請求項1之半導體結構，其中該介電質層包含氧化矽、氮化矽或氮氧化矽。
  5. 如請求項3之半導體結構，其中該金屬矽化物構件橫向毗連該介電質層。
  6. 如請求項2之半導體結構，其進一步包括在該介電質層及該金屬矽化物構件上方之一接點蝕刻停止層。
  7. 如請求項6之半導體結構，其進一步包括通過該接點蝕刻停止層且與該金屬矽化物構件接觸之一接點。
  8. 如請求項1之半導體結構，其中該介電質層以實質上大於約0.2 μm之一重疊寬度與該等源極/汲極區重疊。
  9. 如請求項1之半導體結構，其中該介電質層之一厚度係在自約200埃至600埃之一範圍中。
  10. 一種半導體結構，其包括： 一半導體基板； 一閘極結構，其在該半導體基板上方，該閘極結構沿一第一方向延伸； 一主動區域圖案，其在該半導體基板中，該主動區域圖案沿垂直於該第一方向之一第二方向延伸，其中該主動區域圖案包含沿該第二方向之一第一邊緣及一第二邊緣； 一絕緣區，其圍繞該主動區域圖案； 一第一介電質帶，其在該半導體基板上方，其中該第一介電質帶至少直接覆蓋該主動區域圖案之該第一邊緣與該絕緣區之間之一介面；及 一第二介電質帶，其在該半導體基板上方，該第二介電質帶與該第一介電質帶隔開，其中該第二介電質帶至少直接覆蓋該主動區域圖案之該第二邊緣與第二絕緣區之間之一介面。
  11. 如請求項10之半導體結構，其進一步包括在該主動區域圖案上方且與該主動區域圖案接觸之一個矽化物層。
  12. 如請求項10之半導體結構，其中該第一介電質帶及該第二介電質帶分別進一步與該閘極結構重疊。
  13. 如請求項10之半導體結構，其中該第一介電質帶及該第二介電質帶包含氧化矽、氮化矽或氮氧化矽。
  14. 如請求項11之半導體結構，其中該矽化物層介於該第一介電質帶與該第二介電質帶之間。
  15. 如請求項10之半導體結構，其中該第一介電質帶及該第二介電質帶之各者以實質上大於約0.2 μm之一重疊寬度與該主動區域圖案重疊。
  16. 如請求項10之半導體結構，其中該第一介電質帶及該第二介電質帶之各者之一厚度係在從約10埃至1000埃之一範圍中。
  17. 如請求項11之半導體結構，其進一步包括在該第一介電質帶、該第二介電質帶及該矽化物層上方之一接點蝕刻停止層。
  18. 如請求項17之半導體結構，其進一步包括通過該接點蝕刻停止層且與該矽化物層接觸之一接點。
  19. 一種製造一半導體結構之方法，其包括： 接收一半導體基板； 在該半導體基板中形成一絕緣區以在該半導體基板中界定一主動區； 跨界定於該半導體基板中之該主動區形成一閘極結構； 在該主動區中形成一源極或汲極區，其中該源極或汲極區鄰接該絕緣區；及 在該源極或汲極區、該絕緣區及該閘極結構上方形成一光阻保護介電膜，其中該光阻保護介電膜與該源極或汲極區與該絕緣區之間之一介面重疊，且暴露該源極或汲極區之一部分及該閘極結構之一部分。
  20. 如請求項19之方法，其進一步包括： 在該源極或汲極區之該暴露部分及該閘極結構之該暴露部分上方形成一金屬層；及 使該半導體基板退火。
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