TW202002281A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW202002281A
TW202002281A TW108103365A TW108103365A TW202002281A TW 202002281 A TW202002281 A TW 202002281A TW 108103365 A TW108103365 A TW 108103365A TW 108103365 A TW108103365 A TW 108103365A TW 202002281 A TW202002281 A TW 202002281A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
channel
gate
source
Prior art date
Application number
TW108103365A
Other languages
English (en)
Inventor
文森 堤姆斯
朵爾伯斯 荷爾本
麥特西亞斯帕斯拉克
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202002281A publication Critical patent/TW202002281A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本揭露描述一種穿隧場效電晶體裝置，其包含P-I-N異質接面結構。高介電常數介電層與金屬閘極圍繞本質通道層，中間層位在高介電常數介電層與P-I-N異質接面的本質通道層之間。在陷阱輔助穿隧效應下，中間層避免了電荷載子經由高介電常數介電層，到達穿隧效應發生的界面，因而減少了關閉狀態下的電流洩漏。

Description

半導體結構
本發明實施例相關於數種半導體結構，這些半導體結構減少陷阱輔助穿隧的洩漏。
金屬氧化半導體場效電晶體(Metal-oxide-semiconductor Field-Effect Transistor，MOSFET)長期下來一直是積體電路一門很重要的技術。MOSFET可以工作在三種不同的區間，取決於MOSFET的閘極電壓Vg和源極-汲極電壓Vds。這三個工作區間包含線性區，飽和區與次臨界區。次臨界區是當閘極電壓Vg小於閥值電壓Vt時所表現的工作區間。次臨界擺幅(Sub-threshold Swing)表現開關電晶體電流至截止的容易性，對於MOSFET裝置是測定速度和功率的一個重要因子。次臨界擺幅可藉由m*kT/q表示，其中m是一個與電容相關的參數。在室溫下，傳統MOS裝置的次臨界擺幅具有一60mV/decade(kT/q)的限制，而室溫更因此限制了工作電壓VDD與閥值電壓Vt的大小。此限制來自於載子的飄移-擴散傳輸機制。由於這個原因，現存典型的MOS裝置在室溫下，開關不能快過60mV/decade。這個60mV/decade的次臨界擺幅限制，也適用在鰭式場效電晶 體，或是絕緣體覆矽(Silicon-On-Insulator，SOI)裝置上的超薄體MOSFET。因此，對通道具有更好的閘極控制能力，則對在SOI上更新型的超薄體MOSFET或是鰭式場效電晶體，可以達到更接近但不小於60mV/decade限制的次臨界擺幅。面對此一限制，達到在低的工作電壓更快速的進行開關，對未來的奈米裝置是很有挑戰性的。
穿隧場效電晶體(Tunnel Field-Effect Transistor，TFET)是一更新型的電晶體。TFET的開關是藉由位障來調變量子穿隧效應。因為這樣，TFET不再被熱力學的馬克斯威爾-波茲曼載子的尾巴(Maxwell-Boltzmann tails of carriers)給限制，在室溫下受此熱力學限制的載子，會使得MOSFET次臨界擺幅的電流，受限於60mV/decade。
本揭露技術涵蓋複數種半導體結構，這些半導體結構具有一個被摻雜為第一導電類型的第一半導體層，一個與第一半導體層分開，被摻雜為第二導電類型的第二半導體層，一個同時接觸第一半導體層與第二半導體層的第三半導體層，一個與第三半導體層相鄰的閘極結構，以及一個位於第三半導體層與閘極結構之間，並與第三半導體層不同材料的第四半導體層。
100‧‧‧軸向穿隧場效電晶體裝置
110‧‧‧基板
120‧‧‧基礎層
122‧‧‧成核層
130‧‧‧垂直堆疊
132‧‧‧源極層
134‧‧‧通道層
136‧‧‧汲極層
140‧‧‧閘極結構
142‧‧‧閘極介電層
144‧‧‧閘極電極
150‧‧‧中間層
160‧‧‧接點/接觸結構
170‧‧‧中間介電質
200‧‧‧軸向穿隧場效電晶體裝置
210‧‧‧基板
230‧‧‧垂直堆疊之半導體層
232‧‧‧源極層
232S‧‧‧側壁
234‧‧‧通道層
236‧‧‧汲極層
300‧‧‧核殼穿隧場效電晶體
310‧‧‧基板
320‧‧‧基礎層
330‧‧‧核堆疊
332‧‧‧汲極層
334‧‧‧阻障層
336‧‧‧源極層
338‧‧‧通道層
340‧‧‧閘極結構
342‧‧‧閘極介電層
344‧‧‧閘極電極
350‧‧‧中間層
360‧‧‧接觸結構
370‧‧‧中間介電質
430‧‧‧半導體堆疊
430I‧‧‧內側壁
430O‧‧‧外側壁
432‧‧‧汲極層
434‧‧‧阻障層
436‧‧‧源極層
438I‧‧‧內部通道層
438O‧‧‧外部通道層
440I‧‧‧內部閘極結構
440O‧‧‧外部閘極結構
442‧‧‧閘極介電層
450I‧‧‧內部中間層
450O‧‧‧外部中間層
470‧‧‧中間介電層
500‧‧‧側向穿隧場效電晶體(TFET)
510‧‧‧基板
520‧‧‧埋入氧化物(BOX)層
532‧‧‧源極區
534‧‧‧通道區
536‧‧‧汲極區
540‧‧‧閘極結構
542‧‧‧閘極介電層
544‧‧‧閘極電極
550‧‧‧中間層
560‧‧‧接觸結構
570‧‧‧中間介電層
600‧‧‧加工步驟
610~650‧‧‧工作流程
700‧‧‧晶圓
710‧‧‧基板
712‧‧‧淺溝槽隔離結構(STI)
714‧‧‧遮罩層
720‧‧‧基礎層
730‧‧‧奈米線垂直堆疊
730S‧‧‧側壁
732‧‧‧奈米線砷化銦層
734‧‧‧奈米線砷化鎵層
736‧‧‧奈米線銻化鎵層
738‧‧‧砷化銦殼形層
740‧‧‧替代閘極結構
742‧‧‧高介電常數閘極介電層
744‧‧‧金屬閘極電極
750‧‧‧砷化鎵殼形層
752‧‧‧犧牲介電層
754‧‧‧犧牲閘極結構
760‧‧‧接觸結構
770‧‧‧中間介電層
772‧‧‧孔洞
774‧‧‧孔洞
當結合附圖閱讀時，從以下詳細描述中可以最好 地理解本揭露的各方面。在附圖中，除非上下文另有說明，否則相同的附圖標記表示相似的元件或步驟。附圖中元件的尺寸和相對位置不一定按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的元件。
第1圖到第5圖根據本揭露的實施方式繪示穿隧場效電晶體(TFET)結構；第6圖是實施例加工步驟的實施例流程圖，根據本揭露之一實施方式；以及第7A圖-第7H圖繪示在不同加工階段之晶圓，經由第6圖的實施例步驟。
本揭露技術針對穿隧場效電晶體(TFET)，這些TFET具有一種半導體材料的中間層，中間層位在通道層與閘極結構之間。一個TFET包含一個第一導電類型的源極，一個第二導電類型的汲極，一個本質或非故意被摻雜的通道，一個相鄰於通道的閘極，此通道包含一個閘極電極與一個高介電常數閘極介電質，以及一個中間層，中間層位在高介電常數閘極介電質與通道之間。在一實施方式，中間層的材料，相較於通道的材料，具有較寬的能隙。在通道與高介電常數閘極介電質之間額外中間層的存在，增加了陷阱穿隧(Trap-Assisted Tunneling，TAT)效應發生時，電荷載子經由通道到達半導體/介電質接面界面的物理距離，也增加陷阱穿隧的能量位障。同時，從源極到汲極，經由通道，主要的能帶對能帶穿隧(Band to Band Tunneling，BTBT)效應不受額外的中間層影響，因為中間層不在能帶對能帶穿隧的路徑上。當陷阱穿隧效應被抑制，TFET的次臨界擺幅(Subthreshold Swing，SS)減少，關閉狀態的電流(即洩漏的電流)被減少。
一個核殼TFET結構的實施例，包含一個基板，在基板上的一個第一III-V族化合物半導體材料(例如砷化銦)基礎層。一個III-V族半導體化合物的材料是一種化學化合物，具有至少一個十三族元素(週期表上第十三族的化學元素，又稱硼族元素)與至少一個十五族元素(週期表上第十五族的化學元素，又稱氮族元素)。奈米線的核結構形成在基礎層之上。此核結構包含在基礎層之上的一個第一III-V族材料砷化銦汲極結構，在汲極結構之上的一個第二III-V族材料(例如銻化鎵)阻障層，以及在阻障層之上的一個第三III-V族材料(例如砷化銦)通道層。一個III-V族材料(例如砷化銦)通道層圍繞並接觸源極結構與汲極結構。一種半導體材料(例如砷化鎵或磷化銦)中間層圍繞通道層。一個閘極結構圍繞中間層。砷化鎵或磷化銦的中間層，相較於砷化銦的通道層，具有一大的導電帶偏移△Ec。汲極結構被摻雜為第一導電類型(例如N型)，而源極結構被摻雜為第二導電類型(例如P型)。通道層是本質或非故意被摻雜(Unintentionally Doped，UID)，例如N型。
在基板上，一個軸向直立式TFET結構的實施例，包含一個基板與一個第一III-V族化合物半導體材料(例如P摻雜氮化鎵)的基礎層。一個第一III-V族材料(例如P摻雜氮 化鎵)的奈米線源極結構形成於基礎層之上。一個第二III-V族材料(例如本質或非故意被摻雜氮化銦或氮化銦鎵)的奈米線通道層形成於源極結構之上。一個III-V族材料(例如N摻雜氮化鎵)的奈米線汲極結構形成於通道層之上。一種半導體材料的中間層至少圍繞通道層。中間層的材料，相較於氮化銦或氮化銦鎵的通道層，具有一大的導電帶偏移(△Ec)。舉例來說，中間層是氮化鋁。一個閘極結構圍繞中間層。中間層分開閘極結構與通道層。在這些案例，閘極結構也相鄰於源極結構或汲極結構，中間層也延伸至源極結構或汲極結構，使閘極結構與它們分開。中間層的材料，相較於通道層與相應相鄰於閘極結構的源極或汲極結構之一材料，具有一大的導電帶偏移(△Ec)。
此外，在這些案例，中間層也接觸一或多個源極或汲極，而中間層的材料，相較於一或多個源極或汲極，具有較通道層寬之一能隙。這表示，中間層相較於通道層，具有較大的穿隧位障，使得能帶對能帶穿隧通過通道層而非中間層發生。
在上述的實施例，核殼TFET包含一個側向穿隧，而軸向TFET包含一個垂直穿隧。在其他的實施例，核殼TFET具有垂直能帶對能帶穿隧，或是一軸向TFET具有側向能帶對能帶穿隧，都是可能的，並被包含在本揭露。位於該閘極與通道層之間的中間層，也能在TFET裝置使用，TFET裝置包含複數個垂直與側向穿隧的成分。
舉例來說，在基板上，一個側向軸向TFET結構 的實施例包含一個基板，一個源極區，一個通道區，與一個汲極區。通道區被側向定位在源極區與汲極區之間。閘極結構被定位相鄰於通道區。中間層被定位在閘極結構與通道區之間。中間層的材料，相較於通道層的材料，具有一大的導電帶偏移(△Ec)。
半導體通道與閘極介電層之間，寬能隙半導體中間層的存在，在空間上與能量上，使界面陷阱進一步遠離穿隧接面。陷阱輔助穿隧位障增加，而熱電子發射出陷阱所需的能量也增加。所希望主要的能帶對能帶穿隧「BTBT」不受額外的中間層影響，因為中間層不在能帶對能帶穿隧的路徑上。因此，能帶對能帶穿隧的穿隧長度，在空間上和能量上，與陷阱輔助穿隧的穿隧長度彼此不耦合，而可被各自調整。當陷阱輔助穿隧效應被抑制，關閉狀態的電流被減少，而次臨界擺幅「SS」減少，也就是說，獲得改善。
以下揭露內容提供了用於實現所描述主題的不同特徵的許多不同實施方式或實施例。以下描述元件和配置的具體實施例以簡化本說明書。當然，這些僅僅是實施例，而不是限制性的。例如，在隨後的描述中在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施方式，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵的實施方式，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可以在各種實施例中重複參考數字和/或文字。此重複是為了簡單和清楚的目的，並且其本身並不表示所討論的各種實施方式與/或配置之間的關係。
此外，這裡可以使用空間相對術語，例如「在…下方」、「在…下面」、「低於」、「在…上方」、「高於」等，以便描述如圖中所示的一個元件或特徵與另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋這裡使用的空間相對描述符號。
在以下描述中，闡述了某些具體細節以便提供對本揭露的各種實施方式的透徹理解。然而，本領域技術人員將理解，可以在沒有這些具體細節的情況下實踐本揭露。在其他情況下，沒有詳細描述與電子元件和製造技術相關聯的公知結構，以避免不必要地模糊本揭露的實施方式的描述。
除非上下文另有要求，否則在整個說明書和請求項中，詞語「包括」應以開放的、包含性的含義來解釋，即，作為「包括但不限於」。
諸如第一、第二和第三之類的序數的使用不一定意味著排序的順序感，而是可以僅區分步驟或結構的多個實施方式。
本說明書各處對「一個實施方式」或「實施方式」的引用意味著至少一個實施方式中包括結合此實施方式描述的特定特徵、結構或特性。因此，在本說明書各個地方出現的短語「在一個實施方式中」或「在實施方式中」不一定都是指同一實施方式。此外，特定特徵、結構或特性可以在一個或多個實施方式中以任何合適的方式組合。
如在本說明書和所附請求項中所使用的，單數形式「一」、「一個」和「該」包括複數指示物，除非本文另有明確地說明。還應注意，術語「或」通常以包括「和/或」的含義使用，除非本文另有明確地說明。
環繞式閘極(Gate All Around，GGA)電晶體結構可利用任何合適的方法被圖案化。舉例來說，此結構可藉由一或多個光刻製程，包含雙重圖形或多重圖形製程，被刻劃出來。一般來說，雙重圖形或多重圖形製程，結合光刻與自動校準製程，允許複數圖形被創造，舉例來說，使用一個單一而直接的光刻製程，儘可能獲得越小的節距。舉例來說，在一實施方式，利用光刻製程圖案化，一個犧牲層被形成於基板上。使用自我校準製程，複數的隙壁並肩地形成於被圖案化過的犧牲層。犧牲層接著被移除，殘留的節距，接著便可被使用在圖案化GGA結構。
接下來的說明，參考一個電晶體作為本說明之一個半導體結構實施例的應用，然而，本說明不應限制電晶體的適用性。舉例來說，接下來的說明應用不同類型的半導體結構，它們不是電晶體，其中減少陷阱輔助穿隧效應的情況都是合用的。
第1圖繪示一個軸向TFET裝置100的實施例。如第1圖所示，TFET裝置100包含基板110(例如矽基板)，與一個第一半導體材料之一基礎層120，例如氮化鎵(GaN)，在基板110之上。在一些實施方式，一成核層122，例如氮化鋁(AlN)，被設置在基板110與基礎層120之間。基礎層120被摻 雜為第一導電類型(例如P型)。異質接面的一個垂直堆疊130形成在基礎層120之上。舉例來說，垂直堆疊130是一個奈米線結構的堆疊。垂直堆疊130包含第一導電類型(例如P型)的一個奈米線源極層132，一個本質或非故意被摻雜(UID)的奈米線通道層134，與一個第二導電類型(例如N型)的奈米線汲極層136。一閘極結構140形成相鄰於通道層134。在一實施方式，如第1圖所示，閘極結構140圍繞通道層134。閘極結構140包含閘極介電層142(例如一高介電常數介電材料)與閘極電極144。
一個中間層150形成於閘極結構140與通道層134之間，或是明確地說，形成於閘極介電層142與通道層134之間。在一實施方式，中間層150包含一種半導體材料，此半導體材料相較於通道層134，具有一大的導電帶偏移(或是價電帶偏移)，使得中間層150的導電帶能量，遠大於通道層134的導電帶能量。因此，穿隧閘極介電層142界面的能量位障增加，而陷阱輔助穿隧電流因此下降。舉例來說，在通道層134是氮化銦或氮化銦鎵的情況，中間層150是氮化鋁。
在一實施方式，如第1圖所示，閘極結構140也側向相鄰於或重疊於至少部分一或多個源極層132或汲極層136，中間層150延伸至閘極結構140，鄰近的源極層132，以及汲極層136之間。因此，藉由中間層150，源極層132與汲極層136也分開於閘極結構140，而中間層150也避免被困於源極層132或汲極層136的複數電荷載子到達閘極介電層142的界面。在一實施方式，中間層150相較於源極層132與汲極層 136，具有一大的導電帶偏移，使得從源極層132或汲極層136到是高介電常數介電層的閘極介電層142的陷阱輔助穿隧電流，也就是所謂洩漏，能被減少。此外，中間層150相較於通道層134，具有較大的穿隧位障。舉例來說，中間層150具有能量偏移或能隙，即在接面之一側上的導電帶，與接面之另一側上的價電帶之間，相較於源極層132，能量偏移或能隙大於通道層134，使得能保證能帶對能帶穿隧經由通道層134，而非中間層150發生。這樣的意思是，中間層150相較於通道層134，具有較寬之能隙。如上所述，氮化鋁對中間層150是一個合適的材料，因為氮化鋁與氮化銦和氮化鎵比較，具有價電帶偏移與導電帶偏移，且相較於氮化銦，具有較寬之能隙。
更因為中間層150相較於通道層134，具有一大的導電帶偏移，該陷阱輔助穿隧效應的電子需要額外的能量，才能到達中間層150與是高介電常數介電層的閘極介電層142之間的界面。換句話說，在這個案例，中間層150的導電帶能帶能量，是遠大於陷阱輔助穿隧效應的陷阱能量，此陷阱輔助穿隧電流基本上會按照下面的計算法減少：e n
Figure 108103365-A0101-12-0010-16
e -△E ，以及△E=E c -E t ，其中en是電子密度，Et是界面陷阱的能階，而Ec是導電帶能帶能量，例如，中間層150與通道層134之間的導電帶偏移。
在一實施方式，為了經由通道層134得到能帶對能帶穿隧的閘極控制，中間層150的厚度被控制為很薄。舉例 來說，在一實施方式，中間層150包含一厚度被控制在約1奈米到約5奈米之間。
在一實施方式，源極層132具有一厚度在約5奈米到約30奈米之間，通道層134具有一厚度在約2奈米到約20奈米之間，而汲極層136具有一厚度在約5奈米到約50奈米之間。
該實施例裝置100也包含接點/接觸結構160與中間介電質170。
第2圖展示另一個實施例裝置200。該裝置200與第一圖的裝置100十分相似，除了垂直堆疊之半導體層230，通道層234形成在源極層232之上，並與源極層232之側壁232S相鄰。汲極層236形成在通道層234之上。
因此，在裝置200中，能帶對能帶穿隧包含複數個垂直的成分與複數個側向的成分，如圖箭頭所示。對於能帶對能帶穿隧的側向成分，當電荷載子移動方向與閘極電場的方向平行，則能帶對能帶穿隧電流的閘極控制被改善。當氮化鋁中間層150與通道層234相比，具有較寬的能隙與較大的穿隧障礙時，能帶對能帶穿隧不會經過中間層150。
在裝置100，裝置200，N型TFET的P摻雜氮化鎵源極，本質或非故意被摻雜之氮化銦通道，以及N摻雜氮化鎵汲極，被使用作為說明例，但不以此限制本揭露的範圍。一中間層150也可被使用在P型的TFET與/或與其他半導體材料相結合的TFET。舉例來說，在P型TFET中，源極層可以是砷化銦，通道層可以是本質或非故意被摻雜之砷化銦，而汲極層可以是P摻雜銻化鎵。中間層150可以是砷化鎵。在另一個P型 TFET，源極層可以是N摻雜砷化銦，通道層可以是本質或非故意被摻雜之砷化銦，而汲極層可以是P摻雜之矽。中間層可以是砷化鎵或磷化銦。其它可能的半導體材料組合，也被包含在本揭露之中。
第3圖展示一核殼TFET裝置300的一個實施例。裝置300包含一基板310(例如矽基板)，與在基板310上的一個第一半導體材料(例如在砷化銦)的一基礎層320。基礎層320被摻雜為一第一導電類型，例如N型。垂直異質接面之一核堆疊330被形成在基礎層320上。舉例來說，垂直核堆疊330包含複數奈米線結構。核堆疊330包含與基礎層320半導體材料相同且摻雜為第一導電類型(例如N型)的汲極層332，包含一第二半導材料(例如砷化鎵)的本質或非故意被摻雜一阻障層334，以及包含一個第三半導體材料(例如銻化鎵)被摻雜為第二導電類型(例如P型)的源極層336。一個通道層338形成在相鄰並接觸汲極層332與源極層336。通道層338包含第四半導體材料，而通道層338是本質或非故意被摻雜。在一個實施例，第四半導體材料包含本質砷化銦。通道層338的砷化銦材料，與汲極層332的砷化銦材料並不相同，通道層338的砷化銦是本質或被非故意被摻雜，而通道層338的非故意摻雜砷化鎵，相較於汲極層332的N摻雜砷化銦，具有較小的摻雜濃度。一閘極結構340形成相鄰於通道層338。在一實施方式，如第3圖所示，通道層338是殼形的，且圍繞汲極層332與源極層336，而閘極結構340圍繞通道層338。閘極結構340包含一閘極介電層342，例如一高介電常數介電材料，以及一閘極電極 344。
在一實施方式，阻障層334相較於源極層336，包含一大於通道層338之穿隧位障，所以能帶對能帶穿隧的發生是經由通道層338而非阻障層334。舉例來說，阻障層334相較於通道層338，可包含較寬的能隙，而相較於源極層336，可包含較通道層338大的導電帶偏移或價電帶偏移至少其中之一。阻障層334的存在，可減少關閉狀態下閘極結構340的洩漏電流。當閘極結構340處與導通狀態，閘極電壓電場會平行於從源極層336到通道層338的能帶對能帶穿隧，此通道層338改善了能帶對能帶穿隧的閘極控制。
一中間層350形成於閘極結構340(或精確的說是閘極介電層342)與通道層338之間。更精確的說，中間層350完整地介入閘極介電層342與通道層338，使得在通道層338被困住之一載子，例如一電子或電洞，不能在沒有經過中間層350的情況下，到達閘極介電層342。中間層350在閘極結構340與核堆疊330之間的方向，可完整地重疊或覆蓋閘極結構340，或是在閘極結構340與核堆疊330之間的方向，可完整地覆蓋/重疊通道層338。在一實施方式，中間層350包含一半導體材料，此半導體材料相較於通道層338，具有一大的導電帶偏移，使得中間層350的導電帶能帶能量，是遠大於經過通道層338的陷阱能量，而陷阱輔助穿隧電流減少。舉例來說，在這個案例，通道層338是砷化銦，中間層350是砷化鎵或磷化銦。
核殼TFET 300也包含接觸結構360與中間介電 質370。
第4圖展示核殼TFET 400之另一實施例。核殼TFET 400與第3圖的核殼TFET 300相似，除了TFET 400包含一內部閘極結構440I與一外部閘極結構440O。該內部閘極結構440I在一環形半導體堆疊430之內，而外部閘極結構440O則在該環形半導體堆疊430之外。每一個外部閘極結構440O與內部閘極結構440I都包含一閘極介電質與一閘極電極。
半導體堆疊430包含一個汲極層432，一個阻障層434與一個源極層436。兩通道層438O與438I分別被定位從半導體堆疊430的外壁(第4圖展示只有單一外側壁430O作為一說明例)與內壁(第4圖展示只有單一內側壁430I作為一說明例)相鄰並接觸源極層436與汲極層432。更精確地，在一實施方式，內部通道層438I藉由被源極層436與汲極層432圍繞的方式，環繞源極層436與汲極層432，而外部通道層438O則藉由環繞源極層436與汲極層432的方式，環繞源極層436與汲極層432。
外部中間層450O被定位在外部閘極結構440O與外部通道層438O之間。內部中間層450I被定位在內部閘極結構440I與內部通道層438I之間。在一實施方式，外部中間層450O包含一種半導體材料，此半導體材料相較於外部通道層438O，具有一大的導電帶偏移，使得內部中間層450I的導電帶能帶能量，遠大於經過外部通道層438O的陷阱能量，陷阱輔助穿隧電流減少。在一實施方式，內部中間層450I包含一種 半導體材料，此半導體材料相較於內部通道層438I，具有一大的導電帶偏移，使得內部中間層450I的導電帶能帶能量，遠大於經過內部通道層438I的陷阱能量，陷阱輔助穿隧電流減少。舉例來說，在這個案例，內部通道層438I與外部通道層438O是砷化銦，內部中間層450I與外部中間層450O是砷化鎵或是磷化銦。
列舉的複數種TFET 100，200，300與400，都與垂直堆疊的複數種汲極半導體層132，232，332，432，以及複數種源極半導體層136，236，336，436一起被展示作為說明。本揭露不以這些垂直半導體層為限。舉例來說，第5圖展示一側向TFET 500。TFET 500包含一個基板510，例如矽基板，以及在該基板上的一個絕緣層，例如在此是一個被埋入氧化物(buried oxide，BOX)BOX層520。一個源極區532，一個通道區534與一個汲極區536被定位在BOX層520的側向方向。閘極結構540被定位相鄰於通道區534。特別的是，閘極結構540可以被定位在通道區534之上，或是可以圍繞通道區534。此閘極結構540包含一個閘極介電層542與一個閘極電極544。在一實施方式，此閘極結構540也可以相鄰於一或多個源極區532或汲極區536。
在列舉的N型TFET實施方式中，源極區532是P摻雜銻化鎵，通道區534是本質或非故意被N摻雜砷化銦(N-)，而汲極區536是N摻雜砷化銦(N+)。此N摻雜(N+)汲極區536，相較於被非故意摻雜之N摻雜(N-)通道區534，包含更大的摻雜濃度。
中間層550被定位在通道區534與閘極介電層542之間。在一實施方式，如第5圖所示，該中間層550也被定位在閘極介電層542，與一或多個源極區532或汲極區536之間。在一實施方式，中間層550包含一種半導體材料，此半導體材料與通道區534，相較於源極區532與汲極區536，具有一大的導電帶偏移，使得中間層550的導電帶能帶能量，遠大於經由通道區534，源極區532與汲極區536的陷阱能量。因此，陷阱輔助穿隧電流減少。
基板110，210，310，410，510是一矽基板，或其他單一元素半導體，如鍺，或是化合半導體，如碳化矽，砷化鎵，砷化銦或是藍寶石。此外，基板也可包含絕緣體覆矽(Silicon-On-Insulator，SOI)結構。基板可包含一磊晶層與/或可以是受應力強化的。基板也可包含複數不同摻雜狀態，取決於本領域已知的設計需求，例如P型基板與/或N型基板，以及不同的摻雜區，例如複數P型井與/或複數N型井。
此外基板110，210，310，410，510可包含各種的絕緣體，例如淺溝渠絕緣體(Shallow trench insulation，STI)，深溝渠絕緣體(Deep trench insulation，DTI)及各種局部場氧化區，這些局部氧化區分開裝置導通之區域/表面，例如TFET裝置。
複數種閘極結構140，240，340，440(440O，440I)，450是金屬或其他導體材料的替代閘極。接下來的敘述列出閘極結構材料的實施例。複數種閘極電極144，244，344，544包含一種導電材料，例如一金屬或金屬化合物。對 閘極電極來說，合適的金屬材料包含釕，鈀，鉑，鎢，鈷，鎳與/或導電金屬氧化物，其他合適的P型金屬材料，以及包含鉿(Hf)，鋯(Zr)，鈦(Ti)，鉭(Ta)，鋁(Al)，鋁化物與/或可導電之碳化金屬(例如：碳化鉿，碳化鈦，碳化鉭，碳化鋁)，以及其他合適的N型金屬材料。在一些實施例，閘極電極與閘極結構包含一個功函數層，功函數層被調整為具有適當的功函數，用以強化複數場效電晶體。舉例來說，合適的N型功函數金屬包含鉭，鋁化鉭，鋁化碳鉭，其他N型功函數金屬，或是一其中之組合，以及合適的P型功函數金屬材料包含氮化鈦，氮化鉭，其他P型功函數金屬或是一其中之組合。在一些實施例，一個可導電層，例如鋁層，銅層，鈷層，或是鎢層被形成在功函數層之上，使得閘極結構的閘極電極包含一功函數層，此功函數層被設置在閘極介電層142，242，342，542之上，一個導電層設置在此功函數層之上而在閘極帽之下(為了簡單表示未展示在圖上)。在一實施例，閘極結構的閘極電極彼此的厚度，大約5奈米到約40奈米不等，取決於設計的需求。
在列舉的實施方式中，閘極介電層層142，242，342，542包含一界面氧化矽層(為了簡單表示未展示在圖上)，例如，一熱力學或化學的氧化，具有一約5埃(Å)到10埃之間厚度。在列舉的實施方式中，閘極介電層層142，242，342，542更包含一高介電常數(high-K)介電層材料，從二氧化鉿(HfO2)，氧化矽鉿(HfSiO)，氮氧化矽鉿(HfSiON)，氧化鉭鉿(HfTaO)，氧化鈦鉿(HfTiO)，氧化鋯鉿(HfZrO)與其中之組合與/或其他合適的材料中選擇一或多個。高介電常數 介電材料，在一些應用中，包含一大於6的介電常數K值。取決於設計上的需求，一介電常數K值為7或是大於7的介電材料也會被使用。高介電常數介電層可藉由原子層累積(Atomic layer deposition，ALD)或其他合適的方法形成。根據此描述的實施方式，閘極介電層的高介電常數介電層，具有約10埃到30埃或其他合適的厚度。其他介電材料也能被使用在該閘極介電層，例如氧化鈣鎂(MgCaO)或三氧化二鋁(Al2O3)。
在列舉的實施方式中，中間介電層170，270，370，470，570為氧化矽或低介電常數材料。低介電常數材料包含如氮氧化矽，氮化矽(Si3N4)，單氧化矽(SiO)，碳氧化矽(SiOC)，真空與其他介電質或其他合適的材料。
第6圖展示列舉的加工步驟600，此加工步驟用於製造第3圖列舉的TFET 300或其他裝置。在這裡的敘述，列舉的TFET 300作為一實施例，用以說明實施例的加工步驟600。第7A圖到第7H圖展示在製造列舉的TFET 300，晶圓700在不同階段的情況。
參考第6圖，也參考第7A圖，在列舉的工作流程610，一晶圓700被接收。晶圓700包含一個基板710，基板為矽基板，晶體結構如Si(111)或Si(001)，砷化銦的基礎層720在基板710上，且被淺溝槽隔離結構712圍繞。遮罩層714是介電材料，例如氧化矽，氮化矽或其他低介電常數材料，被形成在基礎層720之上。基礎層720被摻雜為第一導電類型。藉由額外含有複數母核的矽或鍺支援，砷化銦的基礎層720被摻雜為N型。其他合適的摻雜製程例如，矽注入鐵離子，N型裡有 鍺雜質，或是P型裡有鎂雜質，都是有可能的，且被包含在本揭露。為了說明的目的，帶有N型雜質的砷化銦基礎層720形成。
基礎層720厚度的選擇是基於裝置以及結構強度的考量，例如，考量深寬比。為了替接下來成長於基礎層720之上的垂直奈米線堆疊提供固體基極，砷化銦的基礎層720要足夠厚以提供低的錯位密度(例如錯位密度小於108cm-2)。在一實施方式，基礎層720的厚度在約50奈米到200奈米之內。
在一實施例，砷化銦奈米線的基礎層720，在溫度約為350℃至600℃的區間，使用有機金屬化學氣相沉積(Metalorganic chemical vapor deposition，MOCVD)或分子束磊晶(Molecular beam epitaxy，MBE)，形成在基板710上。
在一列舉的工作流程615中，也參考第7B圖，經由遮罩層714，半導體的奈米線垂直堆疊730形成在砷化銦基礎層720之上。奈米線垂直堆疊730包含奈米線砷化銦層732，奈米線砷化鎵層734與一奈米線銻化鎵層736。奈米線垂直堆疊730，可經由一個由上而下方法，或是經由一個由下而上方法形成。舉例來說，一個由下而上的方法，在一個開在遮罩層714的孔洞裡，奈米線砷化銦層732可以經由利用MOCVD，氣相磊晶成長(Vapor-phase epitaxy)與/或面控制側向磊晶成長(Facet-controlled epitaxial lateral overgrowth，FACELO)技術的選擇區域成長(Selective area growth，SAG)，或是其他合適的成長製程等方式來做成長。此外，經 由形成在遮罩層714裡的孔洞，遮罩層714幫助奈米線砷化銦層732達成選擇區域成長的目的，例如，利用一個樣板的硬遮罩，也是可能並被包含於本揭露。奈米線砷化銦層732與基礎層720一樣被摻雜為第一導電類型，這邊是如同N型。
本質或非故意被摻雜之一砷化鎵沉積層，經由MOCVD或MBE，被形成在奈米線砷化銦732上。一個P摻雜(P+)銻化鎵沉積層形成在該砷化鎵沉積層之上。此砷化鎵沉積層與銻化鎵沉積層，被圖案化以形成奈米線砷化鎵層734與奈米線銻化鎵層736。遮罩層714如同一個蝕刻終止層，幫助此沉積層的圖案化。這些圖案化，能經由選定的蝕刻流程執行，例如經由氫氧化鉀溶液。另一個蝕刻的實施例，包含一個光化學(PEC)處理，與一個後處理溼式蝕刻。PEC處理轉換不需要的部分以氧化。而這些氧化的部分(側面部分)，藉由緩衝氫氟酸的溼式蝕刻，以及在溫度約150度於氫氧化鉀(0.5M)內的沉浸式後蝕刻，隨之被移除。其他合適的圖案化方法，也是有可能的，並被包含於本揭露。
在列舉的工作流程620，也參考第7C圖，一個本質或非故意被摻雜砷化銦的砷化銦殼形層738形成圍繞奈米線垂直堆疊730之一側壁730S。特別的是，砷化銦殼形層738接觸N+奈米線砷化銦層732與P+奈米線銻化鎵層736。砷化銦殼形層738經由磊晶流程，利用MOCVD或MBE形成，具有一個約在1.5奈米到4奈米之間的厚度。
在列舉的工作流程625，本質或非故意被摻雜砷化鎵殼形層750形成圍繞砷化銦殼形層738。殼形砷化鎵層相 較於砷化銦殼形層738，更遠離奈米線垂直堆疊730之側壁730S。殼形層738與750彼此經由利用MOCVD或是MBE之一磊晶流程被形成，分別具有約在1奈米到4奈米之間的厚度。
在列舉的工作流程630，也參考第7D圖，一個犧牲介電層752圍繞砷化鎵殼形層750形成，一個犧牲閘極結構754被形成，在犧牲介電層752之上被圖案化，也圍繞砷化鎵殼形層750。犧牲閘極結構754是多晶矽，或是其他合適替代閘極製程的材料。犧牲閘極結構754，較砷化鎵殼形層750，更進一步遠離奈米線垂直堆疊730之側壁730S。
在列舉的工作流程635，也參考第7E圖，中間介電(ILD)層770被形成。此中間介電層770包含與犧牲介電層752不同之一介電材料，使得犧牲介電層752在中間介電層770留下的情況下，能被選擇地移除。
在列舉的工作流程640，也參考第7F圖，接觸結構760被形成接觸P+奈米線銻化鎵層736與N+砷化銦基礎層720，基礎層電性與N+奈米線砷化銦層732一樣。接觸結構760是一或多個鎢(W)，鈷(Co)，銅(Cu)或其他合適的導電材料。
在列舉的工作流程645，也參考第7G圖，一個孔洞772，經由移除犧牲閘極結構754以及部分犧牲介電層752而形成，移除是經由孔洞772，而孔洞772是通過中間介電層770產生的。
在列舉的工作流程650，也參考第7H圖，在孔洞774內，替代閘極結構740被形成。替代閘極結構740，包含一個高介電常數閘極介電層742，與一個金屬閘極電極744。高 介電常數閘極介電層742圍繞砷化銦殼形層738，砷化銦殼形層738具有位於兩者間的砷化鎵殼形層750。
N+奈米線砷化銦層732，孤立或與N+基礎層720一起，能被配置作為汲極，P+奈米線銻化鎵層736，能被配置作為源極，奈米線砷化鎵層734，能被配置為阻障層，以及被本質或非故意摻雜砷化銦殼形層738，能被配置作為通道層。本質或非故意摻雜砷化銦殼形層750，能被配置作為中間層，阻礙陷阱輔助穿隧效應的電荷載子往高介電常數閘極介電層742移動。
奈米線源/汲層736，732彼此可具有一厚度為約20奈米到約50奈米之間。奈米線阻障層734可具有一厚度為約10奈米到約50奈米之間。
高介電常數閘極介電層742的高介電常數介電層材料可從一或多個氧化鉿(HfO2)，氧化矽鉿(HfSiO)，氮氧化矽鉿(HfSiON)，氧化鉭鉿(HfTaO)，氧化鈦鉿(HfTiO)，氧化鋯鉿(HfZrO)，其中之一組合，與/或其他合適的材料二氧化鋯(ZrO2)，三氧化二鋁(Al2O3)，氧化鑭(LaO)，氧化鈦(TiO)，五氧化二鉭(Zr2O5)，三氧化二釔(Y2O3)，STO，BTO，氧化鋯鋇(BaZrO)，氧化鑭鉿(HfLaO)中選擇。
高介電常數閘極介電層742可以利用原子層沉積(ALD)或其他合適的技術形成。根據複數個這裡實施方式的描述，高介電常數閘極介電層742具有一厚度在約5到25埃之間或是其他合適的厚度。
在一實施方式，金屬閘極電極744是鎢或是氮化 鈦。金屬閘極層其他合適的材料可包含釕，鈀，鉑，鎢，鈷，鎳，與/或可導電金屬氧化物與其他合適P型金屬材料，可包含鉿，鋯，鈦，鉭，鋁，鋁化物與/或可導電的金屬碳化物(例如碳化鉿，碳化鋯，碳化鈦，與碳化鋁)，與其他合適的N型金屬材料。
金屬閘極電極744可經由濺射或原子層沉積(ALD)形成。
具有中間層750，陷阱輔助穿隧效應下關閉狀態的洩漏實質性的被減少，同時導通狀態的能帶對能帶穿隧不受影響，因為中間層750並不影響能帶對能帶穿隧。因此，本揭露之TFET裝置達成高的導通電流，低的洩漏，並成功改進次臨界擺幅。
中間層之結構與功用，可被應用在全部類型之TFET裝置，但不以本揭露所說明之特定TFET結構實例所限制。舉例來說，中間層可被應用在具有側向異質接面或垂直異質接面的N型或P型TFET，並包含側向穿隧元件與/或垂直穿隧元件。中間層位在電荷載子被陷阱捕捉的半導體層與具有閘極介電層的異質接面界面之間。中間層包含一種半導體材料，此半導體材料相較於電荷載子被陷阱捕捉的半導體層，具有價電帶偏移，使得被陷阱捕捉的電荷載子，從一開始半導體層捕捉之後，需要更多的能量與空間距離作轉移才能到達閘極介電層。
前面概述了若干實施方式的特徵，使得本領域技術人員可以在各方面更好地理解本說明。本領域的技術人員應 理解，他們可以很容易的使用本說明作為基礎，設計或修改其他的過程與結構，已實現與本文介紹實施例相同的目的與/或相同的優點。本領域的技術人員也應理解，這樣等價的結構不脫離本說明相通的精神與範圍，並在不脫離本說明的精神與範圍的情況下，他們可以進行各種變化，替換或是變更。
一般來說，在以下的專利申請範圍，所使用的術語，不應被解釋為將專利申請範圍限縮至說明書與專利請求範圍裡公開的特定實施方式，而應被解釋為包括所有可能的實施方式以及等價事物的全部範圍。因此，該專利申請範圍不應被本揭露所限制。
本揭露可被更理解於下述實施方式之說明：
在一結構之實施方式，一結構包含被摻雜為一第一導電類型之一第一半導體層，摻雜為一第二導電類型之一第二半導體層，接觸第一半導體層與第二半導體層之一第三半導體層，一相鄰於第三半導體層之一閘極結構，與在第三半導體層與閘極結構之間的一第四半導體層。第二半導體層與第一半導體層分開。第四半導體層具有不同於第三半導體層之一半導體材料。在一些實施方式，第四半導體層的半導體材料，相較於第三半導體層的半導體材料，具有導電帶偏移。在一些實施方式，第四半導體層的半導體材料，相較於第三半導體層之一半導體材料，具有較寬之能隙。在一些實施方式，第四半導體層的半導體材料，相較於一或多個第一半導體層或第二半導體層的半導體材料相比，具有導電帶偏移。在一些實施方式，第四半導體層在第三半導體層與閘極結構之間，完全重疊第三半 導體層。在一些實施方式，此結構更包含第五半導體層，第五半導體層位於第一半導體層與第二半導體層之間，且相較於第一半導體層，第五半導體層具有比第三半導體層更大的穿隧位障。在一些實施方式，第一半導體層是環形的，而第三半導體層與第四半導體層延伸至環形的第一半導體層內。在一些實施方式，第一半導體層是環形的，第三半導體層和第四半導體層延伸至環形的第一半導體層外。在一些實施方式，第三半導體層位於第一半導體層和第二半導體層之間，且閘極結構也相鄰於第一半導體層或第二半導體層至少其中之一。在一些實施方式，其中第四半導體層，位於閘極結構以及相鄰閘極結構的第一半導體層或第二半導體層至少其中之一之間。在一些實施方式，此結構其中第三半導體層延伸至一側壁，此側壁為第一半導體層或第二半導體層至少其中之一的側壁。在一些實施方式，其中第一半導體層與第四半導體層是III-V族化合物半導體。在一些實施方式，其中第一半導體層為砷化銦，第二半導體層的材料為銻化鎵，第三半導體層的材料為砷化銦，第四半導體層的材料為一或多個砷化鎵或磷化銦。
在一裝置實施方式，一裝置包含一第一半導體材料之一基礎層，第一半導體材料之一第一奈米線源極/汲極區重疊於基礎層，一第二奈米線源極/汲極區重疊於第一奈米線源極/汲極區，一通道層接觸第一奈米線源極/汲極區與第二奈米洩源極/汲極區，一閘極結構側向相鄰於通道區，一第二半導體材料之一中間層側向位於通道區與閘極結構之間，第二半導體材料不同於第一半導體材料。在一些實施方式，通道區是 殼形的層，通道區圍繞第一奈米線源極/汲極區與第二奈米線源極/汲極區。在一些實施方式，第一奈米線源極/汲極區具有一環形輪廓，且殼形通道區，自環形的第一奈米線源極/汲極區的一內側壁或一外側壁至少其中之一，圍繞環形的第一奈米線源極/汲極區。在一些實施方式，閘極結構與環形第一奈米線源極/汲極區的外側壁，或環形第一奈米線源極/汲極區的內側壁，至少其中之一相鄰。在一些實施方式，中間層是殼形的。
在一方法實施方式，接收一晶圓，晶圓包含一III-V族化合物半導體材料的一基礎層在一基版上。奈米線結構之一垂直堆疊形成於該基礎層上。此垂直堆疊包含第一III-V族化合物半導體材料的一第一奈米線結構，與重疊在第一奈米線結構之一第二III-V族化合物半導體材料的一第二奈米線結構。第一奈米線結構被摻雜為一第一導電類型，而第二奈米線半導體結構被摻雜為一第二導電類型。一第一殼形半導體層形成並直接接觸並環繞複數奈米線結構垂直堆疊之一側壁。一第二殼形半導體層形成圍繞第一殼形半導體層。第二殼形半導體層，具有一不同於第一殼形半導體層之一半導體材料。第二殼形半導體較第一殼形半導體層，更進一步遠離垂直堆疊之側壁。一閘極結構被形成圍繞第二殼形半導體層。閘極結構較第二殼形半導體層，更進一步遠離垂直堆疊之側壁。在一些實施方式中，第二殼形半導體層的半導體材料，相較於第一殼形半導體層的一半導體材料，具有導電帶偏移。
100‧‧‧軸向穿隧場效電晶體裝置
110‧‧‧基板
120‧‧‧基礎層
122‧‧‧成核層
130‧‧‧奈米線垂直堆疊
132‧‧‧源極層
134‧‧‧通道層
136‧‧‧汲極層
140‧‧‧閘極結構
142‧‧‧閘極介電層
144‧‧‧閘極電極
150‧‧‧中間層
160‧‧‧接點/接觸結構
170‧‧‧中間介電質

Claims (1)

  1. 一種半導體結構，包含：一第一半導體層，被摻雜為一第一導電類型；一第二半導體層，被摻雜為一第二導電類型，且該第二半導體層與該第一半導體層分開；一第三半導體層，接觸該第一半導體層與該第二半導體層；一閘極結構，與第三半導體層相鄰；以及一第四半導體層，位於該第三半導體層與該閘極結構之間，且該第四半導體層具有與該第三半導體層不同之一半導體材料。
TW108103365A 2018-06-29 2019-01-29 半導體結構 TW202002281A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692245P 2018-06-29 2018-06-29
US62/692,245 2018-06-29
US16/194,140 2018-11-16
US16/194,140 US10672899B2 (en) 2018-06-29 2018-11-16 Tunnel field-effect transistor with reduced trap-assisted tunneling leakage

Publications (1)

Publication Number Publication Date
TW202002281A true TW202002281A (zh) 2020-01-01

Family

ID=69008346

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108103365A TW202002281A (zh) 2018-06-29 2019-01-29 半導體結構

Country Status (3)

Country Link
US (4) US10672899B2 (zh)
CN (1) CN110660848A (zh)
TW (1) TW202002281A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102451562B1 (ko) * 2021-03-23 2022-10-06 한국과학기술원 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
CN115312600A (zh) * 2022-07-11 2022-11-08 成都功成半导体有限公司 一种凹陷式Fin-MOSFET栅结构HEMT及制作方法
CN114883407B (zh) * 2022-07-11 2022-11-01 成都功成半导体有限公司 基于Fin-FET栅结构HEMT及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI294670B (en) * 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
US9018693B2 (en) * 2007-07-20 2015-04-28 Cypress Semiconductor Corporation Deuterated film encapsulation of nonvolatile charge trap memory device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8916927B2 (en) * 2012-07-19 2014-12-23 Taiwan Semiconductor Manufacturing Vertical tunnel field effect transistor (FET)
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9881993B2 (en) 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Also Published As

Publication number Publication date
US20220262936A1 (en) 2022-08-18
US11349022B2 (en) 2022-05-31
US11411103B2 (en) 2022-08-09
CN110660848A (zh) 2020-01-07
US11728418B2 (en) 2023-08-15
US20200006542A1 (en) 2020-01-02
US20200303530A1 (en) 2020-09-24
US20200287032A1 (en) 2020-09-10
US10672899B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
US11728418B2 (en) Tunnel field-effect transistor with reduced trap-assisted tunneling leakage
KR101772278B1 (ko) 누설 전류 억제 방법 및 그 관련 구조물들
US10205004B2 (en) FinFET isolation structure and method for fabricating the same
KR20160137969A (ko) 수직 반도체 디바이스들을 위한 선택적으로 재성장된 상부 컨택트
US20220123110A1 (en) Vertical tunnel field-effect transistor with u-shaped gate and band aligner
KR20160137970A (ko) 수직 반도체 디바이스들을 제조하기 위한 종횡비 트래핑(art)
US11894451B2 (en) Semiconductor device
US20200219772A1 (en) Maskless process for fabricating gate structures and schottky diodes
US8815669B2 (en) Metal gate structures for CMOS transistor devices having reduced parasitic capacitance
US20220278203A1 (en) Steep sloped vertical tunnel field-effect transistor
TW202008586A (zh) 穿隧式場效電晶體及其形成方法
WO2018063333A1 (en) Tunneling transistors including source/drain regions processed through contact trenches
WO2018063315A1 (en) Tunneling transistors including source/drain regions employing contact resistance reducing layer
US20230011006A1 (en) Semiconductor device and manufacturing method thereof
US20130328135A1 (en) Preventing fully silicided formation in high-k metal gate processing
WO2018063335A1 (en) Tunneling transistors including source/drain regions employing carbon-based etch stop layer
WO2018063310A1 (en) Tunneling transistors including source/drain regions employing different semiconductor material