CN110660848A - 半导体结构 - Google Patents

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荷尔本·朵尔伯斯
麦特西亚斯·帕斯拉克
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Abstract

本揭露描述一种穿隧场效晶体管装置，其包含P‑I‑N异质接面结构。高介电常数介电层与金属栅极围绕本质通道层，中间层位在高介电常数介电层与P‑I‑N异质接面的本质通道层之间。在陷阱辅助穿隧效应下，中间层避免了电荷载子经由高介电常数介电层，到达穿隧效应发生的界面，因而减少了关闭状态下的电流泄漏。

Description

半导体结构
技术领域
本发明实施例相关于数种半导体结构，这些半导体结构减少陷阱辅助穿隧的泄漏。
背景技术
金属氧化半导体场效晶体管(Metal-oxide-semiconductor Field-EffectTransistor，MOSFET)长期下来一直是集成电路一门很重要的技术。MOSFET可以工作在三种不同的区间，取决于MOSFET的栅极电压Vg和源极-漏极电压Vds。这三个工作区间包含线性区，饱和区与次临界区。次临界区是当栅极电压Vg小于阀值电压Vt时所表现的工作区间。次临界摆幅(Sub-threshold Swing)表现开关晶体管电流至截止的容易性，对于MOSFET装置是测定速度和功率的一个重要因子。次临界摆幅可通过m*kT/q表示，其中m是一个与电容相关的参数。在室温下，传统MOS装置的次临界摆幅具有一60mV/decade(kT/q)的限制，而室温更因此限制了工作电压VDD与阀值电压Vt的大小。此限制来自于载子的飘移-扩散传输机制。由于这个原因，现存典型的MOS装置在室温下，开关不能快过60mV/decade。这个60mV/decade的次临界摆幅限制，也适用在鳍式场效晶体管，或是绝缘体覆硅(Silicon-On-Insulator，SOI)装置上的超薄体MOSFET。因此，对通道具有更好的栅极控制能力，则对在SOI上更新型的超薄体MOSFET或是鳍式场效晶体管，可以达到更接近但不小于60mV/decade限制的次临界摆幅。面对此一限制，达到在低的工作电压更快速的进行开关，对未来的纳米装置是很有挑战性的。
穿隧场效晶体管(Tunnel Field-Effect Transistor，TFET)是一更新型的晶体管。TFET的开关是通过位障来调变量子穿隧效应。因为这样，TFET不再被热力学的马克斯威尔-波兹曼载子的尾巴(Maxwell-Boltzmann tails of carriers)给限制，在室温下受此热力学限制的载子，会使得MOSFET次临界摆幅的电流，受限于60mV/decade。
发明内容
本揭露技术涵盖多种半导体结构，这些半导体结构具有一个被掺杂为第一导电类型的第一半导体层，一个与第一半导体层分开，被掺杂为第二导电类型的第二半导体层，一个同时接触第一半导体层与第二半导体层的第三半导体层，一个与第三半导体层相邻的栅极结构，以及一个位于第三半导体层与栅极结构之间，并与第三半导体层不同材料的第四半导体层。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本揭露的各方面。在附图中，除非上下文另有说明，否则相同的附图标记表示相似的元件或步骤。附图中元件的尺寸和相对位置不一定按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的元件。
图1到图5根据本揭露的实施方式绘示穿隧场效晶体管(TFET)结构；
图6是实施例加工步骤的实施例流程图，根据本揭露的一实施方式；以及图7A-图7H绘示在不同加工阶段的晶圆，经由图6的实施例步骤。
具体实施方式
本揭露技术针对穿隧场效晶体管(TFET)，这些TFET具有一种半导体材料的中间层，中间层位在通道层与栅极结构之间。一个TFET包含一个第一导电类型的源极，一个第二导电类型的漏极，一个本质或非故意被掺杂的通道，一个相邻于通道的栅极，此通道包含一个栅极电极与一个高介电常数栅极介电质，以及一个中间层，中间层位在高介电常数栅极介电质与通道之间。在一实施方式，中间层的材料，相较于通道的材料，具有较宽的能隙。在通道与高介电常数栅极介电质之间额外中间层的存在，增加了陷阱穿隧(Trap-AssistedTunneling，TAT)效应发生时，电荷载子经由通道到达半导体/介电质接面界面的物理距离，也增加陷阱穿隧的能量位障。同时，从源极到漏极，经由通道，主要的能带对能带穿隧(Bandto Band Tunneling，BTBT)效应不受额外的中间层影响，因为中间层不在能带对能带穿隧的路径上。当陷阱穿隧效应被抑制，TFET的次临界摆幅(Subthreshold Swing，SS)减少，关闭状态的电流(即泄漏的电流)被减少。
一个核壳TFET结构的实施例，包含一个基板，在基板上的一个第一III-V族化合物半导体材料(例如砷化铟)基础层。一个III-V族半导体化合物的材料是一种化学化合物，具有至少一个十三族元素(周期表上第十三族的化学元素，又称硼族元素)与至少一个十五族元素(周期表上第十五族的化学元素，又称氮族元素)。纳米线的核结构形成在基础层之上。此核结构包含在基础层之上的一个第一III-V族材料砷化铟漏极结构，在漏极结构之上的一个第二III-V族材料(例如锑化镓)阻障层，以及在阻障层之上的一个第三III-V族材料(例如砷化铟)通道层。一个III-V族材料(例如砷化铟)通道层围绕并接触源极结构与漏极结构。一种半导体材料(例如砷化镓或磷化铟)中间层围绕通道层。一个栅极结构围绕中间层。砷化镓或磷化铟的中间层，相较于砷化铟的通道层，具有一大的导电带偏移ΔEc。漏极结构被掺杂为第一导电类型(例如N型)，而源极结构被掺杂为第二导电类型(例如P型)。通道层是本质或非故意被掺杂(Unintentionally Doped，UID)，例如N型。
在基板上，一个轴向直立式TFET结构的实施例，包含一个基板与一个第一III-V族化合物半导体材料(例如P掺杂氮化镓)的基础层。一个第一III-V族材料(例如P掺杂氮化镓)的纳米线源极结构形成于基础层之上。一个第二III-V族材料(例如本质或非故意被掺杂氮化铟或氮化铟镓)的纳米线通道层形成于源极结构之上。一个III-V族材料(例如N掺杂氮化镓)的纳米线漏极结构形成于通道层之上。一种半导体材料的中间层至少围绕通道层。中间层的材料，相较于氮化铟或氮化铟镓的通道层，具有一大的导电带偏移(ΔEc)。举例来说，中间层是氮化铝。一个栅极结构围绕中间层。中间层分开栅极结构与通道层。在这些案例，栅极结构也相邻于源极结构或漏极结构，中间层也延伸至源极结构或漏极结构，使栅极结构与它们分开。中间层的材料，相较于通道层与相应相邻于栅极结构的源极或漏极结构的一材料，具有一大的导电带偏移(ΔEc)。
此外，在这些案例，中间层也接触一或多个源极或漏极，而中间层的材料，相较于一或多个源极或漏极，具有较通道层宽的一能隙。这表示，中间层相较于通道层，具有较大的穿隧位障，使得能带对能带穿隧通过通道层而非中间层发生。
在上述的实施例，核壳TFET包含一个侧向穿隧，而轴向TFET包含一个垂直穿隧。在其他的实施例，核壳TFET具有垂直能带对能带穿隧，或是一轴向TFET具有侧向能带对能带穿隧，都是可能的，并被包含在本揭露。位于该栅极与通道层之间的中间层，也能在TFET装置使用，TFET装置包含多个垂直与侧向穿隧的成分。
举例来说，在基板上，一个侧向轴向TFET结构的实施例包含一个基板，一个源极区，一个通道区，与一个漏极区。通道区被侧向定位在源极区与漏极区之间。栅极结构被定位相邻于通道区。中间层被定位在栅极结构与通道区之间。中间层的材料，相较于通道层的材料，具有一大的导电带偏移(ΔEc)。
半导体通道与栅极介电层之间，宽能隙半导体中间层的存在，在空间上与能量上，使界面陷阱进一步远离穿隧接面。陷阱辅助穿隧位障增加，而热电子发射出陷阱所需的能量也增加。所希望主要的能带对能带穿隧“BTBT”不受额外的中间层影响，因为中间层不在能带对能带穿隧的路径上。因此，能带对能带穿隧的穿隧长度，在空间上和能量上，与陷阱辅助穿隧的穿隧长度彼此不耦合，而可被各自调整。当陷阱辅助穿隧效应被抑制，关闭状态的电流被减少，而次临界摆幅“SS”减少，也就是说，获得改善。
以下揭露内容提供了用于实现所描述主题的不同特征的许多不同实施方式或实施例。以下描述元件和配置的具体实施例以简化本说明书。当然，这些仅仅是实施例，而不是限制性的。例如，在随后的描述中在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触形成的实施方式，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施方式，使得第一特征和第二特征可以不直接接触。另外，本揭露可以在各种实施例中重复参考数字和/或文字。此重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各种实施方式与/或配置之间的关系。
此外，这里可以使用空间相对术语，例如“在…下方”、“在…下面”、“低于”、“在…上方”、“高于”等，以便描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释这里使用的空间相对描述符号。
在以下描述中，阐述了某些具体细节以便提供对本揭露的各种实施方式的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本揭露。在其他情况下，没有详细描述与电子元件和制造技术相关联的公知结构，以避免不必要地模糊本揭露的实施方式的描述。
除非上下文另有要求，否则在整个说明书和权利要求书中，词语“包括”应以开放的、包含性的含义来解释，即，作为“包括但不限于”。
诸如第一、第二和第三的类的序数的使用不一定意味着排序的顺序感，而是可以仅区分步骤或结构的多个实施方式。
本说明书各处对“一个实施方式”或“实施方式”的引用意味着至少一个实施方式中包括结合此实施方式描述的特定特征、结构或特性。因此，在本说明书各个地方出现的短语“在一个实施方式中”或“在实施方式中”不一定都是指同一实施方式。此外，特定特征、结构或特性可以在一个或多个实施方式中以任何合适的方式组合。
如在本说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”包括复数指示物，除非本文另有明确地说明。还应注意，术语“或”通常以包括“和/或”的含义使用，除非本文另有明确地说明。
环绕式栅极(Gate All Around，GGA)晶体管结构可利用任何合适的方法被图案化。举例来说，此结构可通过一或多个光刻制程，包含双重图形或多重图形制程，被刻划出来。一般来说，双重图形或多重图形制程，结合光刻与自动校准制程，允许复数图形被创造，举例来说，使用一个单一而直接的光刻制程，尽可能获得越小的节距。举例来说，在一实施方式，利用光刻制程图案化，一个牺牲层被形成于基板上。使用自我校准制程，复数的隙壁并肩地形成于被图案化过的牺牲层。牺牲层接着被移除，残留的节距，接着便可被使用在图案化GGA结构。
接下来的说明，参考一个晶体管作为本说明的一个半导体结构实施例的应用，然而，本说明不应限制晶体管的适用性。举例来说，接下来的说明应用不同类型的半导体结构，它们不是晶体管，其中减少陷阱辅助穿隧效应的情况都是合用的。
图1绘示一个轴向TFET装置100的实施例。如图1所示，TFET装置100包含基板110(例如硅基板)，与一个第一半导体材料的一基础层120，例如氮化镓(GaN)，在基板110之上。在一些实施方式，一成核层122，例如氮化铝(AlN)，被设置在基板110与基础层120之间。基础层120被掺杂为第一导电类型(例如P型)。异质接面的一个垂直堆叠130形成在基础层120之上。举例来说，垂直堆叠130是一个纳米线结构的堆叠。垂直堆叠130包含第一导电类型(例如P型)的一个纳米线源极层132，一个本质或非故意被掺杂(UID)的纳米线通道层134，与一个第二导电类型(例如N型)的纳米线漏极层136。一栅极结构140形成相邻于通道层134。在一实施方式，如图1所示，栅极结构140围绕通道层134。栅极结构140包含栅极介电层142(例如一高介电常数介电材料)与栅极电极144。
一个中间层150形成于栅极结构140与通道层134之间，或是明确地说，形成于栅极介电层142与通道层134之间。在一实施方式，中间层150包含一种半导体材料，此半导体材料相较于通道层134，具有一大的导电带偏移(或是价电带偏移)，使得中间层150的导电带能量，远大于通道层134的导电带能量。因此，穿隧栅极介电层142界面的能量位障增加，而陷阱辅助穿隧电流因此下降。举例来说，在通道层134是氮化铟或氮化铟镓的情况，中间层150是氮化铝。
在一实施方式，如图1所示，栅极结构140也侧向相邻于或重叠于至少部分一或多个源极层132或漏极层136，中间层150延伸至栅极结构140，邻近的源极层132，以及漏极层136之间。因此，通过中间层150，源极层132与漏极层136也分开于栅极结构140，而中间层150也避免被困于源极层132或漏极层136的多个电荷载子到达栅极介电层142的界面。在一实施方式，中间层150相较于源极层132与漏极层136，具有一大的导电带偏移，使得从源极层132或漏极层136到是高介电常数介电层的栅极介电层142的陷阱辅助穿隧电流，也就是所谓泄漏，能被减少。此外，中间层150相较于通道层134，具有较大的穿隧位障。举例来说，中间层150具有能量偏移或能隙，即在接面的一侧上的导电带，与接面的另一侧上的价电带之间，相较于源极层132，能量偏移或能隙大于通道层134，使得能保证能带对能带穿隧经由通道层134，而非中间层150发生。这样的意思是，中间层150相较于通道层134，具有较宽的能隙。如上所述，氮化铝对中间层150是一个合适的材料，因为氮化铝与氮化铟和氮化镓比较，具有价电带偏移与导电带偏移，且相较于氮化铟，具有较宽的能隙。
更因为中间层150相较于通道层134，具有一大的导电带偏移，该陷阱辅助穿隧效应的电子需要额外的能量，才能到达中间层150与是高介电常数介电层的栅极介电层142之间的界面。换句话说，在这个案例，中间层150的导电带能带能量，是远大于陷阱辅助穿隧效应的陷阱能量，此陷阱辅助穿隧电流基本上会按照下面的计算法减少：
er∝e-ΔE，以及
ΔE＝Ec-Et，
其中en是电子密度，Et是界面陷阱的能阶，而Ec是导电带能带能量，例如，中间层150与通道层134之间的导电带偏移。
在一实施方式，为了经由通道层134得到能带对能带穿隧的栅极控制，中间层150的厚度被控制为很薄。举例来说，在一实施方式，中间层150包含一厚度被控制在约1纳米到约5纳米之间。
在一实施方式，源极层132具有一厚度在约5纳米到约30纳米之间，通道层134具有一厚度在约2纳米到约20纳米之间，而漏极层136具有一厚度在约5纳米到约50纳米之间。
该实施例装置100也包含接点/接触结构160与中间介电质170。
图2展示另一个实施例装置200。该装置200与第一图的装置100十分相似，除了垂直堆叠的半导体层230，通道层234形成在源极层232之上，并与源极层232的侧壁232S相邻。漏极层236形成在通道层234之上。
因此，在装置200中，能带对能带穿隧包含多个垂直的成分与多个侧向的成分，如图箭头所示。对于能带对能带穿隧的侧向成分，当电荷载子移动方向与栅极电场的方向平行，则能带对能带穿隧电流的栅极控制被改善。当氮化铝中间层150与通道层234相比，具有较宽的能隙与较大的穿隧障碍时，能带对能带穿隧不会经过中间层150。
在装置100，装置200，N型TFET的P掺杂氮化镓源极，本质或非故意被掺杂的氮化铟通道，以及N掺杂氮化镓漏极，被使用作为说明例，但不以此限制本揭露的范围。一中间层150也可被使用在P型的TFET与/或与其他半导体材料相结合的TFET。举例来说，在P型TFET中，源极层可以是砷化铟，通道层可以是本质或非故意被掺杂的砷化铟，而漏极层可以是P掺杂锑化镓。中间层150可以是砷化镓。在另一个P型TFET，源极层可以是N掺杂砷化铟，通道层可以是本质或非故意被掺杂的砷化铟，而漏极层可以是P掺杂的硅。中间层可以是砷化镓或磷化铟。其它可能的半导体材料组合，也被包含在本揭露之中。
图3展示一核壳TFET装置300的一个实施例。装置300包含一基板310(例如硅基板)，与在基板310上的一个第一半导体材料(例如在砷化铟)的一基础层320。基础层320被掺杂为一第一导电类型，例如N型。垂直异质接面的一核堆叠330被形成在基础层320上。举例来说，垂直核堆叠330包含多个纳米线结构。核堆叠330包含与基础层320半导体材料相同且掺杂为第一导电类型(例如N型)的漏极层332，包含一第二半导材料(例如砷化镓)的本质或非故意被掺杂一阻障层334，以及包含一个第三半导体材料(例如锑化镓)被掺杂为第二导电类型(例如P型)的源极层336。一个通道层338形成在相邻并接触漏极层332与源极层336。通道层338包含第四半导体材料，而通道层338是本质或非故意被掺杂。在一个实施例，第四半导体材料包含本质砷化铟。通道层338的砷化铟材料，与漏极层332的砷化铟材料并不相同，通道层338的砷化铟是本质或被非故意被掺杂，而通道层338的非故意掺杂砷化镓，相较于漏极层332的N掺杂砷化铟，具有较小的掺杂浓度。一栅极结构340形成相邻于通道层338。在一实施方式，如图3所示，通道层338是壳形的，且围绕漏极层332与源极层336，而栅极结构340围绕通道层338。栅极结构340包含一栅极介电层342，例如一高介电常数介电材料，以及一栅极电极344。
在一实施方式，阻障层334相较于源极层336，包含一大于通道层338的穿隧位障，所以能带对能带穿隧的发生是经由通道层338而非阻障层334。举例来说，阻障层334相较于通道层338，可包含较宽的能隙，而相较于源极层336，可包含较通道层338大的导电带偏移或价电带偏移至少其中之一。阻障层334的存在，可减少关闭状态下栅极结构340的泄漏电流。当栅极结构340处与导通状态，栅极电压电场会平行于从源极层336到通道层338的能带对能带穿隧，此通道层338改善了能带对能带穿隧的栅极控制。
一中间层350形成于栅极结构340(或精确的说是栅极介电层342)与通道层338之间。更精确的说，中间层350完整地介入栅极介电层342与通道层338，使得在通道层338被困住的一载子，例如一电子或空穴，不能在没有经过中间层350的情况下，到达栅极介电层342。中间层350在栅极结构340与核堆叠330之间的方向，可完整地重叠或覆盖栅极结构340，或是在栅极结构340与核堆叠330之间的方向，可完整地覆盖/重叠通道层338。在一实施方式，中间层350包含一半导体材料，此半导体材料相较于通道层338，具有一大的导电带偏移，使得中间层350的导电带能带能量，是远大于经过通道层338的陷阱能量，而陷阱辅助穿隧电流减少。举例来说，在这个案例，通道层338是砷化铟，中间层350是砷化镓或磷化铟。
核壳TFET 300也包含接触结构360与中间介电质370。
图4展示核壳TFET 400的另一实施例。核壳TFET 400与图3的核壳TFET 300相似，除了TFET 400包含一内部栅极结构440I与一外部栅极结构440O。该内部栅极结构440I在一环形半导体堆叠430之内，而外部栅极结构440O则在该环形半导体堆叠430之外。每一个外部栅极结构440O与内部栅极结构440I都包含一栅极介电质与一栅极电极。
半导体堆叠430包含一个漏极层432，一个阻障层434与一个源极层436。两通道层438O与438I分别被定位从半导体堆叠430的外壁(图4展示只有单一外侧壁430O作为一说明例)与内壁(图4展示只有单一内侧壁430I作为一说明例)相邻并接触源极层436与漏极层432。更精确地，在一实施方式，内部通道层438I通过被源极层436与漏极层432围绕的方式，环绕源极层436与漏极层432，而外部通道层438O则通过环绕源极层436与漏极层432的方式，环绕源极层436与漏极层432。
外部中间层450O被定位在外部栅极结构440O与外部通道层438O之间。内部中间层450I被定位在内部栅极结构440I与内部通道层438I之间。在一实施方式，外部中间层450O包含一种半导体材料，此半导体材料相较于外部通道层438O，具有一大的导电带偏移，使得内部中间层450I的导电带能带能量，远大于经过外部通道层438O的陷阱能量，陷阱辅助穿隧电流减少。在一实施方式，内部中间层450I包含一种半导体材料，此半导体材料相较于内部通道层438I，具有一大的导电带偏移，使得内部中间层450I的导电带能带能量，远大于经过内部通道层438I的陷阱能量，陷阱辅助穿隧电流减少。举例来说，在这个案例，内部通道层438I与外部通道层438O是砷化铟，内部中间层450I与外部中间层450O是砷化镓或是磷化铟。
列举的多种TFET 100，200，300与400，都与垂直堆叠的多种漏极半导体层132，232，332，432，以及多种源极半导体层136，236，336，436一起被展示作为说明。本揭露不以这些垂直半导体层为限。举例来说，图5展示一侧向TFET 500。TFET 500包含一个基板510，例如硅基板，以及在该基板上的一个绝缘层，例如在此是一个被埋入氧化物(buriedoxide，BOX)BOX层520。一个源极区532，一个通道区534与一个漏极区536被定位在BOX层520的侧向方向。栅极结构540被定位相邻于通道区534。特别的是，栅极结构540可以被定位在通道区534之上，或是可以围绕通道区534。此栅极结构540包含一个栅极介电层542与一个栅极电极544。在一实施方式，此栅极结构540也可以相邻于一或多个源极区532或漏极区536。
在列举的N型TFET实施方式中，源极区532是P掺杂锑化镓，通道区534是本质或非故意被N掺杂砷化铟(N-)，而漏极区536是N掺杂砷化铟(N+)。此N掺杂(N+)漏极区536，相较于被非故意掺杂的N掺杂(N-)通道区534，包含更大的掺杂浓度。
中间层550被定位在通道区534与栅极介电层542之间。在一实施方式，如图5所示，该中间层550也被定位在栅极介电层542，与一或多个源极区532或漏极区536之间。在一实施方式，中间层550包含一种半导体材料，此半导体材料与通道区534，相较于源极区532与漏极区536，具有一大的导电带偏移，使得中间层550的导电带能带能量，远大于经由通道区534，源极区532与漏极区536的陷阱能量。因此，陷阱辅助穿隧电流减少。
基板110，210，310，410，510是一硅基板，或其他单一元素半导体，如锗，或是化合半导体，如碳化硅，砷化镓，砷化铟或是蓝宝石。此外，基板也可包含绝缘体覆硅(Silicon-On-Insulator，SOI)结构。基板可包含一磊晶层与/或可以是受应力强化的。基板也可包含多个不同掺杂状态，取决于本领域已知的设计需求，例如P型基板与/或N型基板，以及不同的掺杂区，例如多个P型井与/或多个N型井。
此外基板110，210，310，410，510可包含各种的绝缘体，例如浅沟渠绝缘体(Shallow trench insulation，STI)，深沟渠绝缘体(Deep trench insulation，DTI)及各种局部场氧化区，这些局部氧化区分开装置导通的区域/表面，例如TFET装置。
多种栅极结构140，240，340，440(440O，440I)，450是金属或其他导体材料的替代栅极。接下来的叙述列出栅极结构材料的实施例。多种栅极电极144，244，344，544包含一种导电材料，例如一金属或金属化合物。对栅极电极来说，合适的金属材料包含钌，钯，铂，钨，钴，镍与/或导电金属氧化物，其他合适的P型金属材料，以及包含铪(Hf)，锆(Zr)，钛(Ti)，钽(Ta)，铝(Al)，铝化物与/或可导电的碳化金属(例如：碳化铪，碳化钛，碳化钽，碳化铝)，以及其他合适的N型金属材料。在一些实施例，栅极电极与栅极结构包含一个功函数层，功函数层被调整为具有适当的功函数，用以强化多个场效晶体管。举例来说，合适的N型功函数金属包含钽，铝化钽，铝化碳钽，其他N型功函数金属，或是一其中的组合，以及合适的P型功函数金属材料包含氮化钛，氮化钽，其他P型功函数金属或是一其中的组合。在一些实施例，一个可导电层，例如铝层，铜层，钴层，或是钨层被形成在功函数层之上，使得栅极结构的栅极电极包含一功函数层，此功函数层被设置在栅极介电层142，242，342，542之上，一个导电层设置在此功函数层之上而在栅极帽之下(为了简单表示未展示在图上)。在一实施例，栅极结构的栅极电极彼此的厚度，大约5纳米到约40纳米不等，取决于设计的需求。
在列举的实施方式中，栅极介电层层142，242，342，542包含一界面氧化硅层(为了简单表示未展示在图上)，例如，一热力学或化学的氧化，具有一约5埃
Figure BDA0001963880050000111
到10埃之间厚度。在列举的实施方式中，栅极介电层层142，242，342，542还包含一高介电常数(high-K)介电层材料，从二氧化铪(HfO2)，氧化硅铪(HfSiO)，氮氧化硅铪(HfSiON)，氧化钽铪(HfTaO)，氧化钛铪(HfTiO)，氧化锆铪(HfZrO)与其中的组合与/或其他合适的材料中选择一或多个。高介电常数介电材料，在一些应用中，包含一大于6的介电常数K值。取决于设计上的需求，一介电常数K值为7或是大于7的介电材料也会被使用。高介电常数介电层可通过原子层累积(Atomic layer deposition，ALD)或其他合适的方法形成。根据此描述的实施方式，栅极介电层的高介电常数介电层，具有约10埃到30埃或其他合适的厚度。其他介电材料也能被使用在该栅极介电层，例如氧化钙镁(MgCaO)或三氧化二铝(Al2O3)。
在列举的实施方式中，中间介电层170，270，370，470，570为氧化硅或低介电常数材料。低介电常数材料包含如氮氧化硅，氮化硅(Si3N4)，单氧化硅(SiO)，碳氧化硅(SiOC)，真空与其他介电质或其他合适的材料。
图6展示列举的加工步骤600，此加工步骤用于制造图3列举的TFET 300或其他装置。在这里的叙述，列举的TFET 300作为一实施例，用以说明实施例的加工步骤600。图7A到图7H展示在制造列举的TFET 300，晶圆700在不同阶段的情况。
参考图6，也参考图7A，在列举的工作流程610，一晶圆700被接收。晶圆700包含一个基板710，基板为硅基板，晶体结构如Si(111)或Si(001)，砷化铟的基础层720在基板710上，且被浅沟槽隔离结构712围绕。遮罩层714是介电材料，例如氧化硅，氮化硅或其他低介电常数材料，被形成在基础层720之上。基础层720被掺杂为第一导电类型。通过额外含有多个母核的硅或锗支援，砷化铟的基础层720被掺杂为N型。其他合适的掺杂制程例如，硅注入铁离子，N型里有锗杂质，或是P型里有镁杂质，都是有可能的，且被包含在本揭露。为了说明的目的，带有N型杂质的砷化铟基础层720形成。
基础层720厚度的选择是基于装置以及结构强度的考量，例如，考量深宽比。为了替接下来成长于基础层720之上的垂直纳米线堆叠提供固体基极，砷化铟的基础层720要足够厚以提供低的错位密度(例如错位密度小于108cm-2)。在一实施方式，基础层720的厚度在约50纳米到200纳米之内。
在一实施例，砷化铟纳米线的基础层720，在温度约为350℃至600℃的区间，使用有机金属化学气相沉积(Metalorganic chemical vapor deposition，MOCVD)或分子束磊晶(Molecular beam epitaxy，MBE)，形成在基板710上。
在一列举的工作流程615中，也参考图7B，经由遮罩层714，半导体的纳米线垂直堆叠730形成在砷化铟基础层720之上。纳米线垂直堆叠730包含纳米线砷化铟层732，纳米线砷化镓层734与一纳米线锑化镓层736。纳米线垂直堆叠730，可经由一个由上而下方法，或是经由一个由下而上方法形成。举例来说，一个由下而上的方法，在一个开在遮罩层714的孔洞里，纳米线砷化铟层732可以经由利用MOCVD，气相磊晶成长(Vapor-phase epitaxy)与/或面控制侧向磊晶成长(Facet-controlled epitaxial lateral overgrowth，FACELO)技术的选择区域成长(Selective area growth，SAG)，或是其他合适的成长制程等方式来做成长。此外，经由形成在遮罩层714里的孔洞，遮罩层714帮助纳米线砷化铟层732达成选择区域成长的目的，例如，利用一个样板的硬遮罩，也是可能并被包含于本揭露。纳米线砷化铟层732与基础层720一样被掺杂为第一导电类型，这边是如同N型。
本质或非故意被掺杂的一砷化镓沉积层，经由MOCVD或MBE，被形成在纳米线砷化铟732上。一个P掺杂(P+)锑化镓沉积层形成在该砷化镓沉积层之上。此砷化镓沉积层与锑化镓沉积层，被图案化以形成纳米线砷化镓层734与纳米线锑化镓层736。遮罩层714如同一个蚀刻终止层，帮助此沉积层的图案化。这些图案化，能经由选定的蚀刻流程执行，例如经由氢氧化钾溶液。另一个蚀刻的实施例，包含一个光化学(PEC)处理，与一个后处理湿式蚀刻。PEC处理转换不需要的部分以氧化。而这些氧化的部分(侧面部分)，通过缓冲氢氟酸的湿式蚀刻，以及在温度约150度于氢氧化钾(0.5M)内的沉浸式后蚀刻，随之被移除。其他合适的图案化方法，也是有可能的，并被包含于本揭露。
在列举的工作流程620，也参考图7C，一个本质或非故意被掺杂砷化铟的砷化铟壳形层738形成围绕纳米线垂直堆叠730的一侧壁730S。特别的是，砷化铟壳形层738接触N+纳米线砷化铟层732与P+纳米线锑化镓层736。砷化铟壳形层738经由磊晶流程，利用MOCVD或MBE形成，具有一个约在1.5纳米到4纳米之间的厚度。
在列举的工作流程625，本质或非故意被掺杂砷化镓壳形层750形成围绕砷化铟壳形层738。壳形砷化镓层相较于砷化铟壳形层738，更远离纳米线垂直堆叠730的侧壁730S。壳形层738与750彼此经由利用MOCVD或是MBE的一磊晶流程被形成，分别具有约在1纳米到4纳米之间的厚度。
在列举的工作流程630，也参考图7D，一个牺牲介电层752围绕砷化镓壳形层750形成，一个牺牲栅极结构754被形成，在牺牲介电层752之上被图案化，也围绕砷化镓壳形层750。牺牲栅极结构754是多晶硅，或是其他合适替代栅极制程的材料。牺牲栅极结构754，较砷化镓壳形层750，更进一步远离纳米线垂直堆叠730的侧壁730S。
在列举的工作流程635，也参考图7E，中间介电(ILD)层770被形成。此中间介电层770包含与牺牲介电层752不同的一介电材料，使得牺牲介电层752在中间介电层770留下的情况下，能被选择地移除。
在列举的工作流程640，也参考图7F，接触结构760被形成接触P+纳米线锑化镓层736与N+砷化铟基础层720，基础层电性与N+纳米线砷化铟层732一样。接触结构760是一或多个钨(W)，钴(Co)，铜(Cu)或其他合适的导电材料。
在列举的工作流程645，也参考图7G，一个孔洞772，经由移除牺牲栅极结构754以及部分牺牲介电层752而形成，移除是经由孔洞772，而孔洞772是通过中间介电层770产生的。
在列举的工作流程650，也参考图7H，在孔洞774内，替代栅极结构740被形成。替代栅极结构740，包含一个高介电常数栅极介电层742，与一个金属栅极电极744。高介电常数栅极介电层742围绕砷化铟壳形层738，砷化铟壳形层738具有位于两者间的砷化镓壳形层750。
N+纳米线砷化铟层732，孤立或与N+基础层720一起，能被配置作为漏极，P+纳米线锑化镓层736，能被配置作为源极，纳米线砷化镓层734，能被配置为阻障层，以及被本质或非故意掺杂砷化铟壳形层738，能被配置作为通道层。本质或非故意掺杂砷化铟壳形层750，能被配置作为中间层，阻碍陷阱辅助穿隧效应的电荷载子往高介电常数栅极介电层742移动。
纳米线源/汲层736，732彼此可具有一厚度为约20纳米到约50纳米之间。纳米线阻障层734可具有一厚度为约10纳米到约50纳米之间。
高介电常数栅极介电层742的高介电常数介电层材料可从一或多个氧化铪(HfO2)，氧化硅铪(HfSiO)，氮氧化硅铪(HfSiON)，氧化钽铪(HfTaO)，氧化钛铪(HfTiO)，氧化锆铪(HfZrO)，其中之一组合，与/或其他合适的材料二氧化锆(ZrO2)，三氧化二铝(Al2O3)，氧化镧(LaO)，氧化钛(TiO)，五氧化二钽(Zr2O5)，三氧化二钇(Y2O3)，STO，BTO，氧化锆钡(BaZrO)，氧化镧铪(HfLaO)中选择。
高介电常数栅极介电层742可以利用原子层沉积(ALD)或其他合适的技术形成。根据多个这里实施方式的描述，高介电常数栅极介电层742具有一厚度在约5到25埃之间或是其他合适的厚度。
在一实施方式，金属栅极电极744是钨或是氮化钛。金属栅极层其他合适的材料可包含钌，钯，铂，钨，钴，镍，与/或可导电金属氧化物与其他合适P型金属材料，可包含铪，锆，钛，钽，铝，铝化物与/或可导电的金属碳化物(例如碳化铪，碳化锆，碳化钛，与碳化铝)，与其他合适的N型金属材料。
金属栅极电极744可经由溅射或原子层沉积(ALD)形成。
具有中间层750，陷阱辅助穿隧效应下关闭状态的泄漏实质性的被减少，同时导通状态的能带对能带穿隧不受影响，因为中间层750并不影响能带对能带穿隧。因此，本揭露的TFET装置达成高的导通电流，低的泄漏，并成功改进次临界摆幅。
中间层的结构与功用，可被应用在全部类型的TFET装置，但不以本揭露所说明的特定TFET结构实例所限制。举例来说，中间层可被应用在具有侧向异质接面或垂直异质接面的N型或P型TFET，并包含侧向穿隧元件与/或垂直穿隧元件。中间层位在电荷载子被陷阱捕捉的半导体层与具有栅极介电层的异质接面界面之间。中间层包含一种半导体材料，此半导体材料相较于电荷载子被陷阱捕捉的半导体层，具有价电带偏移，使得被陷阱捕捉的电荷载子，从一开始半导体层捕捉之后，需要更多的能量与空间距离作转移才能到达栅极介电层。
前面概述了若干实施方式的特征，使得本领域技术人员可以在各方面更好地理解本说明。本领域的技术人员应理解，他们可以很容易的使用本说明作为基础，设计或修改其他的过程与结构，已实现与本文介绍实施例相同的目的与/或相同的优点。本领域的技术人员也应理解，这样等价的结构不脱离本说明相通的精神与范围，并在不脱离本说明的精神与范围的情况下，他们可以进行各种变化，替换或是变更。
一般来说，在以下的专利申请范围，所使用的术语，不应被解释为将专利申请范围限缩至说明书与专利请求范围里公开的特定实施方式，而应被解释为包括所有可能的实施方式以及等价事物的全部范围。因此，该专利申请范围不应被本揭露所限制。
本揭露可被更理解于下述实施方式的说明：
在一结构的实施方式，一结构包含被掺杂为一第一导电类型的一第一半导体层，掺杂为一第二导电类型的一第二半导体层，接触第一半导体层与第二半导体层的一第三半导体层，一相邻于第三半导体层的一栅极结构，与在第三半导体层与栅极结构之间的一第四半导体层。第二半导体层与第一半导体层分开。第四半导体层具有不同于第三半导体层的一半导体材料。在一些实施方式，第四半导体层的半导体材料，相较于第三半导体层的半导体材料，具有导电带偏移。在一些实施方式，第四半导体层的半导体材料，相较于第三半导体层的一半导体材料，具有较宽的能隙。在一些实施方式，第四半导体层的半导体材料，相较于一或多个第一半导体层或第二半导体层的半导体材料相比，具有导电带偏移。在一些实施方式，第四半导体层在第三半导体层与栅极结构之间，完全重叠第三半导体层。在一些实施方式，此结构还包含第五半导体层，第五半导体层位于第一半导体层与第二半导体层之间，且相较于第一半导体层，第五半导体层具有比第三半导体层更大的穿隧位障。在一些实施方式，第一半导体层是环形的，而第三半导体层与第四半导体层延伸至环形的第一半导体层内。在一些实施方式，第一半导体层是环形的，第三半导体层和第四半导体层延伸至环形的第一半导体层外。在一些实施方式，第三半导体层位于第一半导体层和第二半导体层之间，且栅极结构也相邻于第一半导体层或第二半导体层至少其中之一。在一些实施方式，其中第四半导体层，位于栅极结构以及相邻栅极结构的第一半导体层或第二半导体层至少其中之一之间。在一些实施方式，此结构其中第三半导体层延伸至一侧壁，此侧壁为第一半导体层或第二半导体层至少其中之一的侧壁。在一些实施方式，其中第一半导体层与第四半导体层是III-V族化合物半导体。在一些实施方式，其中第一半导体层为砷化铟，第二半导体层的材料为锑化镓，第三半导体层的材料为砷化铟，第四半导体层的材料为一或多个砷化镓或磷化铟。
在一装置实施方式，一装置包含一第一半导体材料的一基础层，第一半导体材料的一第一纳米线源极/漏极区重叠于基础层，一第二纳米线源极/漏极区重叠于第一纳米线源极/漏极区，一通道层接触第一纳米线源极/漏极区与第二纳米泄源极/漏极区，一栅极结构侧向相邻于通道区，一第二半导体材料的一中间层侧向位于通道区与栅极结构之间，第二半导体材料不同于第一半导体材料。在一些实施方式，通道区是壳形的层，通道区围绕第一纳米线源极/漏极区与第二纳米线源极/漏极区。在一些实施方式，第一纳米线源极/漏极区具有一环形轮廓，且壳形通道区，自环形的第一纳米线源极/漏极区的一内侧壁或一外侧壁至少其中之一，围绕环形的第一纳米线源极/漏极区。在一些实施方式，栅极结构与环形第一纳米线源极/漏极区的外侧壁，或环形第一纳米线源极/漏极区的内侧壁，至少其中之一相邻。在一些实施方式，中间层是壳形的。
在一方法实施方式，接收一晶圆，晶圆包含一III-V族化合物半导体材料的一基础层在一基版上。纳米线结构的一垂直堆叠形成于该基础层上。此垂直堆叠包含第一III-V族化合物半导体材料的一第一纳米线结构，与重叠在第一纳米线结构的一第二III-V族化合物半导体材料的一第二纳米线结构。第一纳米线结构被掺杂为一第一导电类型，而第二纳米线半导体结构被掺杂为一第二导电类型。一第一壳形半导体层形成并直接接触并环绕多个纳米线结构垂直堆叠的一侧壁。一第二壳形半导体层形成围绕第一壳形半导体层。第二壳形半导体层，具有一不同于第一壳形半导体层的一半导体材料。第二壳形半导体较第一壳形半导体层，更进一步远离垂直堆叠的侧壁。一栅极结构被形成围绕第二壳形半导体层。栅极结构较第二壳形半导体层，更进一步远离垂直堆叠的侧壁。在一些实施方式中，第二壳形半导体层的半导体材料，相较于第一壳形半导体层的一半导体材料，具有导电带偏移。

Claims (1)

1.一种半导体结构，其特征在于，包含：
一第一半导体层，被掺杂为一第一导电类型；
一第二半导体层，被掺杂为一第二导电类型，且该第二半导体层与该第一半导体层分开；
一第三半导体层，接触该第一半导体层与该第二半导体层；
一栅极结构，与第三半导体层相邻；以及
一第四半导体层，位于该第三半导体层与该栅极结构之间，且该第四半导体层具有与该第三半导体层不同的一半导体材料。
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